JPH06203562A

JPH06203562A - センスアンプ駆動トランジスタの制御方法および制御回路

Info

Publication number: JPH06203562A
Application number: JP5297439A
Authority: JP
Inventors: V Kordva Michael; ブイ・コードバマイケル; Kim C Hardee; シー・ハーディーキム
Original assignee: Nippon Steel Semiconductor Corp; United Memories Inc
Current assignee: UMC Japan Co Ltd; United Memories Inc
Priority date: 1992-10-30
Filing date: 1993-11-01
Publication date: 1994-07-22
Anticipated expiration: 2017-06-17
Also published as: EP0595050B1; EP0595050A3; EP0595050A2; DE69322599D1; DE69322599T2; JP3293984B2; US5334890A

Abstract

(57)【要約】【目的】ローカルセンスアンプ駆動トランジスタを駆
動するために必要な信号を発生し、センスアンプの読み
出し速度およびピーク電流を制御および制限することが
できる駆動回路を提供する。【構成】２つの制御信号ＬＰＢおよびＬＮＢを発生し
ローカルセンスアンプ駆動トランジスタを駆動する方
法。これらの制御信号の立ち上がり時間および立ち下が
り時間ならびにこれらのレベルは、特定の電圧および温
度の範囲内において、読み出し速度およびピーク電流を
可能な限り一定に保つ。これは立ち上がり時間／立ち下
がり時間を制御する抵抗に基づいた電流源、電圧レベル
を設定するカレントミラーまたはモデリング回路を用い
ることにより達成される。また、制御信号ＬＰＢおよび
ＬＮＢが中間値および最終値に到達する時刻を決定する
回路が設けられている。この時刻は、ピーク電流を３つ
の分離された小さなピークに拡散するように制御され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は集積回路に係り、特に
集積回路メモリ内のセンスアンプの制御に関する。本発
明は制御信号を供給して駆動トランジスタの設けられた
センスアンプを駆動するものである。

【０００２】

【従来の技術】周知の通り、集積回路メモリは、情報を
記憶するための多数のメモリセルが行列状に配置されて
いる。特定アドレスに対応した１ワード分の情報を読み
出す場合、そのアドレスに対応した行に属する各メモリ
セルから記憶情報が読み出され、これらの各メモリセル
から読み出された情報は各列毎に設けられたビット線に
出力される。ここで、各メモリセルを構成するトランジ
スタは極めてサイズの小さなものであり、ビット線の電
位を僅かに変化させる程度の駆動能力しか持ち合せてい
ない。そこで、メモリセルからの情報の読み出しに先立
って各ビット線をＶｃｃ／２（Ｖｃｃは電源電圧）のレ
ベルにプリチャージしておき、メモリセルからの読み出
しに伴ってこれらのビット線に現れる微小信号を各ビッ
ト線毎に設けたセンスアンプによって増幅するという方
法が採られる。また、センスアンプによって記憶情報を
破壊することなく正常に読み出すためには、プリチャー
ジ期間中はセンスアンプを不活性状態とし、ビット線に
メモリセルの記憶情報が読み出されるのに応じてセンス
アンプを活性状態に移行させる制御が必要となる。この
ため、例えばメモリ集積回路の電源端子と各センスアン
プの電源線との間およびメモリ集積回路の接地端子と各
センスアンプの接地線との間に１対のセンスアンプ駆動
トランジスタが介挿され、これらのセンスアンプ駆動ト
ランジスタのオン／オフ制御により、各センスアンプへ
の給電制御が行われる。

【０００３】

【発明が解決しようとする課題】さて、メモリセルの記
憶情報を破壊することなく正常に読み出すためには、各
センスアンプが不活性状態から活性状態に円滑に移行す
るように上記センスアンプ駆動トランジスタを制御する
必要がある。しかしながら、集積度の高い大容量集積回
路の場合、メモリセルの占有面積を小さくしなければな
らないので、セル内のトランジスタの駆動能力を大きく
することができず、記憶情報を破壊することなく読み出
すための制御が非常に難しいものとなる。また、上記セ
ンスアンプ駆動トランジスタがオン状態となって読み出
し動作が開始されると、これに伴う動作電流が電源線お
よび接地線に流れる。ここで、電源線および接地線は、
多数の列に対応した各センスアンプに行き渡るように長
々と布線されるため、かなり大きな寄生抵抗を有してお
り、上記各センスアンプの動作電流が一度にこれらの線
に流れることにより大きな雑音が生じる。このため、セ
ンスアンプを始めとする読み出し系の回路が誤動作した
り、集積回路メモリの電源端子（または接地端子）に対
して近いセンスアンプと遠いセンスアンプとで読み出し
速度に差が生じるという問題が生じる。

【０００４】この発明は上述した事情に鑑みてなされた
ものであり、以上説明したような誤動作および不具合を
起こすことなく適切な速度で各メモリセルから情報を読
み出すことを可能にするセンスアンプ駆動トランジスタ
の制御方法および制御回路を提供することにある。

【０００５】

【課題を解決するための手段】センスアンプ駆動トラン
ジスタを動作させるため２種類の制御信号が発生され
る。以後、これらの制御信号はＬＮＢおよびＬＰＢと称
する。これらの呼称はラッチＮＢＡＲおよびＰＢＡＲに
関連させると理解し易い（“ＢＡＲ”は一般的に補信号
を意味する。）。これらの制御信号の立ち上がり時間、
立ち下がり時間およびレベルは、特定の電圧および温度
の範囲において読み出し速度およびピーク電流を可能な
限り一定に保つ。これにより、電流源を使用し抵抗に基
づいて立ち上がり時間／立ち下がり時間、カレントミラ
ー（モデリング）回路を制御し電圧レベルを設定するこ
とができる。

【０００６】好適な態様において、タイミング回路はＬ
ＮＢおよびＬＰＢが中間レベルおよび最大電圧レベルに
達するタイミングを決定する。このタイミングは電流の
ピークを小さな３つのピークに分散するように設定され
る。

【０００７】好適な態様において、信号ＬＰＢはプリチ
ャージ時において一方の電源電圧に一致する。第１の時
刻Ｔ１において、信号ＬＰＢはある制御レートに従いそ
の変域内の最大値に向って変化する。そして、信号ＬＰ
Ｂは第２の時刻Ｔ２において中間値に達し、第３の時刻
になるまでその値を維持する。第４の時刻になると、信
号ＬＰＢは上記と同じ制御レートに従いその変域内の最
大値に変化する。そして、第５の時刻になるとプリチャ
ージ状態に変化し始め、第６の時刻においてプリチャー
ジ状態に致る。

【０００８】第２の制御信号ＬＮＢは信号ＬＰＢと相補
対称な信号であり、信号ＬＰＢと同様な変化の態様であ
るが、しかし、逆方向の変化をする。好適な態様におい
て、第２の制御信号ＬＮＢは、時刻Ｔ１において、ある
制御レートに従い完全に不活性な状態または電圧から能
動状態へ向って変化し始め、時刻Ｔ２において中間値に
至り、時刻Ｔ３までその値を維持した後、完全な活性状
態に向って変化し、時刻Ｔ４において完全な活性状態に
至る。その後、時刻Ｔ５において不活性状態に向って変
化し始め、時刻Ｔ６において不活性状態に至る。

【０００９】構造的には、本発明に係る駆動回路の好適
な構成は、タイマ回路、該タイマ回路に応答し得るよう
に接続された２個のセンスアンプ電流モニタ回路および
これらのモニタ回路のうち対応するものによって制御さ
れる２個の定電流源を有している。回路は、制御信号が
中間値へ到達したタイミングを検知し、タイマ回路をス
タートさせ、タイマが所定の状態になった後、制御信号
ＬＰＢおよびＬＮＢを完全な活性状態に至らしめる。

【００１０】

【実施例】図１は集積回路メモリ内の１組のセンスアン
プ１００Ａ，１００Ｂ，…，１００Ｎを示している。こ
のような組はさらに設けられているが図示は省略されて
いる。この図１に示すように、各ＣＭＯＳセンスアンプ
１００は一組のｐチャネルＦＥＴ（電界効果トランジス
タ）１１２，１１４および一組のｎチャネルＦＥＴ１１
８，１２０を有している。ＦＥＴ１１４および１２０の
各ゲート電極は共通接続されて節点１０４を形成してお
り、一方、ＦＥＴ１１２および１１８は共通接続されて
節点１０２を形成している。節点１０２および１０４は
屡々ラッチまたはフリップフロップの“内部節点”と呼
ばれる。そして、これらの内部節点を、通常、選択的に
１本のビット線または各々に対応するビット線の組に接
続する回路がある。ただし、高速動作を要求されるメモ
リの場合、ビット線１本当たり容量を減少させるべく１
列分の各メモリセルを２分割し（すなわち、本来は１本
であったビット線を２分割する。なお、以下ではこのよ
うに分割された各ビット線を右側ビット線および左側ビ
ット線と呼ぶ）、メモリセルのグループを１個のセンス
アンプによって読み出すように構成することがある。こ
の場合、選択回路はこれらの左側のビット線の組または
右側のビット線の組のいずれが対応するセンスアンプを
使用することになるかを決定する。さらに複数の列があ
り、各列は各々に対応した１個のセンスアンプを有して
いる。ただし、各センスアンプの各々が対応する２列間
で共用される範囲についてはこの限りではない。図示を
容易にするため、センスアンプ１００Ａのみ内部のラッ
チ回路が示されているが、Ｎ個のセンスアンプのうちの
１つである他のセンスアンプ１００Ｂについても同様の
構成である。１６ＭビットＤＲＡＭのような大容量のメ
モリにあっては、このようなセンスアンプおよび列から
なるサブアレイまたはブロックを多数有していることが
理解されよう。図１においてはビット線は図示されてい
ないが、一般的にこのビット線はライン１０２および１
０４と直交する向きに布線される。図には、センスアン
プの回路構成の好ましい例が示されているが、本発明の
範囲内に属するセンスアンプとしては他の回路が代替さ
れる。図示の通り、各センスアンプは１個のフリップフ
ロップを有している。

【００１１】センスアンプ１００は、ＦＥＴ１１２およ
び１１４の各ソースが動作電圧Ｖｃｃの電源に接続され
ることにより電力が供給されるようになっている。な
お、以後、電圧Ｖｃｃについては第１の電圧と呼ぶ。ま
た、ＦＥＴ１１８および１２０の各ソースは通常第２の
電源Ｖｓｓまたはグランドに接続される。上側に図示さ
れたＦＥＴ１１２および１１４はＶｃｃおよびＶｓｓ間
で変化する信号ＬＡＴＣＨＰが入力されるように接続さ
れている。１４０および１４２はローカルセンスアンプ
駆動トランジスタである。ここで、駆動ＦＥＴ１４０は
ｐチャネルデバイスであり、駆動ＦＥＴ１４２はｎチャ
ネルデバイスであることが好ましい（ただし、必ずしも
そうである必要はない）。ｐチャネルＦＥＴ１４０のソ
ース−ドレイン経路は電源線１８４とフリップフロップ
との間に接続されており、ｎチャネルＦＥＴ１４２のソ
ース−ドレイン経路はフリップフロップと電源Ｖｓｓに
接続された電源線に接続されている。さらに制御信号Ｌ
ＰＢおよびＬＮＢが各々ＦＥＴ１４０および１４２の各
ゲートに入力される。

【００１２】線１８１，１８４，１８６および１９０が
寄生抵抗を呈するものであることはは図示されていない
が当業者であれば理解し得よう。

【００１３】本発明は制御信号ＬＰＢおよびＬＮＢが線
１８１および１８６へ各々供給されるように考慮されて
いる。制御信号ＬＮＢがアクティブ（ハイレベル）にな
るとｎチャネルトタンジスタ１４２がオン状態となり、
制御信号ＬＰＢがアクティブ（ローレベル）になるとｐ
チャネルＦＥＴ１４０がオン状態となる。ＦＥＴ１４０
および１４２の構造が各々ｐチャネルおよびｎチャネル
である場合、制御信号ＬＰＢおよびＬＮＢは、各々がア
クティブである場合に電源Ｖｃｃの電源線１８４からフ
リップフロップまでの接続および電源Ｖｓｓの電源線１
９０からフリップフロップまでの接続がなされるように
レベルが決定される。全ＦＥＴ１４０，１４２，１８０
および１８８に関し、ｐチャネルおよびｎチャネルのト
ランジスタ構成を異なったものにすることも可能であ
る。

【００１４】制御信号ＬＰＢおよびＬＮＢにおける“Ｌ
ＰＢ”および“ＬＮＢ”は各々“ｌａｔｃｈＰＢＡ
Ｒ”および“ｌａｔｃｈＮＢＡＲ”の意であること
が理解されよう。

【００１５】＜ブロックダイアグラム＞図２は本発明の
趣旨に従った回路２００を表した簡単なブロックダイア
グラムである。図１および図２に示すように、制御信号
ＬＰＢは線１８１へ出力され、制御信号ＬＮＢは線１８
６へ出力される。なお、ＦＥＴ１８０および１８８は図
２には示されていない。制御信号ＬＰＢに関与している
のは、電源Ｖｃｃおよび節点２０４間に接続されたｐチ
ャネルＦＥＴ２０２と、節点２０４および定電流源２０
８間に接続されたｎチャネルＦＥＴ２０６と、定電流源
および接地線間に接続されたｎチャネルＦＥＴ２１０で
ある。ｎチャネルＦＥＴ２０６のゲート電極はセンスア
ンプ電流モニタ（モデリング）回路２１２に接続されて
いる。制御信号ＬＰＢは回路２１２へ入力信号として帰
還される。また、制御信号ＬＰＢはタイマ回路２１４へ
の入力信号となっており、このタイマ回路２１４の出力
信号は回路２１２に対しさらに別の入力信号として与え
られる。

【００１６】同様に、制御信号ＬＮＢは、電源Ｖｃｃお
よび第２の定電流源２２２間に接続されたｐチャネルＦ
ＥＴ２２０と関連している。さらにｐチャネルＦＥＴ２
２４が定電流源２２２および節点２２６間に接続されて
いる。節点２２６は線１８６に接続され、ｎチャネルＦ
ＥＴ２２８はそのソース−ドレイン経路が節点２２６お
よび接地間に接続されている。第２のセンスアンプ電流
モニタ（モデリング）回路はその入力端が節点２２６に
接続されており、かかる入力端を介して制御信号ＬＮＢ
を受信する。また、回路２３０からの出力信号はＦＥＴ
２２４のゲート電極に入力される。

【００１７】集積回路メモリにおいて、ビット線の電圧
の調整ないし設定はプリチャージ期間に行われる。そし
て、プリチャージ期間の後は、活性状態の（読み出し）
期間となる。ＦＥＴ２０２のゲート電極に印加される信
号は、プリチャージ期間においてはローレベルとなり、
読み出し期間においてはハイレベルとなる。ＦＥＴ２０
２は、ｐチャネルデバイスであるため、プリチャージ期
間においてオン状態となり、電源Ｖｃｃを線１８１へ接
続せしめる。従って、不活性状態（プリチャージ期間）
において制御信号ＬＰＢはハイレベルとなる。読み出し
期間においては、ＦＥＴ２０２がオフ状態となり、従っ
て節点２０４の電圧はＦＥＴ２０６および２１０とこれ
らの間の定電流源２０８の動作により制御される。これ
に対し、プリチャージ期間においてＦＥＴ２２０はオフ
状態、ＦＥＴ２２８はオン状態となり、節点２２６およ
び線１８６は接地される。従って、プリチャージ期間に
おいて制御信号ＬＰＢはローレベルとなる。センスアン
プ電流モニタ（モデリング）回路２１２の出力信号は、
制御信号ＬＮＢがローレベル（アクティブレベル）に駆
動されるべき時にはハイレベルとなるが、電流制限が働
く時にはローレベルとなる。センスアンプ電流モニタ
（モデリング）回路２１２の出力信号がハイレベルであ
る場合、ＦＥＴ２０６はオン状態となる。同様にＦＥＴ
２１０のゲート電極に印加される電圧は、ＦＥＴ２１０
が読み出し期間においてオン状態、プリチャージ期間に
おいてオフ状態となるように制御される。

【００１８】節点２０４は線２１５を介してタイマ２１
４に接続されている。このタイマの出力は、制御信号Ｌ
ＰＢがその中間レベルへ変化してから一定時間経過した
後、ローレベルとなり、制御信号ＬＰＢおよびＬＮＢを
完全なアクティブレベルへと駆動する。本発明によれ
ば、ある時刻Ｔ１において、制御信号ＬＰＢは、ある制
御レートに従ってＶｓｓへ向って変化し始める。そし
て、制御信号ＬＰＢは、ある時刻Ｔ２において中間値に
達し、その後、時刻Ｔ３になるまでその値を維持するよ
うに制御される。そして、時刻Ｔ３において、制御信号
ＬＰＢは、ある制御レートに従い、完全なアクティブレ
ベル（理想的なアクティブレベル）である０Ｖへ向って
変化し、時刻Ｔ４においてそのアクティブレベルに到達
する。そして、アクティブレベルとなった制御信号ＬＰ
Ｂは、時刻Ｔ５において不活性レベルへ戻り始め、時刻
Ｔ６において不活性レベルへ到達する。

【００１９】図３（Ｂ）は本発明における制御信号ＬＮ
Ｂの振舞を示している。同図に示すように、制御信号Ｌ
ＮＢは、制御信号ＬＰＢと相補対称であり、制御信号Ｌ
ＰＢと同じタイミングにおいてほぼ同じレートで相対的
に変化するものであり、また、制御信号ＬＰＢにおける
ものに対応した中間値を有している。図３（Ａ）および
（Ｂ）において、制御信号ＬＰＢおよびＬＮＢの時刻Ｔ
１からＴ２までの電圧の変化のレートは、時間的に緩や
かな初期読み出し動作をもたらし、かつ、Ｖｃｃおよび
Ｖｓｓ間の電流スパイクを最小にするように制御され
る。これらの信号の各々の中間値（時刻Ｔ２からＴ３）
は電流スパイクを安定化するように制御される。時刻Ｔ
３からＴ４までの変化レートも同様に電流スパイクを安
定化するように制御される。中間値および上述のように
制御される変化レートは、オンチップ抵抗を用いて設定
されるものであり、Ｖｃｃおよび温度の変化によって変
動しないように設定される。

【００２０】＜詳細な回路構成＞図４は回路２００の詳
細な構成を示す回路図である。図４において、図２にお
けるものに対応したデバイスおよび小回路は、図２にお
いて付したものと同一の符号が付されている。タイマ２
１４は、図４の左上にある各ｎチャネルＦＥＴおよび各
ｐチャネルＦＥＴによって構成されている。電流モデリ
ング回路２１２および２３０は、図４のほぼ中央に示さ
れている。定電流源２０８および２２２は図４の右側に
示されている。

【００２１】図４に示すように、入力端４０２および４
０４を介してアレイ選択信号を受信し、入力端４０６お
よび４０８を介して読み出し信号を受信する。回路２０
０は、出力端４１０から制御信号ＬＮＢを、出力端４１
２から制御信号ＬＰＢを、出力端４１４からアイソレー
ションイネーブル信号ＩＳＯＥＮを、出力端４１６から
列選択遅延信号ＹＤＥＬＢを各々出力すると共に、ここ
ではさほど重要でない他のタイミング回路のために使用
されるアレイ選択信号を出力端４１８および４２０から
出力する。

【００２２】＜プリチャージ期間における状態＞プリチ
ャージ期間（時刻Ｔ０）において、各入力信号は以下の
状態にある。入力信号符号プリチャージ期間での値読み出し（ｉ）４０６ローレベル読み出し（ｊ）４０８ローレベルアレイ選択（ｉ）４０２ハイレベルアレイ選択（ｊ）４０４ハイレベル

【００２３】図４の下方左側に示された入力回路は、Ｆ
ＥＴ４２２〜４３４を有している。アレイ選択入力端４
０２および４０４が共にハイレベルである場合、各ソー
スが電源Ｖｃｃに接続されたｐチャネルＦＥＴ４２２お
よび４２４は共にオフ状態となる。これに対し、このプ
リチャージ期間において、ｎチャネルＦＥＴ４２６およ
び４２８はオン状態となり、ＦＥＴ４２４および４２６
間の節点４３０は接地される。この節点４３０は、出力
信号ＡＳＥＬＣを出力すべく出力端４１８へ接続されて
いる。

【００２４】ＦＥＴ４３２〜４３４によってインバータ
が構成されており、このインバータは節点４３６から出
力端４２０に反転出力信号ＡＳＥＬＣＢを出力する。プ
リチャージ期間において節点４３０がローレベルである
と、ｎチャネルのプルダウンＦＥＴ４３４がオフ状態、
ｐチャネルのプルアップＦＥＴ４３２がオン状態とな
り、節点４３６は電源Ｖｃｃにプルアップされる。節点
４３６は、定電流源２２２に関わるｎチャネルＦＥＴ４
３８のゲート電極に接続されている。プリチャージ期間
においてＦＥＴ４３８がオン状態になると、制御信号Ｌ
ＮＢは、図３（Ｂ）に示すように、時刻Ｔ０において電
源Ｖｓｓに引き込まれる。

【００２５】節点４３０は、ＦＥＴ４４２および４５０
を有する入力回路に接続されている。さらに詳述する
と、節点４３０はｐチャネルＦＥＴ４４２およびｎチャ
ネルＦＥＴ４５０のゲート電極に入力されている。そし
て、プリチャージ期間において、節点４３０の電圧がロ
ーレベルになると、ＦＥＴ４４２がオン状態、ＦＥＴ４
５０がオフ状態となる。また、プリチャージ期間におい
て、入力端４０６における読み出し入力信号はローレベ
ルであるため、ｐチャネルＦＥＴ４４０はオン状態、ｎ
チャネルＦＥＴ４４４はオフ状態となる。また、他の入
力端４０８の読み出し入力信号もまたローレベルである
ため、ｐチャネルＦＥＴ４４６がオン状態、ｎチャネル
ＦＥＴ４４８がオフ状態となる。このため、電源Ｖｃｃ
がＦＥＴ４４０および４４６のソース−ドレイン経路を
介して節点４５２に接続される。ここで、節点４５２
は、ＦＥＴ４４８および４５０がオフ状態となっている
ためローレベルとなることが妨げられている。

【００２６】従って、プリチャージ期間において節点４
５２はハイレベルとなり、ＦＥＴ２２０はオフ状態、ｎ
チャネルＦＥＴ４５４（図４右側）はオン状態、ＦＥＴ
２２８はオン状態となる。そして、ＦＥＴ２２８がオン
状態であるため、節点１８６が接地され、プリチャージ
期間において制御信号ＬＮＢはローレベルとなる。

【００２７】また、節点４３６（信号ＡＳＥＬＣＢ）は
図４の中央上部に示されたＦＥＴ４５６および４５８に
よって構成されたインバータのゲート電極に接続されて
いる。節点４３６がハイレベルになると、ＦＥＴ４５６
はオフ状態、ＦＥＴ４５８はオン状態となる。これによ
り各ＦＥＴの間の節点４６０はローレベルとなる。節点
４６０はｐチャネルＦＥＴ４６２および４６４に接続さ
れており、これらのＦＥＴは節点４６０がローレベルと
なることによりオン状態となる。

【００２８】節点４５２はＦＥＴ４６６および４６８に
より構成されるインバータに接続されている。プリチャ
ージ期間において、節点４５２はハイレベルであり、こ
の節点はｐチャネルＦＥＴ４６６およびｎチャネルＦＥ
Ｔ４６８のゲート電極に接続されているため、ｐチャネ
ルＦＥＴ４６６はオフ状態、ｎチャネルＦＥＴ４６８は
オン状態となる。この結果、各ＦＥＴの間の節点４７０
のレベルがローレベルとなる。節点４７０はＦＥＴ２１
０のゲート電極に接続されている。このＦＥＴ２１０は
ｎチャネルＦＥＴであるため、節点４７０からローレベ
ルが印加されることにより図２と関連して説明したよう
にオフ状態となる。

【００２９】また、節点４７０はｐチャネルＦＥＴ２０
２に接続されており、このＦＥＴ２０２はオン状態とな
る。ＦＥＴ２０２のソース−ドレイン経路は電源Ｖｃｃ
を線１８１および出力４１２に接続せしめ、制御信号Ｌ
ＰＢはプリチャージ期間においてハイレベルを維持す
る。制御信号ＬＰＢはハイレベルであり、この制御信号
は線２１５を介してタイマ２１４におけるＦＥＴ４７２
に入力されるので、ＦＥＴ４７２はオフ状態になる。こ
の時点において、電源Ｖｃｃからの電流はＦＥＴ４７２
からタイマ２１４へ流れ込まない。

【００３０】センスアンプ電流モデリング回路２１２も
センスアンプ電流モデリング回路２３０と同様である。
回路２１２はｐチャネルＦＥＴ４７４に関連しており、
ｐチャネルＦＥＴ４７６、ｎチャネルＦＥＴ４７８、ｎ
チャネルＦＥＴ４８０および抵抗４８２を有している。
回路２１２は、ｐチャネルＦＥＴ４８４およびｎチャネ
ルＦＥＴ４８６により構成されたインバータと、ｐチャ
ネルＦＥＴ４８８およびｎチャネルＦＥＴ４９０に接続
されている。

【００３１】プリチャージ期間において、節点１８１は
上述のようにＦＥＴ２０２を介してハイレベルとされ
る。この節点１８１がＦＥＴ４７４のゲート電極に接続
されているため、ＦＥＴ４７４はオフ状態となる。ＦＥ
Ｔ４７６のゲート電極は接地され、かかるＦＥＴはソー
ス電圧に依存しオン状態となる。節点４３６（信号ＡＳ
ＥＬＣＢ；プリチャージにおいてハイレベル）はＦＥＴ
４８０のゲート電極に接続されている。このＦＥＴ４８
０はオン状態となるが、ＦＥＴ４７４，４７６，４７８
および抵抗４８２を介した電流が流れないため、この時
点においてモデリング回路２１２は不活性状態となる。
節点４３６がハイレベル、ＦＥＴ４８４がオフ状態、Ｆ
ＥＴ４８６がオン状態となるため、各ＦＥＴ間の節点４
９２がＦＥＴ４８６のソース−ドレイン経路を介してロ
ーレベルとなる。このため、ｐチャネルＦＥＴ４８８が
オン状態となる。

【００３２】図４の上方右側に示すｐチャネルＦＥＴ４
９４はそのゲートが節点４７０に接続されている。プリ
チャージ期間において、節点４７０がローレベルとなる
ためＦＥＴ４９４はオン状態となり、電源Ｖｃｃが節点
４９６に接続される。ｎチャネルＦＥＴ４９８はそのゲ
ート電極が節点４７０に接続されているためプリチャー
ジ期間においてオフ状態となる。

【００３３】以上、プリチャージ期間での状態を要約す
ると次のようになる。（プリチャージ状態）節点１８１／２１５（ＬＰＢ）ハイレベル節点１８６（ＬＮＢ）ローレベル節点４３６ハイレベル節点４３０ローレベル節点４５２ハイレベル節点４６０ローレベル節点４９６ハイレベル

【００３４】＜読み出し動作＞読み出し動作は、読み出
し入力信号４０６または４０８のいずれかがハイレベル
となり、かつ、アレイ選択入力信号４０２または４０４
のいずれかがローレベルとなるのに応答し行われる。入
力端４０６および４０８に入力される読み出し信号は、
読み出し動作を何時開始させるかを決定するタイミング
回路によって出力される。これらの信号は別々に立ち上
がる。入力端４０２および４０４における信号ＡＳＥＬ
２Ｂは符号化された信号である。これらは一方のみがロ
ーレベルとなることによりアクティブアレイが選択さ
れ、一方のみがローレベルとなることにより回路２００
が動作する際のタイミング制御が開始される。

【００３５】図４に示す回路の大半は、節点４５２がプ
リチャージ状態であるハイレベルから読み出し状態であ
るローレベルに落ちるのに応答する。この動作は、入力
端４０６または４０８のいずれかの読み出し入力信号が
ハイレベルとなり、入力端４０２または４０４のいずれ
かのアレイ選択信号がローレベルに落ちる時刻Ｔ１にお
いて起こる。例えば、入力端４０６の読み出し信号がハ
イレベルになると、ＦＥＴ４４０がオフ状態となり、Ｆ
ＥＴ４４４がオン状態になる。そして、ＦＥＴ４４４が
オン状態になると、節点４５２がＦＥＴ４５０のドレイ
ンである節点４５４に接続される。一方、入力端４０６
の読み出し信号の代りに入力端４０８の読み出し信号が
ハイレベルになると、ＦＥＴ４４６がオフ状態となり、
電源ＶｃｃがＦＥＴ４４０のソース−ドレイン経路を介
して節点４５２に至るのが阻止される。また、入力端４
０８の立ち上がりによりＦＥＴ４４８がオン状態とな
り、そのソース−ドレイン経路により節点４５２が節点
４５４に接続される。このようにいずれかの読み出し信
号がローレベルからハイレベルになることにより、節点
４５２は低抵抗の経路を介して節点４５４に接続され
る。すなわち、節点４５２は選択的に節点４５４に接続
されることが分かる。

【００３６】図４において、節点４５２がローレベルと
なるためには、ＦＥＴ４４２を介して電源Ｖｃｃへと向
う経路が開状態であり、プルダウンＦＥＴ４５０がオン
状態でなくてはならないことが理解されよう。この状態
は、入力端４０２または４０４のいずれかのアレイ選択
信号がローレベルに落ちたときに生じる。例えば入力端
４０２がローレベルに落ちると、ＦＥＴ４２４がオン状
態、ＦＥＴ４２８がオフ状態となり、節点４３０が立ち
上がる。そして、節点４３０がＦＥＴ４５０のゲート電
極に接続されているため、このＦＥＴがオン状態とな
り、かかるＦＥＴのソース−ドレイン経路を介し節点４
５２が接地される。また、節点４３０が立ち上がること
により、ＦＥＴ４４２がオフ状態となり、節点４５２か
ら電源Ｖｃｃに至る経路が断たれる。

【００３７】一方、入力端４０２ではなく入力端４０４
がローレベルに落ちると、このローレベルによりＦＥＴ
４２６がオフ状態となり、節点４３０から接地線への経
路が断たれる。また、入力端４０４がローレベルとなる
ことによりＦＥＴ４２２がオン状態となり、かかるＦＥ
Ｔを介し電源Ｖｃｃが節点４３０に接続される。このた
め、上述のように節点４３０がハイレベルになり、ＦＥ
Ｔ４５０がオン状態となり、節点４５４がプルダウンさ
れ、これにより節点４５２がプルダウンされる。節点４
５２は重要な出力信号ＬＮＢおよびＬＰＢを安定化する
回路へ接続される。

【００３８】節点４３０がハイレベルになる（時刻Ｔ
１）と、この節点の信号はＦＥＴ４３２および４３４に
よって構成されるインバータにより反転され、節点４３
６（インバータの出力端）はローレベルになる。節点４
３６はタイマ２１４の一方の入力端に接続され、このタ
イマの他方の入力端には線２１５を介し信号ＬＰＢが入
力される。このように、時刻Ｔ１において、上記回路の
動作により節点４５２および４３６がハイレベルからロ
ーレベルへ落ちる。なお、上記回路については入力回路
またはデコード回路と呼ぶ。他の応用において、上記入
力回路（デコード回路）として他の回路を構成すること
が可能であり、全部または一部を削除することも可能で
ある。変形例においては、節点４３６および４５２は、
仮想的に共通接続され、または分離されたままとされ、
その結果、その（それらの）ある状態から他の状態への
電圧変化は時刻Ｔ１において生じ読み出し動作が開始さ
れるようにされていれば良い。

【００３９】ＦＥＴ２２８のゲート電極は、ＦＥＴ２２
８（および２２０，４５４）のゲート電極に接続された
前述の節点４５２の動作により、読み出し期間において
ローレベルとなる。時刻Ｔ１において節点４５２がロー
レベルに落ちると、ＦＥＴ２２８がオフ状態、ＦＥＴ２
２０がオン状態となる。また、節点４３６が時刻Ｔ１に
おいてローレベルに落ちるため、プルダウンＦＥＴ４３
８がオフ状態になり、節点１８６の出力信号ＬＮＢはも
はやＶｓｓにプルダウンされた状態ではいられなくなる
（信号ＬＮＢはＦＥＴ２２８および４３８のみを介し選
択的に接地される）。いま、ＦＥＴ２２０がオン状態に
なると、定電流源２２２は該ＦＥＴを介し給電される。
次いで線１８６がＦＥＴ２２０のソース−ドレイン経路
を介した電源Ｖｃｃからの電流を受ける。この電流は定
電流であるため、線１８６の電圧（信号ＬＮＢ）は、図
３（Ｂ）において時刻Ｔ１から始る直線によってＬＮＢ
を示したように一定レートで上昇する。

【００４０】定電流源２２２は一組の抵抗５００および
５０２を有すると共に一組のｐチャネルＦＥＴ５０４お
よび２２４を有している。抵抗５０２による電圧降下が
生じると、ＦＥＴ５０４はオン状態となり、ＦＥＴ２２
４のゲート電極の電圧をプルアップする。この結果、Ｆ
ＥＴ２２４はその導電率が低下し、ＦＥＴ２２４を通過
する電流が制限され、制御信号ＬＮＢの立ち上がり時間
が制限される。この立ち上がり時間は、抵抗５０２の抵
抗値と、ＦＥＴ５０４のスレッショルド電圧とによって
決定される。ここで、抵抗は、シート抵抗を厳密に制御
し得るゲートポリシリコンによって構成することが好ま
しい。多くのセンスアンプにおいては制御信号ＬＮＢは
プルダウンＦＥＴのゲート電極に印加されるので、制御
信号ＬＮＢの立ち上がり時間によりこれらのセンスアン
プの動作速度が決定される。

【００４１】また、図４の上方右側の部分も節点４５２
および４３６の電圧が低下するのに応答する。節点４５
２におけるローレベルの信号はＦＥＴ４６６および４６
８によって反転され、節点４５２が立ち下がるのに応答
し節点４７０が立ち上がる。この結果、プルダウンＦＥ
Ｔ２１０がオン状態となる。また、節点４７０がハイレ
ベルとなることにより、ＦＥＴ２０２および４９４がオ
フ状態となり、これらのＦＥＴのいずれによっても節点
１８１（ＬＰＢ）が電源Ｖｃｃにプルアップされること
はない。また、節点４３６も時刻Ｔ１においてローレベ
ルとなり、ＦＥＴ４５６および４５８からなるインバー
タの出力たる節点４６０がハイレベルとなる。この結
果、ＦＥＴ４６４がオフ状態となり、制御信号ＬＰＢの
出力節点１８１の電源Ｖｃｃへのプルアップ経路が断た
れる。

【００４２】また、定電流源２０８内の抵抗５０７には
電源電圧Ｖｃｃが直接印加され、節点５０８はハイレベ
ルにプルアップされている。この節点５０８はＦＥＴ２
０６のゲート電極に接続されているため、ＦＥＴ２０６
はオン状態となっている。ＦＥＴ２１０がオン状態にな
ると、制御信号ＬＰＢの出力節点の電荷はＦＥＴ２０６
のソース−ドレイン経路、抵抗５１２およびＦＥＴ２１
０のソース−ドレイン経路を介して放電する。このた
め、節点１８１の電圧は時刻Ｔ１において一定レートで
低下し始める。

【００４３】時刻Ｔ２において、定電流源２０８および
２２２の両方がオフ状態となり、各々に対応した制御信
号ＬＰＢおよびＬＮＢが中間レベルとなる。この動作は
上述した回路２１２および２３０によってもたらされ
る。この制御の変形例として、制御信号ＬＰＢおよびＬ
ＮＢが各々異なった時刻に中間レベルに到達するように
してもよい。

【００４４】読み出し速度を決定する一つの要素は、図
３に示す制御信号ＬＮＢおよびＬＰＢの中間レベルであ
る。この中間レベル（時刻Ｔ２からＴ３まで）はセンス
アンプを流れる電流をモデリングするミラー回路で設定
される。かかる回路は図２においてセンスアンプ電流モ
ニタ（モデリング）回路と呼ばれている。制御信号ＬＰ
Ｂのためのモデリング回路２１２を制御信号ＬＮＢのた
めのモデリング回路２３０と別に設けることが好まし
い。

【００４５】図４における回路２３０において、ｎチャ
ネルＦＥＴ５２０，５２２および５２４は各々のソース
−ドレイン経路が直列接続されており、８個のセンスア
ンプをモデリングしたサイズとなっている（各センスア
ンプに流れる電流を考慮し、センスアンプの個数として
他の数を選択してもよい）。モデリング回路２３０内の
抵抗５２６は、電源ＶｃｃとＦＥＴ５２０のドレインと
の間に接続されている。節点２２６（図２）はＦＥＴ５
２４のゲート電極に接続されている。制御信号ＬＮＢが
立ち上がると、これに応じてＦＥＴ５２４を通過する電
流が増加し、抵抗５２６を通過する電流も同じく増加す
る。このため、抵抗５２６による電圧降下が増加する。
また、制御信号ＬＮＢが時刻Ｔ１からＴ２にかけて立ち
上がる。

【００４６】抵抗５２６による電圧降下がＶ_TP（ｐチャ
ネルＦＥＴのスレッショルド電圧）に達すると、ｐチャ
ネルＦＥＴ５２８がオン状態となる（ゲート電極の電圧
がＶｃｃから少なくともＶ_TPだけ降下し、かつ、ＦＥＴ
５２８のソースが電源Ｖｃｃに直接接続されているた
め）。

【００４７】初期状態での電流が流れた後、ＦＥＴ５２
８がオン状態になると、ｎチャネルプルダウンＦＥＴ５
３２が実質的にオフ状態である場合には、節点５３０は
ＦＥＴ５２８により電源Ｖｃｃへプルアップされる。こ
の節点５３０はｐチャネルＦＥＴ２２４のゲート電極へ
接続されている。従って、節点５３０がＶｃｃに向って
立ち上がると、この結果、ＦＥＴ２２４がオフ状態とな
る。電源Ｖｃｃから制御信号ＬＮＢが取り出される節点
１８６にかけての電圧は、ＦＥＴ２２４のソース−ドレ
イン経路と関連するので、制御信号ＬＮＢの電圧上昇は
時刻Ｔ２において終了する。これが図３（Ｂ）において
時刻Ｔ２からＴ３にかけて図示された中間レベルであ
る。回路２３０は電流をモデリングするものであると共
に電流検出回路として動作するものであることが理解さ
れよう。

【００４８】制御信号ＬＮＢのレベルは、図１における
センスアンプおよびチップ内の他のセンスアンプのプル
ダウンＦＥＴ１４２に流れる電流の量を決定する。従っ
て、抵抗５２６によりセンスアンプを流れる電流量が決
定されることが理解されよう。

【００４９】同様に、時刻Ｔ２からＴ３にかけて現れる
制御信号ＬＰＢの中間レベルは、モデリング回路２１２
によって制御される。図４において、ｐチャネルＦＥＴ
４７４，４７６およびｎチャネルＦＥＴ４７８は各々の
ソース−ドレイン経路が直列接続されており、８個のセ
ンスアンプをモデル化したサイズとなっている。モデリ
ング回路２１２の抵抗４８２は電源ＶｓｓとＦＥＴ４７
８のソース電極との間に接続されている。節点２０４
（図２）はＦＥＴ４７４のゲート電極に接続されてい
る。制御信号ＬＰＢが下降すると、これに応じてＦＥＴ
４７４を流れる電流が増加し、抵抗４８２を流れるも同
じく増加する。このように、時刻Ｔ１からＴ２にかけて
抵抗４８２による電圧降下が増加すると共に制御信号Ｌ
ＰＢが下降する。

【００５０】抵抗４８２の電圧降下がＶ_TN（ｎチャネル
ＦＥＴのスレッショルド電圧）に到達すると、ｎチャネ
ルＦＥＴ４９０がオン状態となり、節点５０８が電源Ｖ
ｓｓにプルダウンされる。節点５０８はＦＥＴ２０６の
ゲート電極に接続されている。節点５０８がＶｓｓに向
って下降すると、この結果、ＦＥＴ２０６がオフ状態と
なる。電源Ｖｓｓから制御信号ＬＰＢが取り出される節
点２０４にかけての電圧は、ＦＥＴ２０６のソース−ド
レイン経路と関連するので、制御信号ＬＰＢの電圧下降
は時刻Ｔ２において終了する。これが図３（Ａ）におい
て時刻Ｔ２からＴ３にかけて図示された中間レベルであ
る。制御信号ＬＰＢのレベルにより図１のセンスアンプ
のプルアップＦＥＴを流れる電流が決定される。

【００５１】図３（Ａ）および（Ｂ）を参照して説明し
たように、制御信号ＬＰＢおよびＬＮＢは一般的に相補
対称な態様で変化するものであり、制御信号ＬＰＢは時
刻Ｔ１において電源電圧Ｖｃｃから０Ｖに向って減少し
始める。制御信号ＬＰＢは線２１５を介してタイマ２１
４へ入力される。このタイマは図２および４に図示され
ている。タイマ２１４はＦＥＴ４７２およびＦＥＴ５４
２〜５７４を有している。制御信号ＬＰＢはプリチャー
ジ期間において電源電圧Ｖｃｃと同レベルであり、時刻
Ｔ１において下降し始めるが、この制御信号ＬＰＢはＦ
ＥＴ４７２および５４０の両方のゲートに印加される。
このため、これらのＦＥＴは制御信号ＬＰＢがＶ_TPだけ
下降したときにオン状態となる。ＦＥＴ５４２および５
４４のゲート電極には節点４３６からの信号ＡＳＥＬＣ
Ｂが入力される。

【００５２】タイマ回路２１４は、制御信号ＬＰＢが中
間レベルから接地レベルへと変化し始め、制御信号ＬＮ
Ｂが中間レベルから電源電圧Ｖｃｃへと変化し始める時
刻Ｔ３を制御する。制御信号ＬＰＢがローレベルへと向
い、ＦＥＴ４７２がオン状態となる動作については既に
説明した。ＦＥＴ５４２および５４４の各々のゲートに
は節点４３６から信号ＡＳＥＬＣＢが入力されるもので
あり、この時点において信号ＡＳＥＬＣＢはローレベル
となっている。そして、制御信号ＬＰＢが中間レベルに
あるため、節点５４６の電圧は立ち上がり始める。節点
５４６の電圧が立ち上がる速度は、ＦＥＴ４７２を通過
する電流量を決定する制御信号ＬＰＢのレベルによって
決定される。

【００５３】節点５４６は、ＦＥＴ５４８および５５０
からなるインバータの入力端に接続される。このインバ
ータの出力は節点５４６が立ち上がることによって立ち
下がる。そして、このインバータの出力信号（ローレベ
ル）はＦＥＴ５５４および５５６からなるインバータへ
入力される。そして、このインバータの出力端たる節点
５５８（ＩＳＯＥＮ；アイソレーションイネーブル信
号）はハイレベルとなる。信号ＩＳＯＥＮは、その時点
においてＶｃｃを越えた電圧である適切なアイソレーシ
ョン信号ＩＳＯ-leftまたはＩＳＯ-rightを出力する回
路ＩＳＯＧＥＮ（図示略）へ入力される。

【００５４】節点５５８におけるアイソレーションイネ
ーブル信号ＩＳＯＥＮは回路２１４内のＦＥＴ５６０お
よび５６２からなるインバータへ入力される。このイン
バータの出力（節点５６４）はローレベルとなる。節点
５６４はＦＥＴ５６６（ｐチャネル）および５６８（ｎ
チャネル）からなる他のインバータに入力され、従っ
て、この時点においてＦＥＴ５６８はオフ状態、ＦＥＴ
５６６はオン状態となる。ＦＥＴ５６６はｐチャネルＦ
ＥＴ５４０を直列に介して電源Ｖｃｃに接続されてい
る。ＦＥＴ５４０のゲート電極は制御信号ＬＰＢを受信
し得るように節点２１５に接続されており、この制御信
号ＬＰＢはこの時点において中間レベルである。そし
て、ＦＥＴ５４０および５６６は共にｐチャネルＦＥＴ
であるため、ＦＥＴ５４０もオン状態となり、その導電
率は制御信号ＬＰＢのレベルによって決定される。節点
５６７は電源Ｖｃｃに向けてプルアップされ、ハイレベ
ルとなる。このハイレベルにプルアップされる速度は制
御信号ＬＰＢのレベルおよびＦＥＴ５７０の容量値によ
って決定される。そして、この速度により回路のタイミ
ングが決定される。節点５６７の電圧はハイレベルへと
立ち上がるが、この電圧は、ＦＥＴ５７２および５７４
からなり、出力節点５７５を有する他のインバータへと
入力される。

【００５５】節点５７５はローレベルとなり、この節点
の電圧はＦＥＴ４７６，４７８，４７４および抵抗４８
２を有する電流モデリング（ミラー）回路２１２へと入
力される。ｎチャネルＦＥＴ４７８のゲートには、ロー
レベルへと変化する節点５７５の電圧が入力されるた
め、電流モデリング回路内の電流が遮断される。この電
流は、ＦＥＴ４７４，４７６，４７８および抵抗４８２
を介して接地線に流れるものであり、抵抗４８２による
電圧降下により制御信号ＬＰＢの中間レベルが設定され
る。ＦＥＴ４７８がオフ状態になると、抵抗４８２によ
る電圧降下が０となり、ｎチャネルＦＥＴ４９０のゲー
ト電圧が０Ｖとなる。従って、この時点において、節点
５０８は抵抗５０７を介し電源Ｖｃｃへプルアップされ
る。

【００５６】時刻Ｔ３においてこの節点５０８の電圧が
立ち上がり、中間レベルが終了する。この立ち上がりに
より定電流源２０８が駆動され、この定電流源により制
御信号ＬＰＢが接地電位に向って一定レートでプルダウ
ンされる。この一定レートは定電流源２０８を流れる電
流によって制御される。時刻Ｔ４になると、制御信号Ｌ
ＰＢは接地電位（完全なアクティブ状態）に達し、プリ
チャージまで、そのレベルを維持する（時刻Ｔ５）。

【００５７】タイマ２１４に対する同様な応答が制御信
号ＬＮＢを出力する回路において行われる。節点５７５
（タイマ２１４の出力）はタイマ２１４による上述した
動作が終了した後、ローレベルとなる。この節点５７５
はモデリング回路２３０に接続されており、より詳しく
はｎチャネルＦＥＴ５２０のゲートへ接続されている。
この節点５７５がローレベルとなると、ＦＥＴ５２０，
５２２および５２４を介して接地線へ流れる電流がオフ
となる。また、抵抗５２６に流れる電流も同様にオフと
なる。従って、抵抗５２６による電圧降下は０となる。
このため、ＦＥＴ５２８のゲートはＶｃｃにプルアップ
され、このＦＥＴ５２８はｐチャネルＦＥＴであるため
オフ状態となる。そして、ＦＥＴ５２８のドレインに接
続された節点５３０は接地レベルに向う。

【００５８】この結果、定電流源２２２がオン状態とな
り、制御信号ＬＮＢがこの定電流源を流れる電流によっ
て決定される一定レートで中間レベルからＶｃｃに向っ
て変化する。制御信号ＬＮＢは時刻Ｔ４においてＶｃｃ
に達し、プリチャージまでそのレベルを維持する。

【００５９】本実施例において使用されるセンスアンプ
のアレイにおける電流スパイクの制御においては、制御
信号ＬＰＢおよびＬＮＢに関連する信号ＩＳＯＬおよび
ＩＳＯＲのタイミングが重要である。これらの信号は図
５および図６に示されている。各センスアンプ１００
（図１）は左右のビット線に接続されており、信号ＩＳ
ＯＬおよびＩＳＯＲによってスイッチングされるＦＥＴ
による制御の下、左側のビット線の組または右側のビッ
ト線の組のいずれかにより使用される。活性サイクルの
始め（時刻Ｔ１前）、非選択アレイの信号ＩＳＯはＶｃ
ｃからＶｓｓへと低下している。最初、選択されたアレ
イのための信号ＩＳＯはＶｃｃと同一レベルとなってい
る。制御信号ＬＮＢおよびＬＰＢが中間レベルに到達
（時刻Ｔ２）した後、選択されたアレイのためのアイソ
レーション信号ＩＳＯは時刻Ｔ３より前にＶｃｃ以上に
駆動され、ビット線がＶｃｃレベルまで充電される。そ
して、時刻Ｔ４において、信号ＬＰＢおよびＬＮＢは完
全にアクティブな状態（ＬＰＢについてはＶｓｓ、ＬＮ
ＢについてはＶｃｃ）まで駆動される。この動作により
センスアンプの電流スパイクが分散され、電流ピークが
減少する。

【００６０】図４に示す回路はローカル駆動ＦＥＴを用
いたセンスアンプとの使用を想定して構成されたもので
あるが、ランプ駆動ＦＥＴを有するセンスアンプと共に
使用することも可能である。

【００６１】

【発明の効果】以上説明したように、この発明によれ
ば、センスアンプ駆動トランジスタを適切に駆動する制
御信号を発生することができ、センスアンプの読み出し
速度およびピーク電流を制御および制限を適切に行うこ
とができるという効果がある。

【図面の簡単な説明】

【図１】図１は本発明に係る図であり、各々一組の分
散された駆動ＦＥＴを有するセンスアンプの構成を示す
図である。

【図２】図１に示す構成に適用される制御信号ＬＰＢ
およびＬＮＢを発生する本発明に係る回路のブロック図
である。

【図３】制御信号ＬＰＢおよびＬＮＢの電圧変化を示
す図である。

【図４】図２に示す回路のうち１つを示す回路図であ
る。

【図５】本発明の実施例により発生される信号の波形
図である。

【図６】本発明の実施例により発生される信号の波形
図である。

【符号の説明】

２１４……タイマ、２１２，２３０……センスアンプ電流モニタ（モデリン
グ）回路、２０８，２２２……定電流源、ＬＰＢ，ＬＮＢ……制御信号。

フロントページの続き (72)発明者マイケルブイ・コードバアメリカ合衆国・コロラド州・80906・コロラド・スプリングス・＃337・クワイル・レイク・ロード・3388 (72)発明者キムシー・ハーディーアメリカ合衆国・コロラド州・80906・コロラド・スプリングス・キット・カーソン・レーン・9760

Claims

【特許請求の範囲】

【請求項１】集積回路メモリ内のセンスアンプの電源
供給経路に介挿されたセンスアンプ駆動トランジスタに
対し制御信号を出力することにより該センスアンプ駆動
トランジスタを介した該センスアンプへの給電を制御す
る方法であり、該制御信号の電圧値をプリチャージ電圧
値とすることにより該センスアンプ駆動トランジスタを
遮断状態とし、該制御信号の電圧値を読み出し電圧値と
することにより該センスアンプ駆動トランジスタを導通
状態とする制御方法であって、前記制御信号の電圧値を前記プリチャージ電圧値および
前記読み出し電圧値の間の中間値に変化させる第１のス
テップと、前記中間値を一定時間維持する第２のステップと、前記制御信号の電圧値を前記読み出し電圧値に変化させ
る第３のステップとを具備することを特徴とする集積回
路メモリのセンスアンプ駆動トランジスタの制御方法。
【請求項２】集積回路メモリ内のセンスアンプの電源
供給経路に介挿された第１および第２のセンスアンプ駆
動トランジスタに対し第１および第２の制御信号を各々
出力することにより該第１および第２のセンスアンプ駆
動トランジスタを介した該センスアンプへの給電を制御
する方法であり、該第１および第２の制御信号の各電圧
値を各々高レベルおよび低レベルとすることにより該第
１および第２のセンスアンプ駆動トランジスタの両方を
遮断状態とし、該第１および第２の制御信号の各電圧値
を各々低レベルおよび高レベルとすることにより該第１
および第２のセンスアンプ駆動トランジスタの両方を導
通状態とする制御方法であって、前記第１の制御信号の電圧値を前記高レベルから前記低
レベルおよび前記高レベルの間の第１の中間値に変化さ
せると共に前記第２の制御信号の電圧値を前記低レベル
から前記低レベルおよび前記高レベルの間の第２の中間
値に変化させる第１のステップと、前記第１および第２の中間値を一定時間維持する第２の
ステップと、前記第１の制御信号の電圧値を前記第１の中間値から前
記低レベルに変化させると共に前記第２の制御信号の電
圧値を前記第２の中間値から前記高レベルに変化させる
第３のステップと、を具備することを特徴とする集積回路メモリのセンスア
ンプ駆動トランジスタの制御方法。
【請求項３】集積回路メモリ内のセンスアンプの電源
供給経路に介挿されたセンスアンプ駆動トランジスタに
制御信号を出力することにより該センスアンプ駆動トラ
ンジスタを介した該センスアンプへの給電を制御する回
路であり、該制御信号の電圧値をプリチャージ電圧値と
することにより該センスアンプ駆動トランジスタを遮断
状態とし、該制御信号の電圧値を読み出し電圧値とする
ことにより該センスアンプ駆動トランジスタを導通状態
とする制御回路であって、前記制御信号の電圧値を前記プリチャージ電圧値から前
記読み出し電圧値に向けて変化させる電流を出力する電
流源と、前記制御信号が変化を開始した後、所定時間経過後に計
時終了信号を出力するタイマと、読み出し指令に応答して前記電流源を動作させた後、前
記制御信号の電圧値が前記プリチャージ電圧値および前
記読み出し電圧値の間の中間値に至ることにより該電流
源の動作を停止させ、前記計時終了信号が出力されるこ
とにより該電流源を動作させるモニタ回路とを具備する
ことを特徴とする集積回路メモリのセンスアンプ駆動ト
ランジスタの制御回路。
【請求項４】集積回路メモリ内のセンスアンプの電源
供給経路に介挿された第１および第２のセンスアンプ駆
動トランジスタに対し第１および第２の制御信号を各々
出力することにより該第１および第２のセンスアンプ駆
動トランジスタを介した該センスアンプへの給電を制御
する方法であり、該第１および第２の制御信号の各電圧
値を各々高レベルおよび低レベルとすることにより該第
１および第２のセンスアンプ駆動トランジスタの両方を
遮断状態とし、該第１および第２の制御信号の各電圧値
を各々低レベルおよび高レベルとすることにより該第１
および第２のセンスアンプ駆動トランジスタの両方を導
通状態とする制御回路であって、前記第１の制御信号の電圧値を低下させる電流を出力す
る第１の電流源と、前記第２の制御信号の電圧値を上昇させる電流を出力す
る第２の電流源と、前記第１または第２の制御信号が変化を開始した後、所
定時間経過後に計時終了信号を出力するタイマと、読み出し指令に応答して前記第１の電流源を動作させた
後、前記第１の制御信号の電圧値が前記高レベルおよび
低レベルの間の第１の中間値に至ることにより該第１の
電流源の動作を停止させ、前記計時終了信号が出力され
ることにより該第１の電流源を動作させる第１のモニタ
回路と前記読み出し指令に応答して前記第２の電流源を
動作させた後、前記第２の制御信号の電圧値が前記高レ
ベルおよび低レベルの間の第２の中間値に至ることによ
り該第２の電流源の動作を停止させ、前記計時終了信号
が出力されることにより該第２の電流源を動作させる第
２のモニタ回路とを具備することを特徴とする集積回路
メモリのセンスアンプ駆動トランジスタの制御回路。