DE10339894B4 - Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung - Google Patents

Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung Download PDF

Info

Publication number
DE10339894B4
DE10339894B4 DE10339894A DE10339894A DE10339894B4 DE 10339894 B4 DE10339894 B4 DE 10339894B4 DE 10339894 A DE10339894 A DE 10339894A DE 10339894 A DE10339894 A DE 10339894A DE 10339894 B4 DE10339894 B4 DE 10339894B4
Authority
DE
Germany
Prior art keywords
sense amplifier
area
line
cell field
additional switching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10339894A
Other languages
English (en)
Other versions
DE10339894A1 (de
Inventor
Martin Brox
Helmut Schneider
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10339894A priority Critical patent/DE10339894B4/de
Priority to US10/927,497 priority patent/US7336552B2/en
Publication of DE10339894A1 publication Critical patent/DE10339894A1/de
Application granted granted Critical
Publication of DE10339894B4 publication Critical patent/DE10339894B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung, insbesondere für ein Halbleiter-Speicherbauelement (1), welche aufweist:
– mehrere Schalt-Einrichtungen (14a, 14c) zum Ab- oder Zuschalten einer mehreren verschiedenen Zellfeld-Bereichen (7a, 7b) zugeordneten Leseverstärker-Einrichtung (11) zu einer Bitleitung (13a) eines ersten Zellfeld-Bereichs (7a), und zum Ab- oder Zuschalten der Leseverstärker-Einrichtung (11) zu einer Bitleitung (13c) eines zweiten Zellfeld-Bereichs (7b), in Abhängigkeit vom Zustand von an entsprechenden Steuerleitungen (15, 21, 16, 22) anliegenden Steuer-Signalen (MUXL, MUXR);
– Treiber-Einrichtungen (20a, 20b) zum Treiben der Steuer-Signale (MUXL, MUXR),
– wobei zusätzliche Schalt-Einrichtungen (26, 27) vorgesehen sind, mit welchen ein Zustandswechsel der an den Steuerleitungen (15, 21, 16, 22) anliegenden Steuer-Signale (MUXL, MUXR) bewirkt werden kann, und wobei eine – die Bitleitung (13a) des ersten Zellfeld-Bereichs (7a) steuernde
– zusätzliche Schalt-Einrichtung (26) der zusätzlichen Schalt-Einrichtungen (26, 27) durch ein zusätzlich eine Einrichtung (18) des zweiten Zellfeld-Bereichs (7b) steuerndes Steuersignal (EQLR) gesteuert wird, und wobei eine
– die Bitleitung...

Description

  • Die Erfindung betrifft eine Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung.
  • Bei Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z.B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z.B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher).
  • Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.
  • Die entsprechende Adresse kann über sog. Adreß-Anschlüsse bzw. Adreß-Eingabe-Pins in das RAM-Bauelement eingegeben werden; zur Ein- und Ausgabe der Daten sind mehrere, z.B. 16 sog. Daten-Anschlüsse bzw. Daten-Ein-/Ausgabe-Pins (I/Os bzw. Input/Outputs) vorgesehen. Durch Anlegen eines entsprechenden Signals (z.B. eines Read/Write-Signals) an einen Schreib-/Lese-Auswahl-Anschluß bzw. -Pin kann ausgewählt werden, ob (momentan) Daten abgespeichert, oder ausgelesen werden sollen.
  • Da in einem RAM-Bauelement möglichst viele Speicherzellen untergebracht werden sollen, ist man bemüht, diese so einfach wie möglich zu realisieren. Bei sog. SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z.B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i.A. nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann. Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z.B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden.
  • Aus technologischen Gründen sind bei Speicher-, insbesondere DRAM-Bauelementen die einzelnen Speicherzellen – in einer Vielzahl von Zeilen und Spalten nebeneinanderliegend – in einer rechteckförmigen (gleichmäßig in mehrere Zellfelder unterteilten) Matrix bzw. einem rechteckförmigen (gleichmäßig in mehrere Zellfelder unterteiltem) Array angeordnet.
  • Um eine entsprechend hohe Gesamt-Speicherkapazität zu erzielen, und/oder um eine möglichst hohe Daten-Lese- bzw. -Schreib-Geschwindigkeit zu erreichen, können in einem einzelnen RAM-Bauelement bzw. -Chip („multi-bank chip") – statt eines einzigen Arrays – mehrere, z.B. vier – im wesentlichen rechteckförmige – Einzel-Arrays vorgesehen sein (sog. „memory banks").
  • Um einen Schreib- oder Lesezugriff durchzuführen, muß eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden:
    Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Array zugeordnete – (und durch die Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert.
  • Dies führt dazu, dass die in den der entsprechenden Wortleitung zugeordneten Speicherzellen abgespeicherten Daten-Werte von den der entsprechenden Wortleitung zugeordneten Leseverstärkern („sense amplifier") ausgelesen werden („aktivierter Zustand" der Wortleitung).
  • Daraufhin wird – mit Hilfe eines entsprechenden Lese- oder Schreib-Befehls (Read-(RD-) bzw. Write-(WT-)Befehl) – veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten von dem bzw. den entsprechenden – der durch die Spalten-Adresse („Column-Address") spezifizierten Bitleitung zugeordneten – Leseverstärker(n) („sense amplifier") entsprechend ausgegeben werden (oder – umgekehrt – die Daten in die entsprechenden Speicherzellen eingelesen werden).
  • Als nächstes wird – mit Hilfe eines Wortleitungs-Deaktivier-Befehls (z.B. eines precharge Befehls (PRE-Befehl)) – die entsprechende Wortleitung wieder deaktiviert, und der entsprechende Array auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet.
  • Die o.g. Leseverstärker sind jeweils in einem – zwischen zwei Zellfeldern liegenden – Leseverstärker-Bereich angeordnet, wobei – aus Platzgründen – ein- und derselbe Leseverstärker jeweils zwei verschiedenen Zellfeldern zugeordnet sein kann (nämlich den beiden jeweils direkt an den entsprechenden Leseverstärker-Bereich angrenzenden Zellfeldern) (sog. „shared sense amplifier" bzw. geteilte Leseverstärker).
  • Je nachdem, ob gerade Daten aus dem links, oder rechts neben dem jeweiligen Leseverstärker liegenden Zellfeld ausgelesen werden sollen (oder dem oberhalb, oder unterhalb des jeweiligen Leseverstärkers liegenden Zellfeld), wird der entsprechende Leseverstärker mittels entsprechender Schalter zu dem entsprechenden Zellfeld (insbesondere zu der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung) zugeschaltet (bzw. elektrisch mit dem entsprechenden Zellfeld, insbesondere der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung verbunden), oder von dem entsprechenden Zellfeld (bzw. der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung) abgeschaltet (bzw. elektrisch von dem entsprechenden Zellfeld (bzw. der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung) getrennt).
  • Die entsprechenden – die Zu- bzw. Abschaltung bewirkenden – Schalter, insbesondere Transistoren werden von einer entsprechenden – links oder rechts neben den Zellfeldern in den o.g. Leseverstärker-Bereichen (und oberhalb bzw. unterhalb daran angrenzenden Bereichen) – parallel zu den Wortleitungen verlaufenden Steuerleitung (MUX-Leitungen, insbesondere einer rechten MUX-Leitung (MUXR-Leitung), und einer linken MUX-Leitung (MUXL-Leitung)) angesteuert.
  • Die auf den MUX-Leitungen anliegenden Steuersignale (MUXR- bzw. MUXL-Signal) werden von einer mit der entsprechenden MUX-Leitung verbundenen Treiber-Einrichtung (MUX-Treiber-Einrichtung) getrieben, welche in einem unterhalb oder oberhalb (oder rechts bzw. links) sämtlicher Zellfelder des entsprechenden Arrays liegenden Bereich, z.B. einem Segment-Ansteuer-Bereich angeordnet sein kann (d.h. in einem Randbereich des Arrays).
  • Die MUX-Leitungen können relativ lang sein. Dies führt zu relativ großen Signallaufzeiten der auf den MUX-Leitungen anliegenden Steuersignale (MUX-Signale), und zu einer relativ geringen Schaltgeschwindigkeit beim Zu- und/oder Abschalten der Leseverstärker zu dem bzw. von dem entsprechenden Zellfeld (bzw. der dem entsprechenden Zellfeld zugeordneten Bitleitung).
  • In der US 57 93 664 A ist ein Halbleiter-Speicherbauelement gezeigt, welches eine Schalt-Einrichtung aufweist zum Zuschalten einer Leseverstärker-Einrichtung zu einer Bitleitung bzw. zu einem Zellfeld-Bereich, und zum Abschalten der Leseverstärker-Einrichtung von der Bitleitung bzw. von dem Zellfeld-Bereich, in Abhängigkeit vom Zustand eines an einer Steuerleitung anliegenden, durch eine Treiber-Einrichtung getriebenen Steuer-Signals.
  • Aus der DE 102 38 363 A1 ist eine Vorladeschaltung für eine Speichervorrichtung mit einem Leseverstärker bekannt, der von einer rechten und linken Speicherzellen-Bank gemeinsam genutzt wird.
  • Die US 2003/0095466 A1 beschreibt ein Halbleiter-Speicherbauelement mit Isolations-Schaltungen, mit denen entsprechenden Leseverstärker von entsprechenden Zell-Arrays getrennt werden können.
  • Weitere Beispiele für im Stand der Technik bekannte Vorrichtungen/Verfahren zum Ab- und Zuschalten von Leseverstärker-Einrichtungen von/zu entsprechenden Zellfeld-Bereichen sind z.B. in der US 5,334,890 , US 5,396,465 , US 6,023,437 , US 6,097,652 , US 6,301,173 , und US 2001/0015928 beschrieben.
    •
  • Die Erfindung hat zur Aufgabe, eine neuartige Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung zur Verfügung zu stellen, insbesondere eine Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung, bei welcher relativ schnell und mit relativ geringem Aufwand einem Zellfeld-Bereich zugeordnete Leseverstärker ab- oder zugeschaltet werden können.
  • Sie erreicht dieses und weitere Ziele durch den Gegenstand des Anspruchs 1.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    •
  • Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
  • 1 eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements mit mehreren Arrays, sowie einer Speicherbauelement-Steuereinrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 2 eine schematische Detail-Darstellung des Aufbaus eines Abschnitts eines der Arrays des in 1 gezeigten Halbleiter-Speicherbauelements;
  • 3 eine schematische Darstellung eines in entsprechenden Leseverstärker-Bereichen des in 1 und 2 gezeigten Arrays bzw. Array-Abschnitts vorgesehenen geteilten Leseverstärkers, welcher über – über entsprechende MUX-Steuerleitungen steuerbare – Schalter an entsprechende Equalizer/Bitleitungen anschließbar ist;
  • 4 eine gemäß dem Ausführungsbeispiel der Erfindung verwendete Schaltungsanordnung zum schnellen Abschalten der in 3 gezeigten MUX-Steuerleitungen;
  • 5 eine schematische Detaildarstellung der in 4 und 6 gezeigten MUX-Steuerleitungs-Treiber-Einrichtungen.
  • In 1 ist eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements 1 bzw. Halbleiter-Speicher-Chips, sowie einer – zentralen – Speicherbauelement-Steuereinrichtung 5 gezeigt.
  • Bei dem Halbleiter-Speicherbauelement 1 kann es sich z.B. um ein – auf CMOS-Technologie beruhendes – Tabellenspeicher-Bauelement handeln, z.B. ein RAM-Speicherbauelement (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), insbesondere ein DRAM-Speicherbauelement (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher).
  • Beim Halbleiter-Speicherbauelement 1 können – nach Eingabe einer entsprechenden Adresse (z.B. durch die Speicherbauelement-Steuereinrichtung 5) – unter der jeweiligen Adresse Daten abspeichert, und unter dieser Adresse später wieder ausgelesen werden.
  • Die Adresse kann in mehreren, z.B. zwei aufeinanderfolgenden Schritten eingegeben werden (z.B. zunächst eine Zeilen-Adresse („Row-Address") – und ggf. Teile einer Spalten-Adresse („Column-Address") (und/oder ggf. weitere Adress-Teile, oder Teile hiervon) –, und dann die Spalten-Adresse („Column-Address") (bzw. die übrigen Teile der Spalten-Adresse („Column-Address"), und/oder – erst jetzt – die o.g. weiteren Adress-Teile (bzw. die übrigen Teile hiervon)).
  • Durch Anlegen eines entsprechenden Steuer-Signals (z.B. eines Read/Write-Signals) – z.B. durch die Speicherbauelement-Steuereinrichtung 5 – kann jeweils ausgewählt werden, ob Daten abgespeichert, oder ausgelesen werden sollen.
  • Die in das Halbleiter-Speicherbauelement 1 eingegebenen Daten werden dort, wie im folgenden noch genauer erläutert wird, in entsprechenden Speicherzellen abgespeichert, und später wieder aus den entsprechenden Speicherzellen ausgelesen.
  • Jede Speicherzelle besteht z.B. aus wenigen Elementen, insbesondere nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
  • Wie aus 1 hervorgeht, ist jeweils eine bestimmte Anzahl von Speicherzellen – jeweils in mehreren Zeilen und Spalten nebeneinanderliegend – jeweils in einem rechteckförmigen bzw. quadratischen Array („memory bank") 3a, 3b, 3c, 3d liegend angeordnet, so daß in einem Array 3a, 3b, 3c, 3d – entsprechend der Anzahl der enthaltenen Speicherzellen – z.B. jeweils 32 MBit, 64 MBit, 128 MBit, 256 MBit, etc. gespeichert werden können.
  • Wie in 1 weiter gezeigt ist, weist das Halbleiter-Speicherbauelement 1 mehrere, z.B. vier, jeweils im wesentlichen identisch aufgebaute, gleichmäßig über die Fläche des Bauelements verteilte, und – im wesentlichen unabhängig voneinander durch die o.g. Speicherbauelement-Steuereinrichtung 5 gesteuerte – Speicherzellen-Arrays 3a, 3b, 3c, 3d (hier: die memory banks 0 – 3) auf, so dass sich entsprechend eine Gesamt-Speicherkapazität von z.B. 128 MBit, 256 MBit, 512 MBit, bzw. 1024 MBit (bzw. 1 GBit) für das Halbleiter-Speicherbauelement 1 ergibt.
  • Durch das Vorsehen mehrerer, im wesentlichen unabhängiger Arrays 3a, 3b, 3c, 3d kann erreicht werden, dass – parallel bzw. zeitlich überlappend – bei mehreren, verschiedenen Arrays 3a, 3b, 3c, 3d entsprechende Schreib- oder Lesezugriffe durchgeführt werden können.
  • Die o.g. (in das Halbleiter-Speicherbauelement 1 bzw. die Speicherbauelement-Steuereinrichtung 5 eingegebene) Adresse enthält – als Teil der o.g. weiteren Adress-Teile – eine entsprechende Anzahl (hier z.B. zwei) Bits („Array-Auswahl-Bits" bzw. „bank address bits"), die dazu dienen, beim Abspeichern bzw. Auslesen von Daten den jeweils gewünschten Array 3a, 3b, 3c, 3d anzusprechen.
  • Wie im folgenden noch genauer erläutert wird, sind die o.g. Speicherzellen in den Arrays 3a, 3b, 3c, 3d jeweils in entsprechenden – senkrecht übereinander bzw. waagrecht nebeneinander liegenden – Zellfeldern bzw. Zellfeld-Bereichen 7a, 7b, 7c, 7d („cell field regions") liegend angeordnet (vgl. z.B. die in 2 beispielhaft gezeigten Zellfeld-Bereiche 7a, 7b, 7c, 7d, sowie eine Vielzahl weiterer, bei der Darstellung gemäß 2 rechts bzw. links, und oberhalb bzw. unterhalb der Zellfeld-Bereiche 7a, 7b, 7c, 7d liegende – hier nicht dargestellte – Zellfeld-Bereiche).
  • Die Zellfeld-Bereiche 7a, 7b, 7c, 7d sind jeweils im wesentlichen identisch aufgebaut, im wesentlichen rechteckförmig (oder z.B. quadratisch) ausgestaltet, und weisen jeweils eine bestimmte Anzahl von – jeweils in mehreren Zeilen und Spalten nebeneinanderliegenden – Speicherzellen auf.
  • Zwischen je zwei Zellfeldern 7a, 7b, 7c, 7d (bzw. – bei der Darstellung gemäß 2 – jeweils links bzw. rechts eines Zellfelds 7a, 7b, 7c, 7d) befinden sich jeweils – hier ebenfalls im wesentlichen jeweils rechteckförmige – Leseverstärker-Bereiche 10a, 10b, 10c, 10d, 10e, 10f.
  • In jedem der Leseverstärker-Bereiche 10a, 10b, 10c, 10d, 10e, 10f sind jeweils eine Vielzahl von Leseverstärkern 11 („sense amplifier") angeordnet, wobei die entsprechenden Leseverstärker 11 (bzw. genauer: die in den jeweils zwischen zwei verschiedenen Zellfeldern 7a, 7b, 7c, 7d liegenden Leseverstärker-Bereichen 10a, 10b, 10c, 10d, 10e, 10f angeordneten Leseverstärker 11) jeweils zwei verschiedenen Zellfeldern 7a, 7b, 7c, 7d zugeordnet sind (nämlich den jeweils direkt an den entsprechenden Leseverstärker-Bereich – z.B. den Leseverstärker-Bereich 10b – angrenzenden Zellfeldern 7a, 7b, etc.) – bei den vorliegenden Ausführungsbeispielen werden also sog. „shared sense amplifier" bzw. „geteilte Leseverstärker" 11 verwendet.
  • Wie aus 1 hervorgeht, weist jeder Array eine – dem jeweiligen Array 3a, 3b, 3c, 3d separat zugeordnete, hier ebenfalls im wesentlichen rechteckförmige – Array-Steuereinrichtung 6a, 6b, 6c, 6d („bank control") auf, die in einem Eck-Bereich des jeweiligen Arrays 3a, 3b, 3c, 3d angeordnet ist.
  • Gemäß 2 befinden sich zwischen je zwei Zellfeldern 7a, 7b, 7c, 7d (bzw. – bei der Darstellung gemäß 2 – jeweils oberhalb bzw. unterhalb eines Zellfelds 7a, 7b, 7c, 7d) jeweils – hier ebenfalls im wesentlichen jeweils rechteckförmige – Segment- bzw. Wortleitungs-Treiber-Bereiche 8a, 8b, 8c, 8d.
  • In jedem der Segment-Treiber-Bereiche 8a, 8b, 8c, 8d sind jeweils eine Vielzahl entsprechender Segment- bzw. Wortleitungs-Treiber-Einrichtungen angeordnet.
  • Wie aus 1 und 2 hervorgeht, befindet sich an einem – hier unterhalb (bzw. oberhalb) – (oder alternativ z.B. rechts (bzw. links)) der entsprechenden Zellfelder 7a, 7c bzw. 7b, 7d liegenden – Randbereich des jeweiligen Arrays 3a, 3b, 3c, 3d ein Segment- bzw. Wortleitungs-Ansteuerbereich 9a, 9b, 9c, 9d, in welchem – wie weiter unten noch genauer erläutert wird – entsprechende MUX-Steuerleitungs-Treiber-Einrichtungen 20a, 20b angeordnet sind (vgl. z.B. auch 4).
  • Wie aus 2 hervorgeht, verlaufen innerhalb jedes Zellfeld-Bereichs 7a, 7b, 7c, 7d (z.B. von dem dem jeweiligen Zellfeld-Bereich 7a, 7b, 7c, 7d jeweils zugeordneten Segment-Treiber-Bereich 8a, 8b, 8c, 8d aus) jeweils eine Vielzahl von Wortleitungen 12 (in 2 ist der Übersichtlichkeit halber lediglich einzige Wortleitung, nämlich die Wortleitung WL dargestellt). Die Anzahl der pro Zellfeld-Bereich 7a, 7b, 7c, 7d vorgesehenen Wortleitungen 12 kann z.B. der Anzahl der Speicherzellen-Zeilen im jeweiligen Zellfeld-Bereich 7a, 7b, 7c, 7d entsprechen (oder z.B. – beispielsweise bei gleichzeitigem Auslesen/Abspeichern von jeweils mehreren, z.B. 2, 4, oder 8 Bits – entsprechend einem Bruchteil hiervon (z.B. der Hälfte, einem Viertel, oder einem Achtel)).
  • Die einzelnen Wortleitungen 12 sind – in äquidistanten Abständen – parallel zueinanderliegend angeordnet (und verlaufen parallel zum äußeren Rand des jeweiligen Zellfeld-Bereichs 7a, 7b, 7c, 7d).
  • Wie weiter aus 2 und 3 hervorgeht, verlaufen innerhalb jedes Zellfeld-Bereichs 7a, 7b, 7c, 7d (z.B. von den dem jeweiligen Zellfeld-Bereich 7a, 7b, 7c, 7d jeweils zugeordneten Leseverstärker-Bereichen 10a, 10b, 10c, 10d aus) jeweils eine Vielzahl von Bitleitungen 13a, 13b, 13c, 13d (in 2 ist der Übersichtlichkeit halber lediglich einzige Bitleitung, nämlich die Bitleitung BL dargestellt, und in 3 die Bitleitungen BLLt, BLLc, BLRt und BLRc).
  • Die Anzahl der pro Zellfeld-Bereich 7a, 7b, 7c, 7d vorgesehenen Bitleitungen 12 kann z.B. der Anzahl der Speicherzellen-Spalten im jeweiligen Zellfeld-Bereich 7a, 7b, 7c, 7d, oder z.B. einem Vielfachen hiervon entsprechen.
  • Die einzelnen Bitleitungen bzw. Bitleitungs-Paare 13a, 13b bzw. 13c, 13d sind – in äquidistanten Abständen – parallel zueinanderliegend angeordnet (und verlaufen parallel zum äußeren Rand des jeweiligen Zellfeld-Bereichs 7a, 7b, 7c, 7d, und senkrecht zu den o.g. Wortleitungen 12).
  • Die – zentrale – Speicherbauelement-Steuereinrichtung 5 („memory controller") kann – wie in 1 beispielhaft dargestellt – als separates, mit dem DRAM-Halbleiter-Speicherbauelement 1 über externe Pins kommunizierendes Halbleiter-Bauelement ausgebildet sein.
  • Alternativ kann die Speicherbauelement-Steuereinrichtung 5 z.B. auch auf ein- und demselben Chip 1 angeordnet sein, wie die o.g. Speicherzellen- Arrays 3a, 3b, 3c, 3d (memory banks 0 – 3).
  • Um bei dem Halbleiter-Speicherbauelement 1 einen Schreib- oder Lesezugriff durchzuführen, muß eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden:
    Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende, einem bestimmten, durch die o.g. Adresse (insbesondere die o.g. „Array-Auswahl-Bits" bzw. „bank address bits") festgelegten Array 3a, 3b, 3c, 3d zugeordnete – (und ebenfalls durch die o.g. Adresse, insbesondere die jeweilige Zeilen-Adresse („Row-Address") definierte) Wortleitung 12 bzw. Zeile von Speicherzellen aktiviert.
  • Dies geschieht z.B. dadurch, dass – wie in 1 veranschaulicht ist – von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung 4a, 4b, 4c, 4d eines Steuerleitungs-Datenbusses 4 (oder alternativ z.B. an sämtliche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) ein entsprechendes Wortleitungs-Aktivier-Befehls-Signal (ACT-Signal) gesendet wird (und – z.B. gleichzeitig – die o.g. Adresse).
  • Wie bereits oben erläutert, sind in jedem der Leseverstärker-Bereiche 10a, 10b, 10c, 10d, 10e, 10f des jeweiligen Arrays 3a, 3b, 3c, 3d jeweils eine Vielzahl von Leseverstärkern 11 angeordnet, wobei die entsprechenden Leseverstärker 11 (bzw. genauer: die in den jeweils zwischen zwei verschiedenen, nebeneinanderliegenden Zellfeld-Bereichen 7a, 7b, 7c, 7d liegenden Leseverstärker-Bereichen 10b, 10c angeordneten Leseverstärker) jeweils zwei verschiedenen Zellfeld-Bereichen 7a, 7b, 7c, 7d zugeordnet sind (nämlich den jeweils direkt an den entsprechenden Leseverstärker-Bereich 10b angrenzenden Zellfeld-Bereichen 7a, 7b, etc.).
  • Deshalb muß (z.B. durch die Speicherbauelement-Steuereinrichtung 5) sichergestellt werden, dass nicht – parallel bzw. gleichzeitig – Wortleitungen 12 aktiviert werden bzw. sind, die zwei verschiedenen, aber an ein- und denselben Leseverstärker-Bereich 10b angrenzenden Zellfeld-Bereichen 7a, 7b zugeordnet sind, bzw. – parallel bzw. gleichzeitig – an ein- und denselben Leseverstärker-Bereich 10b angrenzende Zellfeld-Bereiche 7a, 7b (sondern nur jeweils Wortleitungen 12 in höchstens jedem zweiten – in der Darstellung gemäß 2 rechts bzw. links nebeneinanderliegenden – Zellfeld-Bereich 7a, 7b, bzw. – alternativ – z.B. jeweils nur eine Wortleitung pro Array 3a, 3b, 3c, 3d).
  • In Reaktion auf den Empfang des o.g. Wortleitungs-Aktivier-Befehls-Signals (ACT-Signals) wird von der jeweiligen, separat für jeden Array 3a, 3b, 3c, 3d vorgesehenen, das jeweilige ACT-Befehls-Signal empfangenden Array-Steuereinrichtung 6a, 6b, 6c, 6d veranlaßt, dass die in den in der jeweiligen – durch die jeweilige Zeilen-Adresse („Row-Address") definierten – Zeile des entsprechenden Zellfeld-Bereichs 7a, 7b, 7c, 7d angeordneten Speicherzellen abgespeicherten Daten-Werte von den der entsprechenden Wortleitung 12 zugeordneten Leseverstärkern 11 („sense amplifier") des jeweiligen Leseverstärker-Bereichs 10a, 10b, 10c, 10d, 10e, 10f ausgelesen werden („aktivierter Zustand" der Wortleitung 12).
  • Diese Wortleitung 12 wird solange im aktivierten Zustand belassen, bis ein Zugriff auf eine weitere – im selben Array 3a, 3b, 3c, 3d angeordnete – Wortleitung erfolgen soll, oder – alternativ – bis ein Zugriff auf eine weitere Wortleitung eines weiteren Zellfeld-Bereichs 7a, 7b, 7c, 7d erfolgen soll, der an ein- und denselben Leseverstärker-Bereich 10b angrenzt, wie der Zellfeld-Bereich 7a, 7b, 7c, 7d der – wie oben erläutert – aktivierten Wortleitung 12 (oder auf eine weitere – von der aktivierten Wortleitung 12 unterschiedliche – Wortleitung im selben Zellfeld-Bereich 7a, 7b, 7c, 7d, wie die aktivierte Wortleitung 12).
  • Erst dann wird – mit Hilfe eines über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung (oder alternativ z.B. an sämtliche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) gesendeten Wortleitungs-Deaktivier-Befehls (z.B. eines precharge Befehls (PRE-Befehl)) – die entsprechende Wortleitung 12 wieder deaktiviert, und der entsprechende Array 3a, 3b, 3c, 3d auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet.
  • Solange die Wortleitung 12 im o.g. aktivierten Zustand belassen wird, wird von der Speicherbauelement-Steuereinrichtung 5 des Halbleiter-Speicherbauelements 1 noch kein entsprechendes – die zu deaktivierende Wortleitung 12 mit einer entsprechenden Adresse kennzeichnendes – Wortleitungs-Deaktivier-Befehls-Signal (Precharge- bzw. PRE-Befehls-Signal) gesendet.
  • Z.B. ein oder zwei Takte nach dem o.g. Wortleitungs-Aktivier-Befehls-Signal (ACT-Signal) wird von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung (oder alternativ z.B. an sämtliche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) ein entsprechendes Lese- oder Schreib-Befehls-Signal (Read-(RD-) bzw. Write- (WT-)Befehls-Signal) gesendet.
  • In Reaktion auf den Empfang des o.g. Lese- oder Schreib-Befehls-Signal (Read-(RD-) bzw. Write-(WT-)Befehls-Signal) wird von der jeweiligen, separat für jeden Array 3a, 3b, 3c, 3d vorgesehenen, das jeweilige RD- (oder WT-) Befehls-Signal empfangenden Array-Steuereinrichtung 6a, 6b, 6c, 6d veranlaßt, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten von dem bzw. den entsprechenden – der bzw. dem durch die Spalten-Adresse („Column-Address") spezifizierten Bitleitung BL bzw. Bitleitungs-Paar BLLt, BLLc bzw. BLRt, BLRc zugeordneten – Leseverstärker(n) 11 („sense amplifier") entsprechend ausgegeben werden (oder – umgekehrt – die Daten in die entsprechenden Speicherzellen eingelesen werden).
  • Wie bereits oben erläutert, sind die Leseverstärker 11 jeweils in einem – zwischen zwei Zellfeld-Bereichen 7a, 7b liegenden – Leseverstärker-Bereich 10b angeordnet, wobei – aus Platzgründen – ein- und derselbe Leseverstärker 11 jeweils zwei verschiedenen Zellfeld-Bereichen 7a, 7b zugeordnet ist (nämlich den beiden jeweils direkt an den entsprechenden Leseverstärker-Bereich 10b angrenzenden Zellfeld-Bereichen 7a, 7b) (sog. „shared sense amplifier" bzw. geteilte Leseverstärker).
  • Je nachdem, ob – bei der Darstellung gemäß 2 und 3 – gerade Daten aus dem links, oder rechts neben dem jeweiligen Leseverstärker 11 liegenden Zellfeld-Bereich 7a, 7b ausgelesen werden sollen, wird der entsprechende Leseverstärker 11 mittels entsprechender Schalter 14a, 14b, 14c, 14d (hier: entsprechender – im selben Leseverstärker-Bereich 10b, wie der jeweils zugeordnete Leseverstärker 11 liegende – Transistoren 14a, 14b, 14c, 14d) zu dem entsprechenden Zellfeld-Bereich 7a oder 7b (insbesondere zu der bzw. dem entsprechenden, dem jeweiligen Zellfeld-Bereich 7a oder 7b zugeordneten Bitleitung (BL) bzw. Bitleitungs-Paar 13a, 13b oder 13c, 13d (BLLt, BLLc oder BLRt, BLRc)) zugeschaltet (bzw. – durch Einschalten der entsprechenden Schalter bzw. Transistoren 14a, 14b oder 14c, 14d – elektrisch mit dem entsprechenden Zellfeld-Bereich 7a oder 7b, insbesondere der bzw. dem entsprechenden, im jeweiligen Zellfeld-Bereich 7a oder 7b liegenden Bitleitung (BL) bzw. Bitleitungs-Paar 13a, 13b oder 13c, 13d (BLLt, BLLc oder BLRt, BLRc) verbunden), oder von dem entsprechenden Zellfeld-Bereich 7a oder 7b (bzw. der bzw. dem entsprechenden, dem jeweiligen Zellfeld-Bereich 7a oder 7b zugeordneten Bitleitung (BL) bzw. Bitleitungs-Paar 13a, 13b oder 13c, 13d (BLLt, BLLc oder BLRt, BLRc)) abgeschaltet (bzw. – durch Ausschalten der entsprechenden Schalter bzw. Transistoren 14a, 14b oder 14c, 14d – elektrisch von dem entsprechenden Zellfeld-Bereich 7a oder 7b (bzw. der bzw. dem entsprechenden, im jeweiligen Zellfeld-Bereich 7a oder 7b liegenden Bitleitung (BL) bzw. Bitleitungs-Paar 13a, 13b oder 13c, 13d (BLLt, BLLc oder BLRt, BLRc) getrennt).
  • Hierzu werden gemäß 3 z.B. – parallel bzw. gleichzeitig – die Transistoren 14a, 14b eingeschaltet (und die Transistoren 14c, 14d ausgeschaltet), oder – parallel bzw. gleichzeitig – die Transistoren 14c, 14d eingeschaltet (und die Transistoren 14a, 14b ausgeschaltet).
  • Die entsprechenden – die Zu- bzw. Abschaltung der Zellfeld-Bereiche 7a oder 7b bzw. der Bitleitung/des Bitleitungs-Paars 13a, 13b oder 13c, 13d zu bzw. von dem entsprechenden Leseverstärker 11 bewirkenden (wie oben erläutert entsprechend ein- oder ausgeschalteten) – Schalter, insbesondere Transistoren 14a, 14b oder 14c, 14d werden von einer entsprechenden Steuerleitung 15, 16 angesteuert.
  • Immer dann, wenn auf der – mit einem entsprechenden Steuereingang der Transistoren 14a, 14b bzw. 14c, 14d verbundenen – Steuerleitung 15 bzw. 16 ein „logisch hohes" Signal anliegt (d.h. ein „logisch hohes" MUXL-Signal für die – in der Darstellung gemäß 3 links vom Leseverstärker 11 liegenden – Transistoren 14a, 14b, bzw. ein „logisch hohes" MUXR-Signal für die – in der Darstellung gemäß 3 rechts vom Leseverstärker 11 liegenden – Transistoren 14c, 14d), sind die entsprechenden Transistoren 14a, 14b bzw. 14c, 14d eingeschaltet (d.h. der Leseverstärker 11 elektrisch leitend mit dem Bitleitungs-Paar 13a, 13b bzw. 13c, 13d – und, wie weiter unten noch genauer erläutert wird, mit einem entsprechenden Equalizer bzw. einer entsprechenden Equalizer-Einrichtung 17 bzw. 18 – verbunden).
  • Entsprechend umgekehrt sind dann, wenn auf der entsprechenden Steuerleitung 15 bzw. 16 ein „logisch niedriges" Signal anliegt (d.h. ein „logisch niedriges" MUXL-Signal für die – in der Darstellung gemäß 3 links vom Leseverstärker 11 liegenden – Transistoren 14a, 14b, bzw. ein „logisch niedriges" MUXR-Signal für die – in der Darstellung gemäß 3 rechts vom Leseverstärker 11 liegenden – Transistoren 14c, 14d), die entsprechenden Transistoren 14a, 14b bzw. 14c, 14d ausgeschaltet (d.h. der Leseverstärker 11 elektrisch von dem Bitleitungs-Paar 13a, 13b bzw. 13c, 13d – und, wie weiter unten noch genauer erläutert wird, von dem entsprechenden Equalizer bzw. der entsprechenden Equalizer-Einrichtung 17 bzw. 18 – getrennt).
  • Die – bei der Darstellung gemäß 3 – jeweils „links" von den entsprechenden Leseverstärkern 11 liegenden Steuerleitungen 15 sämtlicher Leseverstärker 11 ein- und desselben Leseverstärker-Bereichs 10b (sowie – alternativ – zusätzlich hierzu die entsprechenden, „links" liegenden Steuerleitungen der Leseverstärker sämtlicher, in der Darstellung gemäß 2 über bzw. unter dem entsprechenden Leseverstärker-Bereich 10b liegender Leseverstärker-Bereiche 10e) sind gemäß 4 an eine – zentrale – Steuerleitung 21 (MUXL-Leitung) 21 angeschlossen, und die – bei der Darstellung gemäß 3 – jeweils „rechts" von den entsprechenden Leseverstärkern 11 liegenden Steuerleitungen 16 sämtlicher Leseverstärker 11 des entsprechenden Leseverstärker-Bereichs 10b (sowie – alternativ – zusätzlich hierzu die entsprechenden, „rechts" liegenden Steuerleitungen der Leseverstärker sämtlicher, in der Darstellung gemäß 2 über bzw. unter dem entsprechenden Leseverstärker-Bereich 10b liegender Leseverstärker-Bereiche 10e) an eine weitere – zentrale – Steuerleitung 22 (MUXR-Leitung 22).
  • Die MUXL-Leitung 21 erstreckt sich – parallel zu den Wortleitungen 12, und bei der Darstellung gemäß 3 jeweils links von den entsprechenden Leseverstärkern 11 liegend – über die gesamte Länge des den jeweiligen Leseverstärkern 11 zugeordneten Leseverstärker-Bereichs 10b (und – darüberhinausgehend – (bei der Darstellung gemäß 2 und 4) nach unten in Richtung des Segment- bzw. Wortleitungs-Ansteuerbereichs 9a, 9b, 9c, 9d, in welchem – wie bereits oben erläutert wurde – entsprechende MUX-Steuerleitungs-Treiber-Einrichtungen 20a, 20b angeordnet sind, sowie – alternativ – zusätzlich auch – durch weitere, über dem Leseverstärker-Bereich 10b liegende Leseverstärker-Bereiche 10e hindurchgehend – nach oben (d.h. über die gesamte Länge entsprechender – hier nicht dargestellter – Master-Wortleitungen (MWL))).
  • Entsprechend erstreckt sich auch die MUXR-Leitung 22 – parallel zu den Wortleitungen 12, und bei der Darstellung gemäß 3 jeweils rechts von den entsprechenden Leseverstärkern 11 liegend – über die gesamte Länge des den jeweiligen Leseverstärkern 11 zugeordneten Leseverstärker-Bereichs 10b (und – darüberhinausgehend – (bei der Darstellung gemäß 2 und 4) nach unten in Richtung des Segment- bzw. Wortleitungs-Ansteuerbereichs 9a, 9b, 9c, 9d, in welchem – wie bereits oben erläutert wurde – entsprechende MUX-Steuerleitungs-Treiber-Einrichtungen 20a, 20b angeordnet sind, sowie – alternativ – zusätzlich auch – durch weitere, über dem Leseverstärker-Bereich 10b liegende Leseverstärker-Bereiche 10e hindurchgehend – nach oben (d.h. über die gesamte Länge entsprechender – hier nicht dargestellter – Master-Wortleitungen (MWL))).
  • Die MUXL-Leitung 21 ist an die (zentrale) MUX-Steuerleitungs-Treiber-Einrichtung 20a, und die MUXR-Leitung 22 an die (zentrale) MUX-Steuerleitungs-Treiber-Einrichtung 20b angeschlossen.
  • Wie in 5 veranschaulicht ist, weist jede MUX-Steuerleitungs-Treiber-Einrichtung 20a, 20b drei – mittels entsprechender Signale an entsprechenden Transistor-Steuerleitungen 23a, 23b, 23c separat ansteuerbare – Transistoren 24a, 24b, 24c auf (und zwar einen n-Kanal-MOSFET 24c, und – in Reihe hierzu geschaltet – zwei parallelgeschaltete p-Kanal-MOSFETS 24a, 24b).
  • Der n-Kanal-MOSFET 24c ist über eine Leitung 25a mit dem Massepotential verbunden, sowie – über eine Leitung 25b – mit der entsprechenden MUXL- oder MUXR-Leitung 21 oder 22, und – über Leitungen 25c bzw. 25d – mit dem p-Kanal-MOSFET 24a, und dem p-Kanal-MOSFET 24b.
  • Der p-Kanal-MOSFET 24b ist über eine Leitung 25e an eine – einen ersten Spannungspegel aufweisende – (erste) Versorgungsspannung angeschlossen, und der p-Kanal-MOSFET 24a über eine Leitung 25f an eine – einen zweiten, von dem ersten Spannungspegel unterschiedlichen Spannungspegel aufweisende – (zweite) Versorgungsspannung.
  • Wird – mittels eines entsprechenden, an der Transistor-Steuerleitung 23c anliegenden Signals – der n-Kanal-MOSFET 24c in einen leitenden, und – mittels entsprechender, an den Transistor-Steuerleitungen 23a, 23b anliegender Signale – die p-Kanal-MOSFETS 24a, 24b in einen gesperrten Zustand gebracht, wird an der entsprechenden MUXL- oder MUXR-Leitung 21 oder 22 (und damit auch an den daran angeschlossenen, in 3 gezeigten Steuerleitungen 15 oder 16) ein „logisch niedriges" MUXL- bzw. MUXR-Signal ausgegeben.
  • Demgegenüber wird dann, wenn – mittels eines entsprechenden, an der Transistor-Steuerleitung 23c anliegenden Signals – der n-Kanal-MOSFET 24c in einen gesperrten, und – mittels entsprechender, an den Transistor-Steuerleitungen 23a, 23b anliegender Signale – der p-Kanal-MOSFET 24b in einen leitenden, und der p-Kanal-MOSFET 24a in einen gesperrten Zustand gebracht wird, an der entsprechenden MUXL- oder MUXR-Leitung 21 oder 22 (und damit auch an den daran angeschlossenen, in 3 gezeigten Steuerleitungen 15 oder 16) ein „logisch hohes", den o.g. ersten Spannungspegel aufweisendes MUXL- bzw. MUXR-Signal ausgegeben.
  • Auf entsprechende Weise wird dann, wenn – mittels eines entsprechenden, an der Transistor-Steuerleitung 23c anliegenden Signals – der n-Kanal-MOSFET 24c in einen gesperrten, und – mittels entsprechender, an den Transistor-Steuerleitungen 23a, 23b anliegender Signale – der p-Kanal-MOSFET 24a in einen leitenden, und der p-Kanal-MOSFET 24b in einen gesperrten Zustand gebracht wird, an der entsprechenden MUXL- oder MUXR-Leitung 21 oder 22 (und damit auch an den daran angeschlossenen, in 3 gezeigten Steuerleitungen 15 oder 16) ein „logisch hohes", den o.g. zweiten, vom ersten Spannungspegel unterschiedlichen Spannungspegel aufweisendes MUXL- bzw. MUXR-Signal ausgegeben.
  • Um das MUXL- bzw. MUXR-Signal schnell von einem „logisch hohen" auf einen „logisch niedrigen" Zustand ziehen zu können, sind, wie z.B. in 4 veranschaulicht ist – außer dem zentralen, dann in einen leitenden Zustand zu bringenden, in der MUX-Steuerleitungs-Treiber-Einrichtung 20a bzw. 20b vorgesehenen n-Kanal-MOSFET 24c – jeweils ein oder mehrere zusätzliche, jeweils lokal in der Nähe der jeweiligen Leseverstärker 11 bzw. der entsprechenden Leseverstärker-Bereiche 10b, 10e angeordnete Schalter, insbesondere Transistoren 26, 27 (hier: entsprechende n-Kanal-MOSFETS 26, 27) vorgesehen.
  • Die Transistoren 26, 27 können – wie in 2 veranschaulicht ist – z.B. in einem Kreuzungsbereich 28 zwischen dem jeweiligen – den entsprechenden Leseverstärkern 11 zugeordneten – Leseverstärker-Bereich 10b, und den diesem zugeordneten Segment-Treiber-Bereichen 8a, 8b angeordnet sein – d.h. unterhalb der entsprechenden, z.B. in 3 gezeigten Leseverstärker 11 – (oder alternativ z.B. in einem – in der Darstellung gemäß 2 über dem entsprechenden Leseverstärker-Bereich 10b liegenden – weiteren Kreuzungsbereich 29, etc., oder – bei einer weiteren Alternative – z.B. innerhalb des entsprechenden Leseverstärker-Bereichs 10b, usw.).
  • Für jede MUXL- bzw. MUXR-Leitung 21, 22 kann – wie in 4 veranschaulicht ist – jeweils ein einziger, lokaler Transistor 26 bzw. 27 vorgesehen sein, oder – alternativ – eine Vielzahl von – entsprechend ähnlich wie die in 4 gezeigten Transistoren 26 bzw. 27 verschaltete – Transistoren (die jeweils z.B. in einem einzigen Kreuzungsbereich 28 (oder Leseverstärker-Bereich 10b) liegen können, oder – bevorzugt – verteilt in mehreren (insbesondere sämtlichen) von den Leitungen 21, 22 durchlaufenen Kreuzungsbereichen 28, 29 (oder Leseverstärker-Bereichen 10b, 10c), wobei in jedem Kreuzungsbereich 28, 29 (oder Leseverstärker-Bereich 10b, 10c) – für jede der Leitungen 21, 22 – z.B. jeweils ein einzelner, oder mehrere – entsprechend ähnlich wie die in 4 gezeigten Transistoren 26, 27 verschaltete – Transistoren vorgesehen sein können).
  • Wie aus 4 hervorgeht, ist der Transistor 26 – der die MUXL-Leitung 21 lokal nach unten bzw. in einen logisch niedrigen Zustand ziehen kann – (und ggf. die o.g. weiteren, zusätzlichen Transistoren, die die MUXL-Leitung 21 – zusätzlich – jeweils lokal nach unten bzw. in einen logisch niedrigen Zustand ziehen können) mittels einer Leitung 30a (bzw. die ggf. vorgesehenen, weiteren Transistoren mittels entsprechender, weiterer Leitungen) an die MUXL-Leitung 21 angeschlossen, sowie – mittels einer Leitung 30b (bzw. die ggf. vorgesehenen, weiteren Transistoren mittels entsprechender, weiterer Leitungen) – an das Massepotential.
  • Entsprechend ähnlich ist auch der Transistor 27 – der die MUXR-Leitung 22 lokal nach unten bzw. in einen logisch niedrigen Zustand ziehen kann – (und ggf. die o.g. weiteren, zusätzlichen Transistoren, die die MUXR-Leitung 22 – zusätzlich – jeweils lokal nach unten bzw. in einen logisch niedrigen Zustand ziehen können) mittels einer Leitung 31a (bzw. die ggf. vorgesehenen, weiteren Transistoren mittels entsprechender, weiterer Leitungen) an die MUXR-Leitung 22 angeschlossen, sowie – mittels einer Leitung 31b (bzw. die ggf. vorgesehenen, weiteren Transistoren mittels entsprechender, weiterer Leitungen) – an das Massepotential.
  • Die Transistoren 26, 27 (und die ggf. vorgesehenen, weiteren Transistoren) können die MUXL- bzw. MUXR-Leitung 21, 22 – zusammen mit den entsprechenden MUX-Steuerleitungs-Treiber-Einrichtungen 20a, 20b (oder alternativ unabhängig von diesen) – dadurch lokal nach unten bzw. in einen logisch niedrigen Zustand ziehen, dass die entsprechenden Transistoren 26, 27 in einen leitenden Zustand gebracht, d.h. eingeschaltet werden.
  • Hierzu wird an einem – mit einer entsprechenden Transistor-Steuerleitung 30c bzw. 31c verbunden – Steuerleitungseingang des entsprechenden Transistors 26 bzw. 27 ein logisch hohes Steuersignal angelegt.
  • Dadurch ist es möglich, das MUXL- bzw. das MUXR-Signal schnell lokal nach unten bzw. in einen logisch niedrigen Zustand zu ziehen, ohne dass in den jeweiligen Kreuzungsbereichen 28 (oder Leseverstärker-Bereichen 10b) vollständige Zwischenverstärker vorgesehen sein müssen (die z.B. – anders als die Transistoren 26, 27 – außer mit dem Massepotential zusätzlich z.B. über einen oder mehrere weitere Transistoren mit der o.g. – den ersten Spannungspegel aufweisenden – ersten Versorgungsspannung (und ggf. zusätzlich noch mit der o.g. – den o.g. zweiten, unterschiedlichen Spannungspegel aufweisenden – zweiten Versorgungsspannung) verbunden sein müssten).
  • Vorteilhaft können als Steuersignale für die Transistoren 26 bzw. 27 die gleichen Signale verwendet werden, wie zur Steuerung der o.g., in 3 gezeigten Equalizer-Einrichtungen 17, 18.
  • Insbesondere kann – zur Steuerung des die MUXR-Leitung 22, 16 nach unten bzw. in einen logisch niedrigen Zustand ziehenden Transistors 27 – ein zur Steuerung der der in der Darstellung gemäß 3 und 4 rechts von den entsprechenden Leseverstärkern 11 liegenden MUXR-Leitung 16, 22 gegenüberliegenden, links von den entsprechenden Leseverstärkern 11 liegenden Equalizer-Einrichtungen 17 verwendetes, an einer – links von den entsprechenden Leseverstärkern 11 liegenden – Steuerleitung 32 anliegendes EQLL-Signal verwendet werden.
  • Auf entsprechende Weise kann – zur Steuerung des die MUXL-Leitung 21, 15 nach unten bzw. in einen logisch niedrigen Zustand ziehenden Transistors 26 – ein zur Steuerung der der in der Darstellung gemäß 3 und 4 links von den entsprechenden Leseverstärkern 11 liegenden MUXL-Leitung 15, 21 gegenüberliegenden, rechts von den entsprechenden Leseverstärkern 11 liegenden Equalizer-Einrichtungen 18 verwendetes, an einer – rechts von den entsprechenden Leseverstärkern 11 liegenden – Steuerleitung 33 anliegendes EQLR-Signal verwendet werden.
  • Mit Hilfe der Equalizer-Einrichtungen 17, 18 wird – entsprechend ähnlich wie bei herkömmlichen Equalizer-Einrichtungen 17, 18 – abhängig vom Zustand des an den Steuerleitungen 32 bzw. 33 anliegenden EQLL- bzw. EQLR- Signals entweder i) der der jeweiligen Equalizer-Einrichtung 17, 18 zugeordnete Leseverstärker 11 in einem „Vorladezustand" gehalten (bei welchem der entsprechende Zellfeld-Bereich 7a, 7b nicht aktiviert werden kann), oder ii) der der jeweiligen Equalizer-Einrichtung 17, 18 zugeordnete Leseverstärker 11 wieder aus dem „Vorladezustand" entlassen (so dass dann der entsprechende Zellfeld-Bereich 7a, 7b aktiviert werden kann).
    • 1
    Halbleiter-Speicherbauelement
    3a
    Speicherzellen-Matrix
    3b
    Speicherzellen-Matrix
    3c
    Speicherzellen-Matrix
    3d
    Speicherzellen-Matrix
    4
    Steuerleitungs-Datenbus
    4a
    Steuerleitung
    4b
    Steuerleitung
    4c
    Steuerleitung
    4d
    Steuerleitung
    5
    Speicherbauelement-Steuereinrichtung
    6a
    Array-Steuereinrichtung
    6b
    Array-Steuereinrichtung
    6c
    Array-Steuereinrichtung
    6d
    Array-Steuereinrichtung
    7a
    Zellfeld-Bereich
    7b
    Zellfeld-Bereich
    7c
    Zellfeld-Bereich
    7d
    Zellfeld-Bereich
    8a
    Segment-Treiber-Bereich
    8b
    Segment-Treiber-Bereich
    8c
    Segment-Treiber-Bereich
    8d
    Segment-Treiber-Bereich
    9a
    Segment-Ansteuerbereich
    9b
    Segment-Ansteuerbereich
    10a
    Leseverstärker-Bereich
    10b
    Leseverstärker-Bereich
    10c
    Leseverstärker-Bereich
    10d
    Leseverstärker-Bereich
    10e
    Leseverstärker-Bereich
    10f
    Leseverstärker-Bereich
    11
    Leseverstärker
    12
    Wortleitung
    13a
    Bitleitung
    13b
    Bitleitung
    13c
    Bitleitung
    13d
    Bitleitung
    14a
    Schalter
    14b
    Schalter
    14c
    Schalter
    14d
    Schalter
    15
    Steuerleitung
    16
    Steuerleitung
    17
    Equalizer-Einrichtung
    18
    Equalizer-Einrichtung
    20a
    MUX-Steuerleitungs-Treiber-Einrichtung
    20b
    MUX-Steuerleitungs-Treiber-Einrichtung
    21
    Steuerleitung
    22
    Steuerleitung
    23a
    Transistor-Steuerleitung
    23b
    Transistor-Steuerleitung
    23c
    Transistor-Steuerleitung
    24a
    p-Kanal-MOSFET
    24b
    p-Kanal-MOSFET
    24c
    n-Kanal-MOSFET
    25a
    Leitung
    25b
    Leitung
    25c
    Leitung
    25d
    Leitung
    25e
    Leitung
    25f
    Leitung
    26
    Transistor
    26a
    Transistor
    26b
    Transistor
    26c
    Transistor
    27
    Transistor
    27a
    Transistor
    27b
    Transistor
    27c
    Transistor
    28
    Kreuzungsbereich
    29
    Kreuzungsbereich
    30a
    Leitung
    30b
    Leitung
    30c
    Transistor-Steuerleitung
    31a
    Leitung
    31b
    Leitung
    31c
    Transistor-Steuerleitung
    32
    Steuerleitung
    33
    Steuerleitung
    34
    Inverter
    35
    Transistor-Steuerleitung

Claims (9)

  1. Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung, insbesondere für ein Halbleiter-Speicherbauelement (1), welche aufweist: – mehrere Schalt-Einrichtungen (14a, 14c) zum Ab- oder Zuschalten einer mehreren verschiedenen Zellfeld-Bereichen (7a, 7b) zugeordneten Leseverstärker-Einrichtung (11) zu einer Bitleitung (13a) eines ersten Zellfeld-Bereichs (7a), und zum Ab- oder Zuschalten der Leseverstärker-Einrichtung (11) zu einer Bitleitung (13c) eines zweiten Zellfeld-Bereichs (7b), in Abhängigkeit vom Zustand von an entsprechenden Steuerleitungen (15, 21, 16, 22) anliegenden Steuer-Signalen (MUXL, MUXR); – Treiber-Einrichtungen (20a, 20b) zum Treiben der Steuer-Signale (MUXL, MUXR), – wobei zusätzliche Schalt-Einrichtungen (26, 27) vorgesehen sind, mit welchen ein Zustandswechsel der an den Steuerleitungen (15, 21, 16, 22) anliegenden Steuer-Signale (MUXL, MUXR) bewirkt werden kann, und wobei eine – die Bitleitung (13a) des ersten Zellfeld-Bereichs (7a) steuernde – zusätzliche Schalt-Einrichtung (26) der zusätzlichen Schalt-Einrichtungen (26, 27) durch ein zusätzlich eine Einrichtung (18) des zweiten Zellfeld-Bereichs (7b) steuerndes Steuersignal (EQLR) gesteuert wird, und wobei eine – die Bitleitung (13c) des zweiten Zellfeld-Bereichs (7b) steuernde – zusätzliche Schalt-Einrichtung (27) der zusätzlichen Schalt-Einrichtungen (26, 27) durch ein zusätzlich eine Einrichtung (17) des ersten Zellfeld-Bereichs (7a) steuerndes Steuersignal (EQLL) gesteuert wird, wobei als Steuersignale für die zusätzlichen Schalt-Einrichtungen (26, 27) jeweils in mit der Leseverstärker-Einrichtung (11) verbindbaren Equalizer-Einrichtungen (17, 18) verwendete Signale (EQLL, EQLR) verwendet werden, die jeweils entsprechenden Steuer-Eingängen der zusätzlichen Schalt-Einrichtungen (26, 27) zugeführt werden.
  2. Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung nach Anspruch 1, bei welcher die zusätzlichen Schalt-Einrichtungen (26, 27) in dem Leseverstärker-Bereich (10b) angeordnet sind, in dem die Leseverstärker-Einrichtung (11) angeordnet ist, oder in einem daran angrenzenden Bereich (28, 29).
  3. Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung nach Anspruch 2, bei welcher der an den Leseverstärker-Bereich (10b) angrenzende Bereich ein Kreuzungsbereich zwischen dem Leseverstärker-Bereich (10b), und einem Segment-Treiber-Bereich (8a, 8b) ist.
  4. Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung nach einem der vorhergehenden Ansprüche, bei welcher die Treiber-Einrichtungen (20a, 20b) weiter von der Leseverstärker-Einrichtung (11) entfernt angeordnet sind, als die zusätzlichen Schalt-Einrichtungen (26, 27).
  5. Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung nach einem der vorhergehenden Ansprüche, bei welcher die Treiber-Einrichtungen (20a, 20b) in einem Randbereich (9a) eines Speicherzellen-Arrays (3a) angeordnet sind, in dem die Leseverstärker-Einrichtung (11) liegt, oder außerhalb des Speicherzellen-Rrrays (3a).
  6. Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung nach einem der vorhergehenden Ansprüche, bei welcher die zusätzlichen Schalt-Einrichtungen (26, 27) jeweils einen Transistor aufweisen.
  7. Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung nach Anspruch 6, bei welcher die Transistoren jeweils zwischen eine entsprechende Steuerleitung (21, 22), und die Erde bzw. ein Massepotential geschaltet sind.
  8. Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung nach Anspruch 7, bei welcher die Steuersignale für die zusätzlichen Schalt-Einrichtungen (26, 27) jeweils entsprechenden Steuer-Eingängen der Transistoren zugeführt werden.
  9. Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung nach einem der vorhergehenden Ansprüche, bei welcher die zusätzlichen Schalt- Einrichtungen (26, 27) lediglich einen Zustandswechsel auf der entsprechenden Steuerleitung (21, 22) von logisch hoch nach logisch niedrig, nicht aber einen Zustandswechsel auf der entsprechenden Steuerleitung (21, 22) von logisch niedrig nach logisch hoch bewirken kann.
DE10339894A 2003-08-29 2003-08-29 Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung Expired - Fee Related DE10339894B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10339894A DE10339894B4 (de) 2003-08-29 2003-08-29 Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung
US10/927,497 US7336552B2 (en) 2003-08-29 2004-08-27 Sense amplifier connecting/disconnecting circuit arrangement and method for operating such a circuit arrangement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10339894A DE10339894B4 (de) 2003-08-29 2003-08-29 Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung

Publications (2)

Publication Number Publication Date
DE10339894A1 DE10339894A1 (de) 2005-03-31
DE10339894B4 true DE10339894B4 (de) 2006-04-06

Family

ID=34223220

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10339894A Expired - Fee Related DE10339894B4 (de) 2003-08-29 2003-08-29 Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung

Country Status (2)

Country Link
US (1) US7336552B2 (de)
DE (1) DE10339894B4 (de)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334890A (en) * 1992-10-30 1994-08-02 United Memories, Inc. Sense amplifier clock driver
US5396465A (en) * 1992-11-24 1995-03-07 Samsung Electronics Co., Ltd. Circuit for controlling isolation transistors in a semiconductor memory device
US5793664A (en) * 1996-01-25 1998-08-11 Nec Corporation Dynamic random access memory device
US6023437A (en) * 1997-11-20 2000-02-08 Samsung Electronics Co., Ltd. Semiconductor memory device capable of reducing a precharge time
US6097652A (en) * 1998-08-13 2000-08-01 Samsung Electronics Co., Ltd. Integrated circuit memory devices including circuits and methods for discharging isolation control lines into a reference voltage
US20010015928A1 (en) * 1998-09-24 2001-08-23 Shinya Fujioka Memory device with faster reset operation
DE10238363A1 (de) * 2001-08-29 2003-03-27 Ibm Schaltung und Verfahren zum Vorladen von Speichervorrichtungen mit gemeinsam genutzten Leseverstärkern
US20030095466A1 (en) * 2000-02-24 2003-05-22 Fujitsu Limited Semiconductor memory device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393225B1 (ko) * 2001-06-30 2003-07-31 삼성전자주식회사 이중 전원전압를 사용하는 비트라인 센스증폭기를구비하는 반도체 메모리장치

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334890A (en) * 1992-10-30 1994-08-02 United Memories, Inc. Sense amplifier clock driver
US5396465A (en) * 1992-11-24 1995-03-07 Samsung Electronics Co., Ltd. Circuit for controlling isolation transistors in a semiconductor memory device
US5793664A (en) * 1996-01-25 1998-08-11 Nec Corporation Dynamic random access memory device
US6023437A (en) * 1997-11-20 2000-02-08 Samsung Electronics Co., Ltd. Semiconductor memory device capable of reducing a precharge time
US6097652A (en) * 1998-08-13 2000-08-01 Samsung Electronics Co., Ltd. Integrated circuit memory devices including circuits and methods for discharging isolation control lines into a reference voltage
US20010015928A1 (en) * 1998-09-24 2001-08-23 Shinya Fujioka Memory device with faster reset operation
US6301173B2 (en) * 1998-09-24 2001-10-09 Fujitsu Limited Memory device with faster reset operation
US20030095466A1 (en) * 2000-02-24 2003-05-22 Fujitsu Limited Semiconductor memory device
DE10238363A1 (de) * 2001-08-29 2003-03-27 Ibm Schaltung und Verfahren zum Vorladen von Speichervorrichtungen mit gemeinsam genutzten Leseverstärkern

Also Published As

Publication number Publication date
US7336552B2 (en) 2008-02-26
US20050117435A1 (en) 2005-06-02
DE10339894A1 (de) 2005-03-31

Similar Documents

Publication Publication Date Title
DE69822280T2 (de) Halbleiterspeicher
DE2919166C2 (de) Speichervorrichtung
EP0908893B1 (de) Speicherarchitektur mit Mehrebenenhierarchie
DE3916784C2 (de) Speicherzellenfeld und Verfahren zum Schreiben von Daten in das Speicherzellenfeld
DE10339665B3 (de) Halbleiter-Speicherbauelement, mit Steuereinrichtung zum Aktivieren von Speicherzellen und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements
DE3939337C2 (de)
DE3724509A1 (de) Dynamischer ram
DE102013214258A1 (de) Vorrichtung mit mehreren statischen Direktzugriffsspeicherzellen und Verfahren zu ihrem Betrieb
DE10302346B4 (de) Halbleiterspeicherbaustein mit aufgeteiltem Speicherzellenfeld
DE102014117963B4 (de) Wortleitungsaktivierung
DE4024295A1 (de) Dynamische halbleiterspeichervorrichtung
DE4138340A1 (de) Halbleiterspeichervorrichtung vom geteilten leseverstaerkertyp
DE10155102B4 (de) Verfahren und Vorrichtung zum Auffrischen (Refreshing) von Halbleiterspeichern
DE19756929A1 (de) Zellenarray und Leseverstärkerstruktur mit verbesserten Rauscheigenschaften und verringerter Größe
EP0224887B1 (de) Gate Array Anordnung in CMOS-Technik
DE3939849A1 (de) Halbleiterspeichereinrichtung mit einem geteilten leseverstaerker und verfahren zu deren betrieb
DE10302649B3 (de) RAM-Speicher mit Shared-SA-Struktur
EP0126784B1 (de) Halbleiterspeicher
DE4211843A1 (de) Speicher fuer wahlfreien zugriff mit geteiltem speicherfeld
DE10020554B4 (de) Halbleiterspeicherbauelement mit Spaltenauswahlschaltung und Aufbauverfahren hierfür
DE10046051B4 (de) Nichtflüchtiger ferroelektrischer Speicher und Schaltung zum Betreiben desselben
DE69923900T2 (de) Architektur für eine Speicherschaltung
DE10339894B4 (de) Leseverstärker-Zuschalt/Abschalt-Schaltungsanordnung
DE3917558A1 (de) Halbleiterspeichereinrichtung
EP0882294B1 (de) Festspeicher und verfahren zur ansteuerung desselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee