DE10238363A1

DE10238363A1 - Schaltung und Verfahren zum Vorladen von Speichervorrichtungen mit gemeinsam genutzten Leseverstärkern

Info

Publication number: DE10238363A1
Application number: DE10238363A
Authority: DE
Inventors: Mark D Jacunski; Michael A Killian
Original assignee: Infineon Technologies AG; International Business Machines Corp
Current assignee: Infineon Technologies AG; International Business Machines Corp
Priority date: 2001-08-29
Filing date: 2002-08-22
Publication date: 2003-03-27
Anticipated expiration: 2022-08-23
Also published as: DE10238363B4; US20030043666A1; US6580655B2

Abstract

Eine Vorladeschaltung für eine Speichervorrichtung mit Leseverstärker (10), der von einer rechten und einer linken Speicherzellen-Bank gemeinsam genutzt wird, und ein Verfahren zum Vorladen des gemeinsam genutzten Leseverstärkers. Die Schaltung wird so betrieben, daß der Leseverstärker stets von derjenigen Seite vorgeladen wird, die zuvor aktiv war. Die Schaltung enthält Trenntransistoren (20, 22, 26, 28) für die rechte und die linke Bank, die zwischen den Leseverstärker und die rechte und die linke Bank geschaltet sind. Die Trenntransistorpaare werden von einem Flipflop (150) gesteuert, das einen Linke-Bank-Zustand und einen Rechte-Bank-Zustand besitzt und komplementäre linke und rechte Ausgänge (168, 170) aufweist, die während auf die rechte Bank bezogener Zeilenoperationen das linke Trenntransistorpaar (26, 28) sperren und das rechte Trenntransistorpaar (20, 22) durchschalten und umgekehrt. Das Flipflop (150) wird nach einer auf die rechte Bank bezogenen Zeilenoperation im Rechte-Bank-Zustand gehalten, so daß der Leseverstärker (10) von der rechten Seite vorgeladen wird, und nach einer auf die linke Bank bezogenen Zeilenoperation im Linke-Bank-Zustand gehalten, so daß der Leseverstärker (10) von der linken Seite vorgeladen wird.

Description

Die Erfindung betrifft das Gebiet der Halbleiter-Speichervorrichtungen wie etwa der dynamischen Direktzugriffsspeicher (DRAM), die zwischen rechten und linken Speicherzellenmatrizen gemeinsame Leseverstärker verwenden und mit jenen Matrizen über Trenntransistoren verbunden sind. Insbesondere bezieht sich die Erfindung auf die Schaltung, die die Trenntransistoren während des Vorladens steuert, und auf das Verfahren zum Vorladen der in solchen Vorrichtungen gemeinsam genutzten Leseverstärker.
Speichervorrichtungen, die mit gemeinsam genutzten Leseverstärkern entworfen sind, besitzen zwei Bitleitungspaare, die sich gewöhnlich an entgegengesetzten Seiten (der linken und der rechten Seite) des gemeinsamen Leseverstärkers befinden. Bevor auf eine Speicherzelle zugegriffen werden kann, muß die Bank, die diese Zelle enthält, aktiviert werden. Für den Zugriff auf die linke Speicherzellenbank ist der Leseverstärker mit dem linksseitigen Bitleitungspaar über ein entsprechendes Paar linksseitiger Trenntransistoren verbunden. Wenn die linksseitigen Trenntransistoren durchschalten, wird der Leseverstärker gleichzeitig durch Sperren der Trenntransistoren auf der rechten Seite von dem unbenutzten rechtsseitigen Bitleitungspaar getrennt. Um auf die Speicherzelle in der rechten Bank zuzugreifen, wird umgekehrt vorgegangen: die rechtsseitigen Trenntransistoren werden durchgeschaltet, während die linksseitigen Trenntransistoren gesperrt werden.
Jedesmal wenn auf eine andere Bank zugegriffen werden soll, wird ein Bankaktivierungsbefehl ausgegeben, um eine neue Zeile von Zellen auszuwählen und einen neuen Zeilenzyklus zu starten. Zwischen jedem Zeilenzyklus muß der gemeinsam genutzte Leseverstärker über die Bitleitungen auf eine Ausgleichsspannung (die zwischen dem Hochpegel und dem Tiefpegel der Spannung liegt) vorgeladen werden. Ein herkömmlicher Entwurf für die zum Steuern der Trenntransistoren während des Vorladens verwendete Schaltung (die Vorladeschaltung) schaltet die Trenntransistorpaare beiderseits des gemeinsam genutzten Leseverstärkers gleichzeitig durch.
Dieser herkömmliche Vorladeschaltungsentwurf weist jedoch insofern einen großen Nachteil auf, als infolge der gleichzeitigen Verbindung beider Seiten mit dem Leseverstärker ein Vorladefehler auf einer Seite des Leseverstärkers zu einem Fehler auf der entgegengesetzten Seite führen kann. Wenn beispielsweise eine Wortleitung auf einer Seite des Leseverstärkers auf eine Bitleitung verkürzt wird, führt die herkömmliche Ausführung der Vorladeschaltung sowohl auf der fehlerbehafteten Seite als auch auf der anderen Seite des Leseverstärkers zu einer Abnahme der Ausgleichsspannung. Diese Abnahme der Ausgleichsspannung ruft einen Fehler auf dieser anderen Seite hervor, was als Ergebnis eines einzelnen Fehlers zu zwei Fehlern führt.
Gegenwärtig ist eine verbesserte Ausführung der Vorladeschaltung in Gebrauch, in der der Leseverstärker lediglich von einer Seite mit der Ausgleichsspannung vorgeladen wird. Die Wahl der zum Vorladen verwendeten Seite ist willkürlich, da der Ort eines Fehlers unbekannt ist. In etwa der Hälfte der Zeit tritt der Fehler auf der Seite auf, die der für das Vorladen verwendeten Seite des Leseverstärkers entgegengesetzt ist, weshalb die Vorladeseite, ohne durch den Fehler beeinflußt zu werden, korrekt arbeiten kann.
Dieser verbesserte Vorladeentwurf wurde zwischen jedem Zeilenzyklus bisher stets durch Vorladen des Leseverstärkers von derselben, im voraus gewählten Seite (der Vorladeseite) implementiert. Falls die vorhergehende Zeilenoperation auf der Vorladeseite des Leseverstärkers stattfand, befinden sich die zwei Trenntransistorpaare bereits im korrekten Zustand für das Vorladen (Vorladeseite durchgeschaltet, Nicht-Vorladeseite gesperrt). Jedoch müssen nach einer Zeilenoperation für die Nicht-Vorladeseite alle vier Trenntransistoren den Zustand wechseln, um das Bitleitungspaar von der Nicht-Vorladeseite zu trennen und das Bitleitungspaar auf der Vorladeseite zu verbinden.
Wenn ein zweites Mal auf die Vorladeseite zugegriffen werden soll, müssen die vier Trenntransistoren wiederum geschaltet werden, um die Nicht-Vorladeseite erneut mit dem Leseverstärker zu verbinden. Die Trenntransistoren müssen zur richtigen Zeit und in der richtigen Reihenfolge in bezug auf die anderen Speichersteuerungssignale umgeschaltet werden, um den Leseverstärker vor dem Vorladen mit der Vorladeseite zu verbinden. Das Umschalten der Trenntransistoren nach jeder auf die Nicht-Vorladeseite bezogenen Zeilenoperation und die Notwendigkeit, dieses Zeitereignis in die anderen Zeitereignisse, die sich auf den Zeilenzyklus beziehen, einzuordnen, verlängert die Dauer jedes Zeilenzyklus. Es wäre von Vorteil, dieses Vorladezeitereignis eliminieren zu können.
Ein größeres Problem jedoch hängt mit der Schwierigkeit des Sperrens der Trenntransistoren in der Tiefpegel- Bitleitung auf der Nicht-Vorladeseite nach einer auf diese Seite bezogenen Zeilenoperation zusammen. Die Trenntransistoren auf der Vorladeseite und der Trenntransistor in der Hochpegel-Bitleitung auf der Nicht-Vorladeseite schalten alle schnell. Jedoch sperrt nach einer auf die Nicht-Vorladeseite bezogenen Zeilenoperation der Transistor in der Tiefpegel-Bitleitung auf dieser Seite nicht, bis die Trenntransistoren auf der Vorladeseite durchzuschalten beginnen.
Während dieser Periode entweicht Ladung auf die Tiefpegel-Bitleitung, wodurch ihr Pegel über ihren anfänglichen niedrigen Spannungspegel ansteigt. Während des Ausgleichs sind die zwei Bitleitungen auf der Nicht-Vorladeseite verbunden, wobei die Ladung auf der Tiefpegel-Bitleitung an die Hochpegel-Bitleitung abgegeben wird, was dazu führt, daß das Bitleitungspaar auf der Nicht-Vorladeseite eine höhere Spannung als die Soll-Mittelpunkts-Ausgleichsspannung hat. Dieser Offset von der gedachten Ausgleichsspannung ist unerwünscht und kann zu Lesefehlern führen.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltung und ein Verfahren zum Vorladen von Speichervorrichtungen mit gemeinsam genutzten Leseverstärkern zu schaffen, die bezüglich Fehlern die Vorteile der verbesserten Vorladeschaltungsentwürfe im Stand der Technik besitzen, jedoch auch die obenbeschriebenen Ausgleichsprobleme beseitigen.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Schaltung nach Anspruch 1 und ein Verfahren nach Anspruch 10. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Gemäß einem Merkmal der Erfindung beseitigt eine Schaltung zum Vorladen von Speichervorrichtungen mit gemeinsam genutzten Leseverstärkern ein Zeitereignis während des Vorladezyklus.
Gemäß einem weiteren Merkmal der Erfindung ist die Schaltung, die die Trenntransistoren während des Vorladens und der Speicherbankaktivierung steuert, vereinfacht.
Die Erfindung ist auf einen neuartigen Vorladeschaltungsentwurf und auf ein Verfahren zum Steuern der Trenntransistoren während des Vorladens eines gemeinsam genutzten Leseverstärkers gerichtet. Sie basiert auf der Erkenntnis, daß der Leseverstärker zwar von jeder Seite geladen werden kann, es jedoch nicht erforderlich ist, stets von derselben Seite vorzuladen.
Das oben angesprochene Ausgleichsproblem tritt nur dann auf, wenn das Vorladen von der der vorhergehenden Zeilenoperation entgegengesetzten Seite erfolgt. Es ist jedoch möglich, stets von der in der vorhergehenden Zeilenoperation benutzten Seite vorzuladen, wodurch das oben besprochene Ausgleichsproblem beseitigt wird. Dies hat den zusätzlichen großen Vorteil, daß die Trenntransistoren automatisch im korrekten Zustand für das Vorladen sind. Sie müssen für das Vorladen nicht in einen im voraus festgelegten Zustand geschaltet werden.
Folglich ist es nicht erforderlich, mit dem Vorladen zu warten, bis die Trenntransistoren durchschalten. Da es kein Zeitereignis gibt, das sich auf das Schalten der Trenntransistoren für das Vorladen bezieht und keine Zeittoleranz für ein solches Ereignis erforderlich ist, können nachfolgende Zeitereignisse früher beginnen, was die Leistung erhöht.
Die Erfindung richtet sich in einem ersten Aspekt auf eine Vorladeschaltung für eine Speichervorrichtung mit einem Leseverstärker, der zwischen einer rechten Bank während auf diese Bank bezogener Zeilenoperationen und einer linken Bank während auf diese Bank bezogener Zeilenoperationen gemeinsam genutzt wird. Zum Steuern der Trenntransistorpaare der rechten und der linken Bank werden jeweilige Steuerleitungen für die Trennung der rechten und der linken Bank verwendet. Die Steuerleitungen für die Trennung der rechten und der linken Bank sind von der Speichervorrichtung zwischen dem Ein-Zustand und dem Aus-Zustand schaltbar, um die Trenntransistorpaare durchzuschalten und zu sperren.
Ein zwischen einem Rechte-Bank-Zustand und einem Linke- Bank-Zustand schaltbares Flipflop, umfasst einen Ausgang für die Trennung der rechten Bank, der mit der Steuerleitung für die Trennung der rechten Bank verbunden ist, und einen Ausgang für die Trennung der linken Bank, der mit der Steuerleitung für die Trennung der linken Bank verbunden ist.
Der Ausgang für die Trennung der rechten Bank ist dann im Ein-Zustand, in dem er das Trenntransistorpaar für die Trennung der rechten Bank durchschaltet, wenn sich das Flipflop in seinem Rechte-Bank-Zustand befindet. Der Ausgang für die Trennung der rechten Bank wechselt dann in den Aus-Zustand, in dem er das Trenntransistorpaar für die Trennung der rechten Bank sperrt, wenn sich das Flipflop in seinem Linke-Bank-Zustand befindet.
Der Ausgang für die Trennung der linken Bank ist dann im Ein-Zustand, in dem er das Trenntransistorpaar für die Trennung der linken Bank durchschaltet, wenn sich das Flipflop in seinem Linke-Bank-Zustand befindet. Der Ausgang für die Trennung der linken Bank wechselt dann in den Aus-Zustand, in dem er das Trenntransistorpaar für die Trennung der linken Bank sperrt, wenn sich das Flipflop in seinem Rechte-Bank-Zustand befindet.
Die Speichervorrichtung schaltet das Flipflop vor Zeilenoperationen, die sich auf die rechte Bank beziehen, in den Rechte-Bank-Zustand und vor Zeilenoperationen, die sich auf die linke Bank beziehen, in den Linke-Bank- Zustand. Das Flipflop bleibt im Rechte-Bank-Zustand, um den Leseverstärker nach auf die rechte Bank bezogenen Zeilenoperationen von der rechten Seite vorzuladen, und bleibt im Linke-Bank-Zustand, um den Leseverstärker nach auf die linke Bank bezogenen Zeilenoperationen von der linken Seite vorzuladen.
Die Erfindung richtet sich außerdem auf ein Verfahren für das Vorladen eines gemeinsam genutzten Leseverstärkers. Das Verfahren umfasst die Schritte:
Verbinden des Leseverstärkers mit der rechten Bank vor auf die rechte Bank bezogenen Zeilenoperationen;
Vorladen des Leseverstärkers von der rechten Bank nach auf die rechte Bank bezogenen Zeilenoperationen;
Verbinden des Leseverstärkers mit der linken Bank vor auf die linke Bank bezogenen Zeilenoperationen; und
Vorladen des Leseverstärkers von der linken Bank nach auf die linke Bank bezogenen Zeilenoperationen.
Die als neuartig betrachteten Merkmale der Erfindung und die kennzeichnenden Elemente der Erfindung sind in den beigefügten Ansprüchen ausführlich und genau dargelegt. Die Figuren dienen lediglich der Veranschaulichung und sind nicht maßstabsgerecht gezeichnet. Die Erfindung selbst wird jedoch, was die Organisation und das Verfahren für den Betrieb betrifft, am verständlichsten durch Bezugnahme auf die folgende genaue Beschreibung einer bevorzugten Ausführungsform, wenn sie im Zusammenhang mit den Zeichnungen gelesen wird; es zeigen:
Fig. 1 eine schematische Darstellung der Schaltung für gemeinsam genutzten Leseverstärker des Standes der Technik;
Fig. 2 einen Graphen, der die Spannungspegel während des Betriebs einer Schaltung für gemeinsam genutzten Leseverstärker des Standes der Technik zeigt, wenn der Leseverstärker nach einer sich auf die Nicht-Vorladebank der Schaltung für gemeinsam genutzten Leseverstärker von Fig. 1 beziehenden Zeilenoperation über eine Vorladeschaltung des Standes der Technik geschaltet wird;
Fig. 3 einen Graphen, der die Spannungspegel während des Betriebs einer Schaltung für gemeinsam genutzten Leseverstärker des Standes der Technik zeigt, die nach einer sich auf die Nicht-Vorladebank der Schaltung für gemeinsam genutzten Leseverstärker von Fig. 1 beziehenden Zeilenoperation über eine Vorladeschaltung der Erfindung nach dem Verfahren der Erfindung geschaltet wird.
Fig. 4 eine bevorzugte Ausführungsform einer erfindungsgemäß aufgebauten Vorladeschaltung.
Bei der Beschreibung der bevorzugten Ausführungsform der Erfindung wird auf die Fig. 1-4 der Zeichnung Bezug genommen, wobei sich gleiche Bezugszeichen auf gleiche Merkmale der Erfindung beziehen. Merkmale der Erfindung sind in der Zeichnung nicht unbedingt maßstabsgerecht gezeigt.
Die Erfindung wird am verständlichsten durch Bezugnahme auf die Fig. 1 und 2. Fig. 1 zeigt einen typischen gemeinsam genutzten Leseverstärker und die zugeordnete Schaltung in einer Speichervorrichtung mit einem gemeinsam genutzten Leseverstärker. Die Vorladeschaltung der Erfindung kann zur Steuerung der in Fig. 1 gezeigten Speichervorrichtung verwendet werden. Fig. 2 veranschaulicht das obenbeschriebene Ausgleichsproblem, das auftritt, wenn die Schaltung von Fig. 1 gemäß dem Verfahren des Standes der Technik gesteuert wird.
In Fig. 1 wird der Leseverstärker 10 von rechts und links befindlichen Speicherzellenmatrizen gemeinsam genutzt. Die rechte Speicherzellenbank ist mit dem Leseverstärker 10 über ein Paar rechter Bitleitungen 12 und 14 verbunden. Der Leseverstärker ist mit der linken Speicherzellenbank über Bitleitungen 16 und 18 verbunden.
Der Leseverstärker 10 kann durch ein Paar von Trenntransistoren 20, 22 für die rechte Bank mit der rechten Bank verbunden oder von dieser getrennt werden. Wenn der Trenntransistor 20 durchschaltet, ist der Leseverstärker mit der rechten Bitleitung 12 verbunden. Wenn der Trenntransistor 22 durchschaltet, ist der Leseverstärker mit der rechten Bitleitung 14 verbunden.
Die Gates der rechten Trenntransistoren 20, 22 sind miteinander und mit der Steuerleitung 24 (ISOr) verbunden, so daß sie unter dem ISOr-Steuersignalbefehl zum Verbinden des Leseverstärkers 10 mit der rechten Speicherzellenbank oder zum Trennen des Leseverstärkers von der rechten Speicherzellenbank gemeinsam schalten. In ähnlicher Weise wird die linke Bank über Trenntransistoren 26, 28 für die linke Bank, die durch die Steuerleitung 30 (ISOl) gesteuert werden, mit dem Leseverstärker verbunden oder von diesem getrennt.
Der Leseverstärker kann unter der Steuerung der linken Ausgleichssteuerleitung 32 (EQLl) von der linken Seite vorgeladen werden, wobei die letztere die Transistoren 34 und 36 durchschaltet, um die linken Bitleitungen 16, 18 über den Transistor 35 mit der Ausgleichsspannung zu verbinden, und außerdem den Transistor 38 durchschaltet, um die linke Bitleitung 16 mit der linken Bitleitung 18 zu verbinden. Beim Vorladen von der linken Seite muß die ISOl-Steuerleitung 30 ebenfalls Hochpegel besitzen, um die linken Bitleitungen 16 und 18 mit dem Leseverstärker 10 zu verbinden.
Alternativ kann der Leseverstärker durch Durchschalten der Transistoren 40 und 42, um die rechten Bitleitungen 12 und 14 mit der über den Transistor 44 an ihren Mittelpunkt geführten Ausgleichsspannung zu verbinden, und durch Durchschalten des Transistors 46, der die rechten Bitleitungen 12 und 14 miteinander verbindet, von der rechten Seite vorgeladen werden.
Wie oben beschrieben wurde, bestand das Vorladeverfahren des Standes Technik darin, entweder von beiden Seiten gleichzeitig oder von einer im voraus festgelegten Seite vorzuladen. Fig. 2 veranschaulicht das Ausgleichsproblem, das nach einer auf die rechte Seite bezogenen Zeilenoperation, wenn die im voraus festgelegte Vorladeseite die linke Seite ist, auftritt. Ein ähnliches Ausgleichsproblem würde auftreten, wenn die im voraus festgelegte Vorladeseite die rechte Seite nach einer auf die linke Seite bezogenen Operation wäre.
In Fig. 2 ist die Spannung auf der vertikalen Achse aufgezeichnet, während die Zeit auf der horizontalen Achse aufgezeichnet ist. Mehrere verschiedene Signale von Fig. 1 sind während der herkömmlichen Vorladeoperation gezeigt. Zum Startzeitpunkt (T = 30) wird die rechte Bank aktiviert, wobei die Spannung an der ISOr-Steuerleitung 24, wie die Kurve 100 zeigt, Hochpegel entspricht. Die Spannung an der ISOl-Steuerleitung 30 entspricht, wie die Kurve 106 zeigt, Tiefpegel. Dementsprechend ist der Leseverstärker 10 mit den rechten Bitleitungen 12, 14 verbunden und von den linken Bitleitungen 16, 18 getrennt.
Die Spannung an der rechten Bitleitung 12 entspricht, wie die Kurve 102 angibt, Hochpegel, während die Spannung an der rechten Bitleitung 14, wie die Kurve 104 angibt, Tiefpegel entspricht. Etwa zum Zeitpunkt T = 44 bringt das herkömmliche Vorladeverfahren die ISOr-Steuerleitung auf Tiefpegel, um die rechten Bitleitungen 12 und 14 zu trennen. Gleichzeitig wird ISOl, wie die Kurve 106 zeigt, auf Hochpegel gebracht, um den Leseverstärker 10 mit den linken Bitleitungen 16 und 18 zum Vorladen zu verbinden.
Obwohl ISOr auf Tiefpegel ist, kann dies den Transistor 22 nicht sofort sperren. Zwischen der Source und dem Drain des Trenntransistors 22 und seinem Gate, das mit ISOr verbunden ist, besteht eine unzureichende Spannungsdifferenz. Der Trenntransistor 22 sperrt nicht, bis die linken Trenntransistoren 26 und 28 infolge der ansteigenden ISOl-Spannung (Kurve 106), die die linken Trenntransistoren durchschaltet, durchzuschalten beginnen. Im Ergebnis beginnt die Spannung an der Tiefpegel-Bitleitung 14 auf der Nicht-Vorladeseite (rechte Seite) etwa zum selben Zeitpunkt (T = 44), zu dem die ISO's schalten, anzusteigen, wie durch die Kurve 104 in der mit dem Bezugszeichen 110 markierten Zone angegeben ist. Im gezeigten Beispiel gibt der hervorhebende Pfeil einen Anstieg von etwa 100 mv auf der Bitleitung (BL) 14 an.
Etwa zum Zeitpunkt T = 47 ist die Spannung an der EQLr- Steuerleitung 48, wie die Kurve 108 angibt, auf Hochpegel gebracht. Dies führt dazu, daß die Spannung an der Hochpegel-Bitleitung 12, wie die Kurve 104 zeigt, abfällt. Die Spannung an der Tiefpegel-Bitleitung 14 beginnt, wie die Kurve 104 angibt, anzusteigen. Die beiden Spannungen erreichen auf halben Wege, etwa zum Zeitpunkt T = 50, denselben Wert. Jedoch ist diese Spannung infolge der Ladungsaufteilung zwischen den zwei Bitleitungen etwa um 50 mv höher als die Soll-Ausgleichsspannung. Etwa zum Zeitpunkt T = 55 wechseln ISOl und ISOr wieder ihren Zustand, um für die nächste Zeilenoperation auf die rechten Bitleitungen 12, 14 zuzugreifen.
Der Spannungsanstieg um 100 mv am Punkt 110 und der 50-mV-Anstieg am Punkt 112 werden dadurch verursacht, daß der Transistor 22 nicht sofort sperren kann, wenn die ISO's schalten. Wenn ISOr auf Tiefpegel geht, sperrt der Trenntransistor 20 auf der Hochpegel-Bitleitung schnell, da seine Source und sein Drain im Vergleich zur Spannung an ISOr, die schnell auf null abfällt, eine relativ hohe Spannung besitzt. Jedoch besitzen die Source und der Drain des rechten Trenntransistor 22 auf der Tiefpegel- Bitleitung eine relativ niedrige Spannung, weshalb er nicht sofort sperrt, wenn sein Gate, das mit ISOr verbunden ist, auf null abfällt.
Der FET 22 sperrt tatsächlich nicht, bis die linken Trenntransistoren 26 und 28 durchschalten und die Spannung an den Bitleitungen 16 und 18 und die Spannung an den Leseverstärkerknoten 50, 52, 54 und 56 erhöhen. Der 50-mV-Anstieg über die Soll-Ausgleichsspannung am Punkt 112 führt zu einem Verlust für ein physikalisches 1s-Signal von 50 mv mal dem Übertragungsfaktor. Der Übertragungsfaktor liegt typisch bei 20%, was einen 10-mV-Verlust ergibt.
Das in Fig. 2 veranschaulichte Ausgleichsproblem tritt während des Vorladens von links nach einer auf die rechte Seite bezogenen Zeilenoperation auf.
Die Erfindung beseitigt das Ausgleichsproblem vollständig, indem stets von derjenigen Seite vorgeladen wird, die zuvor durch einen Bankaktivierungsbefehl aktiviert würde. Fig. 3 veranschaulicht dieses neuartige Vorladeverfahren. Zum Zeitpunkt T = 30 in Fig. 3 wird die rechte Bank mit ISOr 120 auf Hochpegel und ISOl 122 auf Tiefpegel aktiviert. Beim Entwurf nach dem Stand der Technik würden die ISO's zum Zeitpunkt T = 45 schalten, um das Vorladen von links zu beginnen. Jedoch wird beim Betriebsverfahren der Erfindung das Vorladen von derjenigen Seite vollendet, die bei der vorhergehenden Zeilenoperation verwendet wurde. Dementsprechend bleibt ISOr auf Hochpegel, während ISOl auf Tiefpegel bleibt. Wenn zuvor die linke Bank aktiv war, besitzt ISOl während des Zugriffs auf die linke Bank und während des nachfolgenden Vorladens Tiefpegel, während ISOr Hochpegel besitzt.
Da der Trenntransistor niemals für das Vorladen geschaltet werden muß, entfällt stets das mit dem Schalten der ISO's für das Vorladen zusammenhängende Zeitereignis. Etwa zum Zeitpunkt T = 47 wird die Spannung an EQLr (Steuerleitung 48 in Fig. 1) angehoben und der Leseverstärker 10 von der rechten Seite über die rechten Knoten 54 und 56 vorgeladen, so daß er am Punkt 124 (etwa bei T = 51) ohne den Offset, der in Verbindung mit dem in Fig. 2 veranschaulichten Ausgleichsproblem beschrieben wurde, auf die Soll-Ausgleichsspannung vorgeladen ist.
Im Anschluß an eine auf die linke Seite bezogene Zeilenoperation ist ISOl auf Hochpegel, während ISOr auf Tiefpegel ist, weshalb das Vorladen des Leseverstärkers von der linken Seite vollendet wird.
Fachleute erkennen, daß dem mit dem Durchschalten von EQLl und EQLr sowie den Transistoren 38 und 40 zusammenhängenden Zeitereignis gewöhnlich ein Zeitereignis vorangeht, das den Zustand der Wortleitung und der Setzleitungen NSET und bPSET in Fig. 1 ändert. Da das in Fig. 2 gezeigte Zeitereignis für das Schalten der ISO's für das Vorladen ausfallen kann, können die Zeittoleranzen für das Ereignis "EQL auf Hochpegel" gestrafft und die Zykluszeit verkleinert werden.
Fig. 4 zeigt eine bevorzugte Ausführungsform der Erfindung, in der ein aus zwei NAND-Gliedern 152 und 154 gebildetes Flipflop 150 zur Steuerung des Zustandes der ISOl- und ISOr-Steuerleitungen 30 und 24 verwendet wird. An den Eingängen des Flipflops 150 sind invertierende Puffer 156 und 158 vorgesehen. Die Ausgänge 168, 170 des Flipflops sind über zwei invertierende Puffer 164 und 166 mit ISOl und ISOr verbunden.
Die Ausgänge 168 und 170 sind stets in entgegengesetztem Zustand und halten somit ISOl und ISOr stets in entgegengesetzten Zuständen. Die Eingänge 172, 174 des Flipflops sind über die Puffer 156 und 158 mit rechten und linken Blockauswahl-Steuerleitungen pBLKSELr 176 und pBLKSELl 178 verbunden. Vor einer Bankaktivierung wird das Flipflop 150 durch die Signale pBLKSELr und pBLKSELl, wovon nur eines zu Beginn der Bankaktivierung aktiv ist, aktualisiert.
Wenn beispielsweise zuvor die linke Bank aktiv war, war ISOl auf Hochpegel, während ISOr auf Tiefpegel war. Dementsprechend war der Ausgang 168 auf Tiefpegel (der Puffer 164 ist ein invertierender Puffer), während der Ausgang 170 auf Hochpegel war. Während der folgenden Vorladeoperation behält das Flipflop 150 den vorherigen Zustand bei, wobei das Vorladen von der linken Seite erfolgt. Während der folgenden Bankaktivierung führt einer der beiden Eingänge bei 176 und 178 Hochpegel. Wenn der Eingang 178 Hochpegel führt (was eine Aktivierung der linken Bank angibt), bleibt der Ausgang 170 auf Hochpegel, während der Ausgang 168 auf Tiefpegel bleibt und ISOl und ISOr auf Hochpegel bzw. auf Tiefpegel bleiben.
Wenn der Aktivierungsbefehl jedoch die rechte Bank wählt, führt der Eingang 176 Hochpegel, wobei der Ausgang 170 auf Tiefpegel wechselt und der Ausgang 168 auf Hochpegel wechselt. Diese Zustandsänderung des Flipflops 150 kehrt die Zustände von ISOl und ISOr auf Tiefpegel bzw. Hochpegel um. Der Entwurf des Standes der Technik für die entsprechende Schaltung zum Steuern der Trenntransistoren erfordert eine zusätzliche Schaltungsanordnung und einen zusätzlichen Eingang. Der zusätzliche Eingang ist erforderlich, um den Zustand des Flipflops 150 wechseln zu können, nachdem die Nicht-Vorladeseite für das Vorladen von der im voraus festgelegten Seite aktiviert wurde. Die vorliegende Erfindung weist neben dem Vorteil, das Ausgleichsproblem und ein Zeitereignis zu beseitigen, den Vorteil auf, diesen Zusatzeingang und die Steuerschaltungsanordnung für das Flipflop 150 zu erübrigen.
Fachleute erkennen, daß das Flipflop 150 so ausgelegt sein kann, daß es einen einzigen Eingang aufweist, der je nach aktivierter Bank seinen Zustand wechselt, und auch in einer Weise ausgelegt sein kann, in der keine NAND- Glieder oder keine invertierenden Puffer verwendet werden.
Obwohl die Erfindung mit Bezug auf ihre bevorzugte Ausführungsform erläutert wurde, können von Fachleuten selbstverständlich viele weitere mögliche Modifikationen und Abänderungen vorgenommen werden, ohne vom Erfindungsgedanken und vom Umfang der Erfindung gemäß den beigefügten Ansprüchen abzuweichen.

Claims

1. Vorladeschaltung für eine Speichervorrichtung mit einem Leseverstärker (10), der von einer rechten Bank während auf diese Bank bezogener Zeilenoperationen und von einer linken Bank während auf diese Bank bezogener Zeilenoperationen gemeinsam genutzt wird, dadurch gekennzeichnet, daß die Vorladeschaltung umfasst:
ein Trenntransistorpaar (20, 22) für die rechte Bank, das zwischen den Leseverstärker (10) und die rechte Bank geschaltet ist;
ein Trenntransistorpaar (26, 28) für die linke Bank, das zwischen den Leseverstärker (10) und die linke Bank geschaltet ist;
eine Steuerleitung (24) zum Trennen der rechten Bank mit einem Ein-Zustand, der das Trenntransistorpaar (20, 22) für die rechte Bank durchschaltet, um den Leseverstärker (10) mit der rechten Bank zu verbinden, und einem Aus-Zustand, der das Trenntransistorpaar (20, 22) für die rechte Bank sperrt, um den Leseverstärker (10) von der rechten Bank zu trennen;
eine Steuerleitung (30) zum Trennen der linken Bank mit einem Ein-Zustand, der das Trenntransistorpaar (26, 28) für die linke Bank durchschaltet, um den Leseverstärker (10) mit der linken Bank zu verbinden, und einem Aus-Zustand, der das Trenntransistorpaar (26, 28) für die linke Bank sperrt, um den Leseverstärker (10) von der linken Bank zu trennen; und
ein Flipflop (150) zum Schalten einem Rechte- Bank-Zustand und einem Linke-Bank-Zustand,
wobei das Flipflop (150)
einen Ausgang (170) zum Trennen der rechten Bank, der mit der Steuerleitung (24) zum Trennen der rechten Bank verbunden ist, wobei dieser Ausgang (170) im Ein-Zustand ist und das Trenntransistorpaar (20, 22) für die rechte Bank durchschaltet, wenn das Flipflop (150) im Rechte-Bank-Zustand ist, und im Aus-Zustand ist und das Trenntransistorpaar (20, 22) für die rechte Bank sperrt, wenn das Flipflop (150) im Linke-Bank-Zustand ist; und
einen Ausgang (168) zum Trennen der linken Bank, der mit der Steuerleitung (30) für die Trennung der linken Bank verbunden ist, wobei dieser Ausgang (168) im Ein-Zustand ist und das Trenntransistorpaar (26, 28) für die linke Bank durchschaltet, wenn das Flipflop (150) im Linke-Bank-Zustand ist, und im Aus-Zustand ist und Trenntransistorpaar (22, 28) für die linke Bank sperrt, wenn das Flipflop (150) im Rechte-Bank-Zustand ist,
umfasst, und wobei die Speichervorrichtung das Flipflop (150) vor auf die rechte Bank bezogenen Zeilenoperationen in den Rechte-Bank-Zustand und vor auf die linke Bank bezogenen Zeilenoperationen in den Linke- Bank-Zustand schaltet, wobei das Flipflop (150) den Rechte-Bank-Zustand beibehält, um den Leseverstärker (10) nach auf die rechte Bank bezogenen Zeilenoperationen von der rechten Bank vorzuladen, und den Linke-Bank-Zustand beibehält, um den Leseverstärker (10) nach auf die linke Bank bezogenen Zeilenoperationen von der linken Bank vorzuladen.

2. Vorladeschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Flipflop (150) erste und zweite Eingänge (172, 174) aufweist, wobei das Flipflop (150) nach dem Empfangen eines Steuersignals (pBLKSELr) am ersten Eingang (172) den Rechte-Bank-Zustand annimmt und nach dem Empfangen eines Steuersignals (pBLKSELl) am zweiten Eingang (174) den Linke-Bank-Zustand annimmt.

3. Vorladeschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die ersten und zweiten Eingänge (172, 174) mit Steuerleitungen (176, 178) zur Auswahl der rechten bzw. der linken Bank während Zeilenoperationen, die sich auf die rechte bzw. die linke Bank beziehen, verbunden sind.

4. Vorladeschaltung nach Anspruch 2, gekennzeichnet durch erste und zweite Eingangspuffer (156, 158), die mit den ersten und zweiten Eingängen (172, 174) des Flipflops (150) verbunden sind.

5. Vorladeschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Flipflop (150) ein Paar NAND-Glieder (152, 154) umfasst.

6. Vorladeschaltung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch Ausgangspuffer (164, 166), die zwischen die Trennausgänge (168, 170) des Flipflops (150) und die Trenn-Steuerleitungen (30, 24) geschaltet sind.

7. Vorladeschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die zwischen die Trennausgänge (168, 170) des Flipflops (150) und die Trenn-Steuerleitungen (30, 24) geschalteten Ausgangspuffer invertierende Ausgangspuffer (164, 166) sind.

8. Vorladeschaltung nach Anspruch 1, gekennzeichnet durch wenigstens einen Eingangspuffer (156, 158), der mit wenigstens einem Eingang (176, 178) zum Steuern des Flipflops (150) verbunden ist, und wenigstens ein Paar Ausgangspuffer (164, 166), die zwischen die Flipflopausgänge (168, 170) und die Trenn-Steuerleitungen (30, 24) geschaltet sind.

9. Vorladeschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Flipflop (150) keinen Eingang, der ein Signal liefert, das den Beginn einer Vorladeoperation angibt, aufweist.

10. Verfahren zum Vorladen eines Leseverstärkers (10), der von einer rechten Bank während auf diese Bank bezogener Zeilenoperationen und von einer linken Bank während auf diese Bank bezogener Zeilenoperationen gemeinsam genutzt wird, gekennzeichnet durch die folgenden Schritte:
Verbinden des Leseverstärkers (10) mit der rechten Bank vor Zeilenoperationen, die sich auf die rechte Bank beziehen;
Vorladen des Leseverstärkers (10) von der rechten Bank nach Zeilenoperationen, die sich auf die rechte Bank beziehen;
Verbinden des Leseverstärkers (10) mit der linken Bank vor Zeilenoperationen, die sich auf die linke Bank beziehen; und
Vorladen des Leseverstärkers (10) von der linken Bank nach Zeilenoperationen, die sich auf die linke Bank beziehen.

11. Verfahren nach Anspruch 10, gekennzeichnet durch ein Bereitstellen eines zwischen einem Rechte-Bank- Zustand und einem Linke-Bank-Zustand schaltbares Flipflop (150), das den Leseverstärker (10) im Rechte-Bank-Zustand mit der rechten Bank verbindet und im Linke-Bank-Zustand mit der linken Bank verbindet.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt, bei dem der Leseverstärker (10) mit der rechten Bank verbunden wird, einen Schritt umfasst, bei dem ein Rechte-Bank-Auswahlsignal (pBLKSELr) an das Flipflop (150) gesendet wird, um dieses vor einer auf die rechte Bank bezogenen Zeilenoperation in den Rechte-Bank- Zustand zu schalten, und dass der Schritt, bei dem der Leseverstärker (10) mit der linken Bank verbunden wird, einen Schritt umfasst, bei dem ein Linke-Bank- Auswahlsignal (pBLKSELl) an das Flipflop (150) gesendet wird, um dieses vor einer auf die linke Bank bezogenen Zeilenoperation in den Linke-Bank-Zustand zu schalten.

13. Verfahren nach Anspruch 11 oder 12, gekennzeichnet durch ein Bereitstellen von Puffern (156, 158) an Eingängen des Flipflops (150).

14. Verfahren nach einem der Ansprüche 11 bis 13, gekennzeichnet durch ein Bereitstellen von Puffern (164, 166) an Ausgängen des Flipflops (150).

15. Verfahren nach Anspruch 14, gekennzeichnet durch ein Bereitstellen von invertierenden Puffern (164, 166) an den Ausgängen (168, 170) des Flipflops (150).

16. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt, bei dem der Leseverstärker (10) nach auf die rechte Bank bezogenen Zeilenoperationen von der rechten Bank vorgeladen wird, das Belassen des Flipflops (150) im Rechte-Bank-Zustand nach auf die rechte Bank bezogenen Zeilenoperationen und das Belassen des Flipflops (150) im Linke-Bank-Zustand nach auf die linke Bank bezogenen Zeilenoperationen umfasst.

17. Verfahren nach einem der Ansprüche 10 bis 16, gekennzeichnet durch ein Bereitstellen eines linken Paares von Trenntransistoren (26, 28), das zwischen dem Leseverstärker (10) und einem linken Paar von Bitleitungen (16, 18) angeordnet ist, und eines rechten Paares von Trenntransistoren (20, 22), das zwischen dem Leseverstärker (10) und einem rechten Paar von Bitleitungen (12, 14) angeordnet ist, wobei der Schritt, bei dem der Leseverstärker (10) vor Zeilenoperationen, die sich auf die rechte Bank beziehen, mit dieser Bank verbunden wird, das Durchschalten des rechten Paars von Trenntransistoren (20, 22) und das Sperren des linken Paars von Trenntransistoren (26, 28) umfasst und der Schritt, bei dem der Leseverstärker (10) vor Zeilenoperationen, die sich auf die linke Bank beziehen, mit dieser Bank verbunden wird, das Durchschalten des linken Paars von Trenntransistoren (26, 28) und das Sperren des rechten Paars von Trenntransistoren (20, 22) umfasst.