DE102007007565A1 - Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements - Google Patents

Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements Download PDF

Info

Publication number
DE102007007565A1
DE102007007565A1 DE102007007565A DE102007007565A DE102007007565A1 DE 102007007565 A1 DE102007007565 A1 DE 102007007565A1 DE 102007007565 A DE102007007565 A DE 102007007565A DE 102007007565 A DE102007007565 A DE 102007007565A DE 102007007565 A1 DE102007007565 A1 DE 102007007565A1
Authority
DE
Germany
Prior art keywords
read
vsa
potential
write
predetermined
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102007007565A
Other languages
English (en)
Inventor
Marc Berthel
Dominique Savignac
Helmut Schneider
Axel Strobel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Priority to DE102007007565A priority Critical patent/DE102007007565A1/de
Priority to US12/032,336 priority patent/US7808853B2/en
Publication of DE102007007565A1 publication Critical patent/DE102007007565A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die Erfindung betrifft ein Halbleiter-Speicherbauelement und ein Verfahren zum Betrieb eines Halbleiter-Speicherbauelements, welches mindestens einen Lese- bzw. Schreib-/Leseverstärker (1) aufweist, wobei das Verfahren die Schritte aufweist: - Ändern des Substratpotentials (NSAWELL) des Lese- bzw. Schreib-/Leseverstärkers (1).

Description

  • Die Erfindung betrifft ein Halbleiter-Speicherbauelement, insbesondere ein DRAM (Dynamic Random Access Memory), und ein Verfahren zum Betrieb eines Halbleiter-Speicherbauelements.
  • Bei DRAMs können die jeweiligen Speicherzellen z. B. im Wesentlichen aus Kondensatoren bestehen. Die Speicherzellen/Kondensatoren können mit Bitleitungen verbunden werden, die dazu dienen, einen Datenwert, der aus der Speicherzelle ausgelesen werden soll, oder einen Datenwert, der in die Speicherzelle eingelesen werden soll, zu übertragen.
  • Beim Auslesen aus einer Speicherzelle wird ein Zugriffstransistor, der mit dem Kondensator einer Speicherzelle verbunden ist, durch die Aktivierung einer Wortleitung durchgeschaltet, und der in dem Kondensator gespeicherte Ladungszustand wird an die Bitleitung angelegt.
  • Dann wird das aus dem Kondensator austretende schwache Signal von einem Lese- bzw. Schreib-/Leseverstärker verstärkt. Der Lese- bzw. Schreib-/Leseverstärker weist komplementäre Signaleingänge auf. Die mit diesen Signaleingängen verbundenen Bitleitungen werden als Bitleitung und komplementäre Bitleitung bezeichnet.
  • Bei den heutigen DRAMS können als Lese- bzw. Schreib/Leseverstärker sog. "shared sense amplifier" verwendet werden, um Chipplatz zu sparen. Dabei wird ein Lese- bzw. Schreib-/Leseverstärker sowohl während des Auslesens einer Speicherzelle auf der linken Seite und einer Speicherzelle auf der rechten Seite entlang jeweiliger Bitleitungen, die mit einem Lese- bzw. Schreib-/Leseverstärker assoziiert sind, verwendet.
  • Vor dem Auslesen der Speicherzellen werden die entsprechenden Bitleitungsabschnitte, d. h. die entsprechenden Abschnitte der nicht-komplementären Bitleitung und der komplementären Bitleitung, durch so genannte Vorladungs-/Ausgleichsschaltungen (precharge/equalize circuits), die mit den Bitleitungen verbunden sind, auf dasselbe Potential vorgeladen. Dieses Potential kann z. B. der Hälfte der Spannung einer Bitleitung in einem logisch hohen Zustand entsprechen (d. h. VBLH/2). Dies stellt sicher, dass – vor dem Auslesen von Daten – zwischen dem Potential des Abschnitts der Bitleitung und des Abschnitts der entsprechenden komplementären Bitleitung keine Differenzen auftreten, die anderenfalls die geringe Ladungsmenge, die von dem Kondensator einer Speicherzelle während des Auslesens an die Bitleitungen übertragen wird, überlagern könnten. Unmittelbar vor dem Auslesen der Speicherzellen werden die Vorladungs/Ausgleichsschaltungen, die mit den Bitleitungsabschnitten verbunden sind, die mit der auszulesenden Speicherzelle assoziiert sind, abgeschaltet.
  • Bekannte DRAMs weisen außerdem Isolierschaltungen mit Isoliertransistoren auf, die dazu dienen, den Lese- bzw. Schreib-/Leseverstärker während des Auslesens der Speicherzellen von der Seite/den Bitleitungsabschnitten zu trennen, die nicht mit den auszulesenden Speicherzellen verbunden ist/sind.
  • Jede Isolierschaltung kann z. B. aus zwei NMOS-FETs bestehen, deren Source-Drain-Pfade die entsprechenden Bitleitungsabschnitte unterbrechen können.
  • Bei den bekannten DRAMs werden außerhalb der Lese- und Schreibzyklen entsprechende Vorspannungen an die Gates der Isoliertransistoren der Isolierschaltungen angelegt. Diese Vorspannungen können z. B. einer intern in dem DRAM Bauelement erzeugten Spannung (VINT) entsprechen.
  • Unmittelbar vor dem Auslesen einer Speicherzelle wird diejenige Seite des Lese- bzw. Schreib-/Leseverstärkers, die mit den nicht auszulesenden Speicherzellen verbunden ist, von dem/den entsprechenden Bitleitungsabschnitt(en) abgekoppelt, indem die Gates der entsprechenden Isoliertransistoren, die sich auf dieser Seite des Lese- bzw. Schreib-/Leseverstärkers befinden, geerdet werden. Gleichzeitig kann die andere Seite des Lese- bzw. Schreib-/Leseverstärkers auf verbesserte Art und Weise mit dem/den entsprechenden Bitleitungsabschnitt(en) gekoppelt werden, indem die Gatespannung, die an die Gates der Isoliertransistoren angelegt wird, die sich auf der anderen Seite des Lese- bzw. Schreib-/Leseverstärkers befinden, z. B. von dem oben genannten Anfangswert VINT auf einen Spannungswert VPP erhöht wird.
  • Das eigentliche Auslesen der Speicherzelle wird kurz darauf initiiert, indem entsprechende Wortleitungssignale die Zugriffstransistoren, die mit den Speicherkondensatoren verbunden sind, durchschalten. Dann werden entsprechende Aktivierungsspannungen an den Lese- bzw. Schreib/Leseverstärker angelegt, woraufhin der Lese- bzw. Schreib/Leseverstärker die Potentialdifferenzen, die von den Speicherkondensatoren an die entsprechenden Bitleitungsabschnitte übertragen werden, verstärkt und ein entsprechend verstärktes Differentialsignal ausgibt.
  • Das entsprechend verstärkte Differentialsignal wird von dem Lese- bzw. Schreib-/Leseverstärker an entsprechende lokale Datenleitungen übertragen, wobei die lokalen Datenleitungen durch entsprechende Transistoren („Bitschalter") an die Lese- bzw. Schreib-/Leseverstärker gekoppelt werden können.
  • Um die lokalen Datenleitungen mit dem Lese- bzw. Schreib/Leseverstärker zu verbinden, wird ein an das Gate der oben genannten Transistoren (Bitschalter) angelegtes Steuersignal CSL in einen logisch hohen Zustand versetzt (z. B. die o. g. Spannung VINT), so dass die entsprechenden Transistoren (Bitschalter) durchgeschaltet werden.
  • Das oben genannte verstärkte Differentialsignal wird von den lokalen Datenleitungen zu entsprechenden globalen Datenleitungen und zur weiteren Verstärkung zu einem weiteren Leseverstärker (so genannter „sekundärer Leseverstärker") übertragen.
  • Die Treiberschaltung für das oben genannte, an das Gate der oben genannten Transistoren (Bitschalter) angelegte Steuersignal CSL kann ein einfacher Inverter sein, der das Schalten des CSL-Signals zwischen z. B. 0 V und z. B. VINT ermöglicht.
  • Für das oben genannte Auslesen von Speicherzellen ("Lesezugriff") können beide lokalen Datenleitungen (z. B. LocalDataLine_t und LocalDataLine_c genannt), die mit einem entsprechenden Lese- bzw. Schreib-/Leseverstärker assoziiert sind, zunächst auf einen Spannungspegel von z. B. VBLH vorgeladen werden (wobei VBLH z. B. kleiner ist als VINT).
  • Wenn CSL aktiviert wird, kann eine erste der oben genannten lokalen Datenleitungen (z. B. LocalDataLine_c) – je nach Zustand des Lese- bzw. Schreib-/Leseverstärkers – langsam durch den entsprechenden Bitschaltertransistor entladen werden, wobei das resultierende Differentialsignal (wie oben erwähnt) an die oben genannten globalen Datenleitungen und an den oben genannten weiteren Verstärker (sekundärer Leseverstärker) weitergeleitet wird.
  • Um Daten in die Speicherzellen zu schreiben ("Schreibzugriff"), beispielsweise um eine "0" zu schreiben, kann eine zweite der oben genannten lokalen Datenleitungen (z. B. LocalDataLine_t), die mit dem oben genannten Lese- bzw. Schreib-/Leseverstärker assoziiert ist, auf z. B. 0 V gesetzt werden, während die andere der oben genannten lokalen Datenleitungen (z. B. LocalDataLine_c) weiterhin auf dem oben genannten Vorladungs-Spannungs-Pegel von z. B. VBLH gehalten wird.
  • Der logisch niedrige Spannungspegel der oben genannten LocalDataLine_t wird an eine entsprechende Bitleitung des Bitleitungspaars, die mit dem entsprechenden Lese- bzw. Schreib-/Leseverstärker assoziiert ist, angelegt, was dazu führt, dass der Lese- bzw. Schreib-/Leseverstärker umschaltet bzw. kippt.
  • Bei herkömmlichen DRAMs wird für die im Lese- bzw. Schreib/Leseverstärker vorhandenen Transistoren während des Betriebs des Lese- bzw. Schreib-/Leseverstärkers bzw. während der o. g. Schreib-/Lesezyklen ein konstantes, nicht verändertes Substratpotential verwendet.
  • Es ist daher Aufgabe der Erfindung, ein neuartiges Halbleiter-Bauelement, insbesondere DRAM, und ein neuartiges Verfahren zum Betrieb eines Halbleiter-Bauelements, insbesondere Speicherbauelements zur Verfügung zu stellen.
  • Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 18.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird ein Halbleiter-Speicherbauelement zur Verfügung gestellt, welches mindestens einen Lese- bzw. Schreib-/Leseverstärker mit im Verlauf eines Aktivierungszyklus bzw. eines Lese- und/oder Schreibzyklus änderbarem Substratpotential aufweist.
  • Vorteilhaft kann das Substratpotential – abwechselnd – zwischen einem ersten vorgegebenen Potential, und einem zweiten vorgegebenen Potential umgeschaltet werden.
  • Das erste vorgegebene Potential kann z. B. ein positives Potential sein, und das zweite vorgegebene Potential ein negatives Potential.
  • Dadurch kann insbesondere z. B. erreicht werden, dass der Lese- bzw. Schreib-/Leseverstärker relativ schnell arbeitet, und dennoch die Leckströme relativ klein gehalten werden.
  • Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
  • 1 eine schematische Detail-Darstellung des Aufbaus eines Teil-Abschnitts eines Halbleiter-Speicherbauelements, bei dem ein Lese- bzw. Schreib-/Leseverstärker gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verwendet werden kann;
  • 2 eine schematische Darstellung des Aufbaus eines Abschnitts des Halbleiter-Speicherbauelements, der den in 1 gezeigten Teil-Abschnitt enthalten kann, mit mehreren Array-Bereichen, Leseverstärkerbereichen und Segment-Treiber-Bereichen;
  • 3 ein schematisches Timing-Diagramm zur Veranschaulichung des zeitlichen Verlaufs von im Halbleiter-Speicherbauelement verwendeten/vorkommenden Spannungen/Potentialen;
  • 4 eine schematische Schnittansicht von im in 1 gezeigten Lese- bzw. Schreib-/Leseverstärker verwendeten Transistoren; und
  • 5 eine schematische beispielhafte Darstellung einer zum Umschalten des Lese- bzw. Schreib-/Leseverstärker-Substratpotentials verwendbaren Schaltung.
  • 1 zeigt – schematisch – einen Teil-Abschnitt eines Halbleiter-Speicherbauelements, insbesondere DRAMs (Dynamic Random Access Memory).
  • Das Halbleiter-Speicherbauelement weist einen Lese- bzw. Schreib-/Leseverstärker 1 auf, der z. B. aus zwei NMOS-FETs 2 und 3 und zwei PMOS-FETs 4 und 5 besteht, die in der Art eines Flip-Flops miteinander verbunden sind.
  • Ein Ende des Source-Drain-Pfads des ersten NMOS-FETs 2 ist mit einer Bitleitung 6 (BitLine_t) verbunden. Außerdem ist das Gate des ersten NMOS-FETs 2 mit einer weiteren Bitleitung 7 (BitLine_c), die komplementär zu der Bitleitung 6 ist, verbunden. Des Weiteren ist das andere Ende des Source-Drain-Pfads des ersten NMOS-FETs 2 mit einem Ende des Source-Drain-Pfads des zweiten NMOS-FETs 3 verbunden, dessen Source-Drain-Pfad an seinem anderen Ende mit der komplementären Bitleitung 7 verbunden ist. Außerdem ist das Gate des zweiten NMOS-FETs 3 mit der Bitleitung 6 verbunden.
  • Ein Ende des Source-Drain-Pfads des ersten PMOS-FETs 4 ist mit der Bitleitung 6 verbunden. Außerdem ist das Gate des ersten PMOS-FETs 4 mit der komplementären Bitleitung 7 verbunden. Des Weiteren ist das andere Ende des Source-Drain-Pfads des ersten PMOS-FETs 4 mit einem Ende des Source-Drain-Pfads des zweiten PMOS-FETs 5 verbunden, dessen Source-Drain-Pfad an seinem anderen Ende mit der komplementären Bitleitung 7 verbunden ist. Außerdem ist das Gate des zweiten PMOS-FETs 5 mit der Bitleitung 6 verbunden.
  • Wenn der Lese- bzw. Schreib-/Leseverstärker 1 aktiviert wird, werden entsprechende Spannungen SAE (genauer: entsprechende Spannungen SAEN bzw. SAEP, so wie z. B. in 1 dargestellt) an die Verbindungspunkte der Source-Drain-Pfade der beiden NMOS-FETs 2 und 3 und der beiden PMOS-FETs 4 und 5 angelegt.
  • Der Lese- bzw. Schreib-/Leseverstärker 1 ist links und rechts mit einer Isolierschaltung 8 bzw. 9 verbunden. Die Isolierschaltungen 8 und 9 bestehen jeweils aus zwei NMOS-FETs 10, 11 bzw. 12, 13, deren Source-Drain-Pfade die Bitleitungen 6 und 7 unterbrechen können, um die entsprechende Seite des Lese- bzw. Schreib-/Leseverstärkers 1 während des Auslesens oder Schreibens von Daten aus oder in die Speicherzellen, die sich auf der jeweils anderen Seite des Lese- bzw. Schreib-/Leseverstärkers 1 befinden, zu entkoppeln.
  • Die Gates der NMOS-FETs 10, 11 bzw. 12, 13 der Isolierschaltungen 8, 9, die miteinander verbunden sind, können über eine Steuerspannung ISOL (im Falle der Isolierschaltung 8 auf der linken Seite des Lese- bzw. Schreib-/Leseverstärkers 1) oder eine Steuerspannung ISOR (im Falle der Isolierschaltung 9 auf der rechten Seite des Lese- bzw. Schreib-/Leseverstärkers 1) angesteuert werden.
  • Der in 1 gezeigte DRAM-Abschnitt weist außerdem zwei Vorladungs-/Ausgleichsschaltungen 32 und 14 auf, die in 1 auf der linken und rechten Seite nahe den Isolierschaltungen 8 und 9 dargestellt sind. Die Vorladungs/Ausgleichsschaltungen 32 und 14 dienen dazu, die entsprechenden Abschnitte der Bitleitung 6 und der komplementären Bitleitung 7 vor dem Auslesen von Daten aus einer oder dem Schreiben von Daten in eine Speicherzelle auf dieselbe Spannung zu laden, z. B. eine Spannung, die der Hälfte der Spannung einer Bitleitung in einem logisch hohen Zustand (VBLH/2) entspricht.
  • Jede Vorladungs-/Ausgleichsschaltung 32, 14 besteht aus drei NMOS-Transistoren 15, 16, 17 bzw. 18, 19, 20. Der Source-Drain-Pfad eines ersten der drei entsprechenden NMOS-Transistoren 17 oder 20 einer entsprechenden Vorladungs-/Ausgleichsschaltung 32, 14 ist zwischen die Bitleitung 6 und die komplementäre Bitleitung 7 geschaltet. Die Source-Drain-Pfade der beiden anderen NMOS-Transistoren 15, 16 bzw. 18, 19 sind in Reihe geschaltet, wobei die Reihenschaltung ebenfalls zwischen die Bitleitung 6 und die komplementäre Bitleitung 7 geschaltet ist. Wie aus 1 hervorgeht, liegt die oben genannte Spannung VBLH/2 an dem Verbindungspunkt der Source-Drain-Pfade der beiden NMOS-Transistoren 15, 16 bzw. 18, 19 an. Die Gates der drei NMOS-FETs 15, 16, 17 bzw. 18, 19, 20 der Vorladungs-/Ausgleichsschaltungen 32, 14 sind miteinander und mit einer Steuerspannung EQLL bzw. EQLR verbunden, die von einer (in 1 nicht gezeigten) Steuerschaltung zugeführt wird, um die Vorladungs-/Ausgleichsschaltungen 32, 14 an- und abzuschalten.
  • Wie aus 1 ersichtlich ist, ist eine Vielzahl von Speicherzellen 22a, 26a, 27a, 28a (sowie weitere, in 1 nicht gezeigte Speicherzellen) mit jeder der Bitleitungen 6 und 7 verbunden. Die Speicherzellen 22a, 26a, 27a, 28a weisen jeweils einen Speicherkondensator 21, 23, 24, 25 auf, der mit den Bitleitungen 6 oder 7 über den Source-Drain-Pfad eines entsprechenden Zugriffstransistors 22, 26, 27, 28, der aus einem NMOS-FET besteht, verbunden werden kann.
  • Die Zugriffstransistoren 22, 26, 27, 28 können über entsprechende Wortleitungen 29, 30, 31, 33 angesteuert werden.
  • Wie des Weiteren aus 1 ersichtlich ist, kann eine erste lokale Datenleitung 101 ("LocalDataLine_t") über den Source-Drain-Pfad eines entsprechenden Transistors 103 ("Bitschalter") (hier: ein NMOS-FET BS_t) mit der Bitleitung 6 verbunden werden, und eine zweite lokale Datenleitung 102 ("LocalDataLine_c") kann über den Source-Drain-Pfad eines entsprechenden Transistors 104 ("Bitschalter") (hier: ein NMOS-FET BS_c) mit der komplementären Bitleitung 7 verbunden werden.
  • Die Transistoren 103, 104 können durch Anlegen eines entsprechenden Steuersignals CSL an die Gates der Transistoren 103, 104 (z. B. über entsprechende Paare von CSL-Steuerleitungen 105, 106), an- und abgeschaltet werden (so dass die Bitleitungen 6, 7 mit den lokalen Datenleitungen 101, 102 verbunden/von den lokalen Datenleitungen 101, 102 getrennt werden).
  • Wie in 2 gezeigt ist, kann der oben genannte Lese- bzw. Schreib-/Leseverstärker 1 (zusammen mit mehreren weiteren, ähnlich oder identisch wie der Lese- bzw. Schreib/Leseverstärker 1 aufgebauten Lese- bzw. Schreib/Leseverstärkern) in einem der mehreren entsprechenden Leseverstärkerbereichen 201, 301, 401, 501, 601 des DRAMs angeordnet sein.
  • Des Weiteren können die oben genannten Speicherzellen 22a, 26a, 27a, 28a in entsprechenden Zellfeldbereichen 201a, 301a, 401a, 501a bzw. Array-Bereichen des DRAMs angeordnet sein (wobei die Speicherzellen 22a, 26a, die gemäß 1 auf der linken Seite des Lese- bzw. Schreib-/Leseverstärkers 1 angeordnet sind, z. B. in dem jeweils links vom jeweiligen Leseverstärkerbereich 201, 301, 401, 501, 601 liegenden Zellfeldbereich angeordnet sind, und wobei die Speicherzellen 27a, 28a, die gemäß 1 auf der rechten Seite des Lese- bzw. Schreib-/Leseverstärkers 1 angeordnet sind, z. B. in dem jeweils rechts vom jeweiligen Leseverstärkerbereich 201, 301, 401, 501, 601 liegenden Zellfeldbereich angeordnet sind).
  • Die oben genannten lokalen Datenleitungen 101, 102 können mit entsprechenden globalen Datenleitungen gekoppelt werden, die – ausgehend von einem entsprechenden Spaltendecoderbereich des DRAMs (hier nicht dargestellt) – z. B. im Wesentlichen parallel zu den oben genannten Bitleitungen 6, 7 (und vielen anderen, nicht gezeigten Bitleitungen BL) (und im Wesentlichen rechtwinklig zu den oben genannten Wortleitungen 29, 33, 30, 31 (und vielen anderen, nicht gezeigten Wortleitungen WL)), und im Wesentlichen parallel zu den oben genannten Paaren von CSL-Steuerleitungen 105, 106 (und vielen anderen, nicht gezeigten CSL-Steuer-Leitungen) durch die oben genannten Leseverstärkerbereiche 201, 301, 401, 501, 601 und die oben genannten Zellfeldbereiche 201a, 301a, 401a, 501a des DRAMs verlaufen können.
  • Die o. g. Wortleitungen 29, 30, 31, 33 können jeweils von in entsprechenden Segment-Treiber-Bereichen 201b, 301b, 401b, 501b bzw. Wortleitungs-Treiber-Bereichen 201b, 301b, 401b, 501b angeordneten Steuereinrichtungen angesteuert werden.
  • Nun wird wieder auf 1 Bezug genommen. Um Daten aus z. B. der Speicherzelle 22a auszulesen („Lesezugriff"), wird der entsprechende Zugriffstransistor 22 durch Aktivieren der entsprechenden Wortleitung 33 durchgeschaltet (was zu einer Durchschaltung aller der mehreren Zugriffstransistoren 22, etc. führt, die mit der entsprechenden Wortleitung 33 verbunden und in ein und derselben Zeile des entsprechenden Zellfeldbereichs angeordnet sind).
  • Zum Aktivieren der – vorher z. B. mittels eines entsprechenden „precharge"- bzw. Wortleitungs-Deaktivier-Befehls deaktivierter – Wortleitung 33 dient z. B. ein entsprechender „activate"- bzw. Wortleitungs-Aktivier-Befehl.
  • Das Aktivieren der Wortleitung 33 kann z. B. – wie in 3 veranschaulicht – zu einem Zeitpunkt t0 erfolgen.
  • Durch das Aktivieren der Wortleitung 33 – vgl. den in 3 gezeigten Anstieg der an der Wortleitung 33 anliegenden Spannung WL ab dem Zeitpunkt t0 – wird der in dem Kondensator 21 der entsprechenden Speicherzelle 22a gespeicherte Ladungszustand an die entsprechende Bitleitung 6, 7 angelegt.
  • Dies führt – wie in 3 dargestellt – zu einem entsprechenden Anstieg/Abfall der an den Bitleitungen 6, 7 (BL, bBL) anliegenden Spannung.
  • Dann wird – z. B. zu dem in 3 gezeigten Zeitpunkt t2 – der oben genannte Lese- bzw. Schreib-/Leseverstärker 1 aktiviert, und dadurch das aus dem Kondensator 21 austretende schwache Signal durch den oben genannten Lese- bzw. Schreib/Leseverstärker 1 verstärkt.
  • Vor dem Auslesen einer Speicherzelle werden entsprechende Bitleitungsabschnitte, d. h. entsprechende Abschnitte der nicht-komplementären Bitleitung 6 und der komplementären Bitleitung 7, durch eine entsprechende der oben genannten Vorladungs-/Ausgleichsschaltungen 32, 14 auf dasselbe Potential vorgeladen, das z. B. der Hälfte der Spannung einer Bitleitung in dem h-Zustand (= VBLH/2) entsprechen kann.
  • Unmittelbar vor dem Auslesen einer Speicherzelle wird die entsprechende Vorladungs-/Ausgleichsschaltung 32, 14 abgeschaltet.
  • Wie aus 1 ersichtlich ist, ist der Lese- bzw. Schreib/Leseverstärker 1 ein sog. "shared sense amplifier", der sowohl während des Auslesens einer Speicherzelle (z. B. der Speicherzelle 22a), die sich auf der linken Seite, als auch einer Speicherzelle (z. B. der Speicherzelle 28a), die sich auf der rechten Seite entlang der oben genannten Bitleitungen 6, 7 befindet, verwendet wird.
  • Mit Hilfe der oben genannten Isolierschaltungen 8, 9 wird der Lese- bzw. Schreib-/Leseverstärker 1 während des Auslesens einer Speicherzelle (z. B. der Speicherzelle 22a) von der Seite/dem Bitleitungsabschnitt, die/der nicht mit den auszulesenden Speicherzellen verbunden ist, getrennt und mit der Seite/dem Bitleitungsabschnitt gekoppelt, die/der mit den auszulesenden Speicherzellen (z. B. der Speicherzelle 22a) verbunden ist.
  • Das eigentliche Auslesen der Speicherzelle (z. B. der Speicherzelle 22a) wird kurz danach – wie oben erwähnt – durch Durchschalten des entsprechenden Zugriffstransistors (z. B. des Transistors 22), der mit dem entsprechenden Kondensator (z. B. dem Kondensator 21) verbunden ist, initiiert, indem die entsprechende Wortleitung (z. B. die Wortleitung 33) aktiviert wird.
  • Dann werden entsprechende Aktivierungsspannungen an den Lese- bzw. Schreib-/Leseverstärker 1 angelegt, woraufhin der Lese- bzw. Schreib-/Leseverstärker 1 die Potentialdifferenzen, die von dem entsprechenden Kondensator 21 übertragen werden, verstärkt und ein entsprechend verstärktes Differentialsignal ausgibt.
  • Das entsprechend verstärkte Differentialsignal wird von dem Lese- bzw. Schreib-/Leseverstärker 1 zu dem oben genannten Paar von lokalen Datenleitungen 101, 102 übertragen.
  • Um das oben genannte Paar von lokalen Datenleitungen 101, 102 mit dem Lese- bzw. Schreib-/Leseverstärker 1 zu verbinden, wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL von einem logisch niedrigen in einen logisch hohen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 ("Bitschalter") durchgeschaltet werden.
  • Das oben genannte verstärkte Differentialsignal wird dann von dem oben genannten Paar von lokalen Datenleitungen 101, 102 an entsprechende globale Datenleitungen übertragen, und von dort zu einem weiteren Verstärker (so genannter „sekundärer Leseverstärker") zur weiteren Verstärkung.
  • Daraufhin kann – z. B. zu dem in 3 gezeigten Zeitpunkt t3 bzw. t5 – der oben genannte Lese- bzw. Schreib/Leseverstärker 1 wieder deaktiviert werden.
  • Danach wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL wieder von dem oben genannten logisch hohen in den oben genannten logisch niedrigen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 („Bitschalter") das oben genannte Paar von lokalen Datenleitungen 101, 102 wieder von dem Lese- bzw. Schreib-/Leseverstärker 1 trennen.
  • Daraufhin kann – insbesondere, falls ein darauffolgender Zugriff eine Speicherzelle betrifft, die einer anderen Wortleitung zugeordnet ist, als die Speicherzelle des vorangehenden Zugriffs – die entsprechende Wortleitung 33 wieder deaktiviert werden. Zum Deaktivieren der Wortleitung 33 dient z. B. ein entsprechender „precharge"- bzw. Wortleitungs-Deaktivier-Befehl.
  • Das Deaktivieren der Wortleitung 33 kann z. B. – wie in 3 veranschaulicht – zu einem Zeitpunkt t4 erfolgen, und führt – wie in 3 veranschaulicht – zu einem entsprechenden Abfallen der an der Wortleitung 33 anliegenden Spannung WL.
  • Alternativ kann – insbesondere, falls ein darauffolgender Zugriff eine Speicherzelle betrifft, die derselben Wortleitung 33 zugeordnet ist, wie die Speicherzelle des vorangehenden Zugriffs – die entsprechende Wortleitung 33 (zunächst) im o. g. aktivierten Zustand belassen werden.
  • Um Daten in eine Speicherzelle (z. B. die Speicherzelle 22a) zu schreiben („Schreibzugriff"), wird im Wesentlichen ein zu dem oben beschriebenen Prozess umgekehrter Prozess durchgeführt.
  • Kurz gesagt, wird ein entsprechendes Differentialsignal von der entsprechenden globalen Datenleitung an das entsprechende Paar von lokalen Datenleitungen 101, 102 übertragen.
  • Dann wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL von dem oben genannten logisch niedrigen Zustand in einen logisch hohen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 („Bitschalter") durchgeschaltet werden.
  • Somit wird das Paar von lokalen Datenleitungen 101, 102 mit dem oben genannten Lese- bzw. Schreib-/Leseverstärker 1 verbunden, und das oben genannte, an dem Paar von lokalen Datenleitungen 101, 102 anliegende Differentialsignal wird an den Lese- bzw. Schreib-/Leseverstärker 1 übertragen (und dann an die entsprechende Speicherzelle 22a, die durch Aktivieren einer entsprechenden der oben genannten Wortleitungen 33 ausgewählt wurde).
  • Danach wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL wieder von dem oben genannten logisch hohen in den oben genannten logisch niedrigen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 ("Bitschalter") das oben genannte Paar von lokalen Datenleitungen 101, 102 wieder von dem Lese- bzw. Schreib-/Leseverstärker 1 trennen.
  • Wie aus 3 hervorgeht, wird beim vorliegenden Ausführungsbeispiel für die im Lese- bzw. Schreib/Leseverstärker 1 vorhandenen Transistoren (hier: z. B. die in 1 gezeigten NMOS-FETs 2, 3 bzw. die in 1 gezeigten PMOS-FETs 4, 5) während des Betriebs des Lese- bzw. Schreib-/Leseverstärkers 1 bzw. während des o. g. Aktivierungszyklus (bzw. des o. g. Lesezyklus (und entsprechend auch während des o. g. Schreibzyklus)) ein entsprechend wie weiter unten genauer erläutert veränderliches Substratpotential NSAWELL verwendet (hier z. B.: abwechselnd ein relativ hohes – insbesondere z. B. ein positives – Substratpotential VSA_PWP, und ein relativ niedriges – insbesondere z. B. ein negatives – Substratpotential VSA_PWN_nt).
  • Als – positives – Substratpotential VSA_PWP kann z. B. eine zwischen +0,3 V und +0,9 V liegende Spannung, insbesondere z. B. eine zwischen +0,4 V und +0,8 V liegende Spannung, z. B. +0,5 V oder +0,7 V, etc. verwendet werden, beispielsweise die o. g. Spannung VBLH/2 (d. h. die Hälfte der Spannung einer Bitleitung in einem logisch hohen Zustand).
  • Als – negatives – Substratpotential VSA_PWN_nt kann z. B. eine zwischen 0 V und –1,2 V liegende Spannung verwendet werden, insbesondere z. B. eine zwischen 0 V und –1 V liegende Spannung, z. B. –0,5 V, oder z. B. das Ground-Potential, etc.
  • Vorteilhaft kann – wie aus 3 hervorgeht – (noch) während des o. g. aktivierten Zustands der Wortleitung 33, bzw. (noch) während des o. g. Bewertungsvorgangs, z. B. noch vor Beginn des Aktivierens des Lese- bzw. Schreib/Leseverstärkers 1, oder z. B. alternativ nach dem o. g. Bewertungsvorgang, bzw. (kurz) nach dem Aktivieren des Lese- bzw. Schreib-/Leseverstärkers 1 – z. B. zu einem in 3 gezeigten Zeitpunkt t1 – veranlasst werden, dass das für die Transistoren 2, 3, 4, 5 des entsprechenden Lese- bzw. Schreib-/Leseverstärkers 1 verwendete Substratpotential NSAWELL vom o. g. – positiven – Substratpotential VSA_PWP zum o. g. – negativen – Substratpotential VSA_PWN_nt wechselt.
  • Zum Triggern des Wechsels vom o. g. positiven Substratpotential VSA_PWP zum o. g. negativen Substratpotential VSA_PWN_nt kann z. B. der die o. g. Aktivierung der entsprechenden Wortleitung 33 veranlassende – jedoch zum Triggern des Wechsels des Substratpotentials um eine entsprechende Zeitdauer ΔT1 verzögerte – „activate"- bzw. Wortleitungs-Aktivier-Befehl verwendet werden.
  • Zum Verzögern des „activate"- bzw. Wortleitungs-Aktivier-Befehls können z. B. entsprechende Verzögerungsglieder, beispielsweise Inverter, etc. verwendet werden. Vorteilhaft können die Verzögerungsglieder mittels entsprechender, herkömmlicher Trimm-Verfahren aktivier- und deaktivierbar ausgestaltet sein, so dass die tatsächliche Dauer der o. g. Verzögerungs-Zeitdauer ΔT1 für einen entsprechenden DRAM individuell variabel eingestellt, d. h. entsprechend optimiert werden kann.
  • Alternativ kann zum Triggern des Substratpotential-Wechsels z. B. auch ein durch Verzögerung des bzw. der o. g. SAEN- bzw. SAEP-Signale bzw. entsprechender Lese- bzw. Schreib/Leseverstärker-Aktiviersignale gewonnenes Steuersignal verwendet werden.
  • Vorteilhaft kann – wie aus 3 hervorgeht – relativ frühzeitig, z. B. noch vor bzw. lange vor einem (erneuten) Aktivieren der Wortleitung 33, z. B. zu einem in 3 gezeigten Zeitpunkt t5 veranlasst werden, dass das für die Transistoren 2, 3, 4, 5 des entsprechenden Lese- bzw. Schreib-/Leseverstärkers 1 verwendete Substratpotential NSAWELL vom o. g. – negativen – Substratpotential VSA_PWN_nt (zurück) zum o. g. – positiven – Substratpotential VSA_PWP wechselt (z. B. bereits kurz vor oder kurz nach Ablauf des vorhergehenden Aktivierungszyklus, z. B. kurz vor oder kurz nach dem o. g. Deaktivieren der Wortleitung 33 (Zeitpunkt t4) bzw. des Lese- bzw. Schreib-/Leseverstärkers 1 (Zeitpunkt t3), bzw. sobald das Ende des vorhergehenden Aktivierungszyklus erkennbar wird).
  • Zum Triggern des Wechsels vom o. g. negativen Substratpotential VSA_PWN_nt zum o. g. positiven Substratpotential VSA_PWP kann z. B. der die o. g. Deaktivierung der entsprechenden Wortleitung 33 veranlassende – jedoch zum Triggern des Wechsels des Substratpotentials um eine entsprechende Zeitdauer verzögerte – „precharge"- bzw. Wortleitungs-Deaktivier-Befehl verwendet werden, oder z. B. ein – entsprechend verzögerter – „Bank Deselect"-Befehl, etc., etc.
  • Zum Verzögern des entsprechenden Befehls können z. B. wiederum entsprechende Verzögerungsglieder, beispielsweise Inverter, etc. verwendet werden. Diese können – entsprechend wie oben beschrieben – vorteilhaft mittels entsprechender, herkömmlicher Trimm-Verfahren aktivier- und deaktivierbar ausgestaltet sein, so dass die tatsächliche Dauer der o. g. Verzögerungs-Zeitdauer für einen entsprechenden DRAM individuell variabel eingestellt, d. h. entsprechend optimiert werden kann.
  • In 4 ist beispielhaft eine schematische Schnittansicht von im in 1 gezeigten Lese- bzw. Schreib/Leseverstärker 1 verwendeten Transistoren gezeigt (dort: die o. g. NMOS-FETs 2, 3).
  • Diese weisen entsprechende Source-, Gate- und Drain-Anschlüsse 2a, 2b, 2c bzw. 3a, 3b, 3c auf, sowie jeweils einen entsprechenden Bulk-Anschluss 2d bzw. 3d.
  • Zur Ausbildung der Sourcen bzw. Drains der Transistoren 2, 3 des Lese- bzw. Schreib-/Leseverstärkers 1 werden entsprechende n+ – dotierte Bereiche 112a, 112c bzw. 113a, 113c verwendet, die in einer p-dotierten – als Substrat für die Transistoren 2, 3 fungierenden – Wanne 114 angeordnet ist.
  • Wie aus 4 hervorgeht, ist die p-dotierte Wanne 114 mittels einer entsprechenden n-dotierten Isolierschicht 115 bzw. einer entsprechenden – ggf. mit einem WN-Anschluss 2e bzw. 3e verbundenen – Isolier-Wanne 115 vom übrigen auf dem DRAM verwendeten, p-dotierten Substrat 116 isoliert.
  • Dadurch ist es möglich, durch Anlegen entsprechender Spannungen an den Bulk-Anschluss 2d bzw. 3d (bzw. zwischen den Bulk-Anschluss 2d bzw. 3d, und den WN-Anschluss 2e bzw. 3e) für die im Lese- bzw. Schreib-/Leseverstärker 1 vorhandenen Transistoren 2, 3 bzw. 4, 5 die o. g. veränderbaren – abwechselnd positiven und negativen – Substratpotentiale VSA_PWP bzw. VSA_PWN_nt zu erzeugen (während für das o. g. p-dotierte Substrat 116 z. B. ein konstantes, nicht verändertes Substratpotential verwendet wird).
  • Durch das o. g. Verändern des Substratpotentials der im Lese- bzw. Schreib-/Leseverstärker 1 vorhandenen Transistoren 2, 3 bzw. 4, 5 kann z. B. erreicht werden, dass der sich beim Betreiben des Lese- bzw. Schreib-/Leseverstärkers 1 an den Anschlüssen 2a, 2b, 2c bzw. 3a, 3b, 3c der Transistoren 2, 3 bzw. 4, 5 ergebende, insbesondere auf entsprechende Transistor-Kapazitäten zurückzuführende Umschalt-Verschiebestrom aus entsprechenden Versorgungsnetzen (z. B. VBLH, bzw. VBLL, etc.) geliefert werden kann. Dadurch kann vermieden werden, dass das Bitleitungs-Homogenisierpotential gestört wird.
  • In 5 ist beispielhaft eine zum o. g. Umschalten bzw. Verändern des Lese- bzw. Schreib-/Leseverstärker-Substratpotentials verwendbaren Schaltung 700 gezeigt.
  • Die Schaltung 700 kann z. B. – wie in 2 veranschaulicht – in einem entsprechenden Schnitt-Bereich 201c, 301c, 401c, 501c zwischen einem jeweiligen der o. g Segment-Treiber-Bereiche 201b, 301b, 401b, 501b, und einem jeweiligen der o. g. Leseverstärkerbereiche 201, 301, 401, 501 angeordnet sein.
  • Die Schaltung 700 kann vorteilhaft – lokal – das Substratpotential sämtlicher in einem entsprechenden Leseverstärkerbereich 201, 301, 401, 501 angeordneter Lese- bzw. Schreib-/Leseverstärker 1 steuern bzw. umschalten.
  • Alternativ kann stattdessen auch eine Schaltung verwendet werden, die nicht nur – lokal – das Substratpotential sämtlicher in einem entsprechenden Leseverstärkerbereich 201, 301, 401, 501 angeordneter Lese- bzw. Schreib-/Leseverstärker steuert, sondern – global – das Substratpotential sämtlicher in einem entsprechenden Leseverstärker-Streifen 1201, 1301 angeordneter Lese- bzw. Schreib-/Leseverstärker (d. h. das Substratpotential von in mehreren, verschiedenen Leseverstärkerbereichen 201, 301, 401, 501 angeordneten Lese- bzw. Schreib-/Leseverstärkern).
  • Die Schaltung 700 kann – wieder bezogen auf 5 – z. B. vier Transistoren 1051, 1052, 1053, 1054 aufweisen, hier: einen PMOS-FET 1051, und drei NMOS-FETs 1052, 1053, 1054.
  • Ein Ende des Source-Drain-Pfads des PMOS-FETs 1051 ist mit einem Ende des Source-Drain-Pfads des NMOS-FETs 1052 verbunden.
  • Das andere Ende des Source-Drain-Pfads des NMOS-FETs 1052 ist an eine Leitung 1058 angeschlossen.
  • Des weiteren ist der Steueranschluss des PMOS-FETs 1051 an den Steueranschluss des NMOS-FETs 1052 angeschlossen, und an eine Leitung 1055, an die ein Substratpotential-Wechsel-Signal MPWSWITCH angelegt werden kann.
  • Wie aus 5 weiter hervorgeht, sind die o. g. Enden der Source-Drain-Pfade der PMOS- und NMOS-FETs 1051, 1052 des weiteren an den Steueranschluss des NMOS-FETs 1053 angeschlossen.
  • Ein Ende des Source-Drain-Pfads des NMOS-FETs 1053 ist an eine Leitung 1056 angeschlossen, und ein anderes Ende des Source-Drain-Pfads des NMOS-FETs 1053 an eine Leitung 1057.
  • Entsprechend ähnlich ist ein Ende des Source-Drain-Pfads des NMOS-FETs 1054 – ebenfalls – an die o. g. Leitung 1056 angeschlossen, und ein anderes Ende des Source-Drain-Pfads des NMOS-FETs 1054 an die o. g. Leitung 1058.
  • Der Steueranschluss des NMOS-FETs 1054 ist mit der o. g. Leitung 1055 verbunden, an der – wie erläutert – das o. g. Substratpotential-Wechsel-Signal MPWSWITCH angelegt werden kann.
  • An den o. g. Leitungen 1057 bzw. 1058 werden jeweils unterschiedliche, konstante Spannungen angelegt, insbesondere z. B. an die Leitung 1057 eine erste konstante Spannung, die z. B. dem o. g. – in 3 gezeigten – Substratpotential VSA_PWP entspricht, und an die Leitung 1058 eine zweite – unterschiedliche – konstante Spannung, die z. B. dem o. g. – in 3 gezeigten – Substratpotential VSA_PWN_nt entspricht (oder umgekehrt).
  • Die Leitung 1056 kann – zum Steuern bzw. Ändern des Substratpotentials der entsprechenden Lese- bzw. Schreib/Leseverstärker 1 – z. B. mit den in 4 gezeigten Bulk- bzw. WP-Anschlüssen der entsprechenden Lese- bzw. Schreib/Leseverstärker 1 verbunden sein.
  • Soll das Substratpotential entsprechend wie oben erläutert – z. B. zu dem in 3 gezeigten Zeitpunkt t1 bzw. t5 – entsprechend geändert werden, wird – z. B. getriggert durch die oben erläuterten Befehle – ein entsprechender Zustandswechsel des an der Leitung 1055 anliegenden Substratpotential-Wechsel-Signals MPWSWITCH veranlasst.
  • Wie sich aus den Ausführungen oben ergibt, wird das o. g. Substratpotential-Wechsel-Signal MPWSWITCH auf nicht-invertierte Weise (direkt) an den Steueranschluss des NMOS-FETs 1054 angelegt, und auf – durch die FETs 1051, 1052 – invertierte Weise an den Steueranschluss des NMOS-FETs 1053.
  • Durch den o. g. Zustandswechsel des an der Leitung 1055 anliegenden Substratpotential-Wechsel-Signals MPWSWITCH wird z. B. der NMOS-FET 1054 von einem gesperrten in einen leitenden Zustand gebracht; des weiteren wird der PMOS-FET 1051 von einem leitenden in einen gesperrten Zustand gebracht, und der NMOS-FET 1052 von einem gesperrten in einen leitenden Zustand, und dadurch der NMOS-FET 1053 von einem leitenden in einen gesperrten Zustand (bzw. umgekehrt der NMOS-FET 1054 von einem leitenden in einen gesperrten Zustand; und der PMOS-FET 1051 von einem gesperrten in einen leitenden Zustand, der NMOS-FET 1052 von einem leitenden in einen gesperrten Zustand, und dadurch der NMOS-FET 1053 von einem gesperrten in einen leitenden Zustand).
  • Im gesperrtem Zustand des NMOS-FETs 1053, und leitendem Zustand des NMOS-FETs 1054 ist die Leitung 1056 leitend mit der Leitung 1058 verbunden, und im leitenden Zustand des NMOS-FETs 1053, und gesperrten Zustand des NMOS-FETs 1054 ist die Leitung 1056 leitend mit der Leitung 1057 verbunden.
  • Durch den o. g. Zustandswechsel des an der Leitung 1055 anliegenden Substratpotential-Wechsel-Signals MPWSWITCH wird somit erreicht, dass an der Leitung 1056 statt der o. g. ersten (an der Leitung 1057 anliegenden) Spannung dann die o. g. hiervon unterschiedliche zweite (an der Leitung 1058) anliegende Spannung ausgegeben wird, bzw. umgekehrt statt der o. g. zweiten (an der Leitung 1058 anliegenden) Spannung dann die o. g. hiervon unterschiedliche erste (an der Leitung 1057) anliegende Spannung, wodurch an den entsprechenden Lese- bzw. Schreib-/Leseverstärkern 1 entweder das o. g. relativ hohe, insbesondere positive, oder das o. g. relativ niedrige, insbesondere negative Substratpotential erzeugt wird (insbesondere die o. g. – in 3 gezeigten – Substratpotentiale VSA_PWP bzw. VSA_PWN_nt).
  • Das o. g. Verfahren, insbesondere die weiter oben beschriebene Substratpotential-Änderung kann auf identische oder entsprechend ähnliche Weise wie oben erläutert statt bei dem hier beispielhaft gezeigten "shared sense amplifier" bzw. geteilten Lese- bzw. Schreib-/Leseverstärker 1 auch bei beliebigen anderen Lese- bzw. Schreib-/Leseverstärkern verwendet werden, insbesondere bei entsprechenden „non-shared sense amplifiern" bzw. nicht-geteilten Lese- bzw. Schreib/Leseverstärkern (die dann z. B. keine Isolierschaltungen 8, 9 aufweisen), etc., und/oder – statt bei DRAMs – auch bei beliebigen anderen Halbleiter-Speicherbauelementen, z. B. ROMs, beispielsweise bei PROMs, EPROMs, EEPROMs, etc., oder z. B. bei Flash-Speicherbauelementen, oder bei anderen Arten von RAMs als bei DRAMs, z. B. bei SRAMs, etc., etc.
    • 1
    Lese- bzw. Schreib-/Leseverstärker
    2
    erster NMOS-FET des Leseverstärkers
    2a
    Source-Anschluss
    2b
    Gate-Anschluss
    2c
    Drain-Anschluss
    2d
    Bulk-Anschluss
    2e
    WN-Anschluss
    3
    zweiter NMOS-FET des Leseverstärkers
    3a
    Source-Anschluss
    3b
    Gate-Anschluss
    3c
    Drain-Anschluss
    3d
    Bulk-Anschluss
    3e
    WN-Anschluss
    4
    erster PMOS-FET des Leseverstärkers
    5
    zweiter PMOS-FET des Leseverstärkers
    6
    Bitleitung
    7
    komplementäre Bitleitung
    8
    erste Isolierschaltung
    9
    zweite Isolierschaltung
    10
    erster NMOS-FET der ersten Isolierschaltung
    11
    zweiter NMOS-FET der ersten Isolierschaltung
    12
    erster NMOS-FET der zweiten Isolierschaltung
    13
    zweiter NMOS-FET der zweiten Isolierschaltung
    14
    zweite Vorladungs-/Ausgleichsschaltung
    15
    erster NMOS-FET der ersten Vorladungs-/Ausgleichsschaltung
    16
    zweiter NMOS-FET der ersten Vorladungs-/Ausgleichsschaltung
    17
    dritter NMOS-FET der ersten Vorladungs-/Ausgleichsschaltung
    18
    erster NMOS-FET der zweiten Vorladungs-/Ausgleichsschaltung
    19
    zweiter NMOS-FET der zweiten Vorladungs-/Ausgleichsschaltung
    20
    dritter NMOS-FET der zweiten Vorladungs-/Ausgleichsschaltung
    21
    Speicherkondensator einer Speicherzelle
    22
    Zugriffstransistor für eine Speicherzelle
    22a
    Speicherzelle
    23
    Speicherkondensator einer Speicherzelle
    24
    Speicherkondensator einer Speicherzelle
    25
    Speicherkondensator einer Speicherzelle
    26
    Zugriffstransistor für eine Speicherzelle
    26a
    Speicherzelle
    27
    Zugriffstransistor für eine Speicherzelle
    27a
    Speicherzelle
    28
    Zugriffstransistor für eine Speicherzelle
    28a
    Speicherzelle
    29
    Wortleitung
    30
    Wortleitung
    31
    Wortleitung
    32
    erste Vorladungs-/Ausgleichsschaltung
    33
    Wortleitung
    101
    lokale Datenleitung
    102
    lokale Datenleitung
    103
    NMOS-FET
    104
    NMOS-FET
    105
    Steuerleitung
    106
    Steuerleitung
    112a
    n+ – dotierter Bereich
    112c
    n+ – dotierter Bereich
    113a
    n+ – dotierter Bereich
    113c
    n+ – dotierter Bereich
    114
    p-dotierte Wanne
    115
    n-dotierte Isolierschicht
    116
    p-dotiertes Substrat
    201
    Leseverstärkerbereich
    201a
    Zellfeldbereich
    201b
    Segment-Treiber-Bereich
    201c
    Schnitt-Bereich
    301
    Leseverstärkerbereich
    301a
    Zellfeldbereich
    301b
    Segment-Treiber-Bereich
    301c
    Schnitt-Bereich
    401
    Leseverstärkerbereich
    401a
    Zellfeldbereich
    401b
    Segment-Treiber-Bereich
    401c
    Schnitt-Bereich
    501
    Leseverstärkerbereich
    501a
    Zellfeldbereich
    501b
    Segment-Treiber-Bereich
    501c
    Schnitt-Bereich
    601
    Leseverstärkerbereich
    700
    Schaltung
    1201
    Leseverstärker-Streifen
    1301
    Leseverstärker-Streifen
    1051
    PMOS-FET
    1052
    NMOS-FET
    1053
    NMOS-FET
    1054
    NMOS-FET
    1055
    Leitung
    1056
    Leitung
    1057
    Leitung
    1058
    Leitung

Claims (27)

  1. Verfahren zum Betrieb eines Halbleiter-Bauelements, insbesondere Speicherbauelements, welches mindestens einen Lese- bzw. Schreib-/Leseverstärker (1) aufweist, wobei das Verfahren die Schritte aufweist: – Ändern bzw. Steuern des Substratpotentials (NSAWELL) des Lese- bzw. Schreib-/Leseverstärkers (1).
  2. Verfahren nach Anspruch 1, wobei das Substratpotential (NSAWELL) im Verlauf eines Aktivierungszyklus bzw. eines Lese- und/oder Schreibzyklus geändert wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Substratpotential zwischen einem ersten vorgegebenen Potential (VSA_PWP) und einem zweiten vorgegebenen Potential (VSA_PWN_nt) umgeschaltet wird.
  4. Verfahren nach Anspruch 3, wobei das erste vorgegebene Potential (VSA_PWP) ein positives Potential ist, und das zweite vorgegebene Potential (VSA_PWN_nt) ein negatives Potential.
  5. Verfahren nach Anspruch 3, wobei das erste vorgegebene Potential ein negatives Potential ist, und das zweite vorgegebene Potential ein positives Potential.
  6. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem das Substratpotential das Substratpotential eines Transistors (2; 3) des Lese- bzw. Schreib-/Leseverstärkers ist.
  7. Verfahren nach einem der Ansprüche 3 bis 6, wobei kurz vor bzw. kurz nach dem Ende eines Aktivierungszyklus das Substratpotential vom zweiten vorgegebenen Potential (VSA_PWN_nt) zum ersten vorgegebenen Potential (VSA_PWP) umgeschaltet wird.
  8. Verfahren nach einem der Ansprüche 3 bis 7, wobei das Umschalten vom zweiten vorgegebenen Potential (VSA_PWN_nt) zum ersten vorgegebenen Potential (VSA_PWP) in Abhängigkeit vom Deaktivieren einer Wortleitung (33) erfolgt.
  9. Verfahren nach einem der Ansprüche 3 bis 7, wobei das Umschalten vom zweiten vorgegebenen Potential (VSA_PWN_nt) zum ersten vorgegebenen Potential (VSA_PWP) in Abhängigkeit vom Deaktivieren des Lese- bzw. Schreib-/Leseverstärkers (1) erfolgt.
  10. Verfahren nach Anspruch 8, wobei das Umschalten vom zweiten vorgegebenen Potential (VSA_PWN_nt) zum ersten vorgegebenen Potential (VSA_PWP) in Abhängigkeit von einem precharge- bzw. Wortleitungs-Deaktivier-Befehl erfolgt.
  11. Verfahren nach Anspruch 10, wobei das Umschalten vom zweiten vorgegebenen Potential (VSA_PWN_nt) zum ersten vorgegebenen Potential (VSA_PWP) durch ein Signal getriggert wird, welches gegenüber dem precharge- bzw. Wortleitungs-Deaktivier-Befehl verzögert ist.
  12. Verfahren nach einem der Ansprüche 3 bis 11, wobei das Umschalten vom zweiten vorgegebenen Potential (VSA_PWN_nt) zum ersten vorgegebenen Potential (VSA_PWP) in Abhängigkeit von einem Bank Select-Befehl erfolgt.
  13. Verfahren nach einem der Ansprüche 3 bis 12, wobei das Umschalten des Substratpotentials vom ersten vorgegebenen Potential (VSA_PWP) zum zweiten vorgegebenen Potential (VSA_PWN_nt) während eines aktivierten Zustands einer dem Lese- bzw. Schreib-/Leseverstärker (1) zugeordneten Wortleitung (33) erfolgt.
  14. Verfahren nach einem der Ansprüche 3 bis 13, wobei das Umschalten vom ersten vorgegebenen Potential (VSA_PWP) zum zweiten vorgegebenen Potential (VSA_PWN_nt) in Abhängigkeit vom Aktivieren des Lese- bzw. Schreib-/Leseverstärkers (1) erfolgt.
  15. Verfahren nach einem der Ansprüche 3 bis 14, wobei das Umschalten vom ersten vorgegebenen Potential (VSA_PWP) zum zweiten vorgegebenen Potential (VSA_PWN_nt) in Abhängigkeit vom Aktivieren einer Wortleitung (33) erfolgt.
  16. Verfahren nach Anspruch 15, wobei das Umschalten vom ersten vorgegebenen Potential (VSA_PWP) zum zweiten vorgegebenen Potential (VSA_PWN_nt) in Abhängigkeit von einem activate- bzw. Wortleitungs-Aktivier-Befehl erfolgt.
  17. Verfahren nach Anspruch 16, wobei das Umschalten vom ersten vorgegebenen Potential (VSA_PWP) zum zweiten vorgegebenen Potential (VSA_PWN_nt) durch ein Signal getriggert wird, welches gegenüber dem activate- bzw. Wortleitungs-Aktivier-Befehl verzögert ist.
  18. Halbleiter-Bauelement, insbesondere Halbleiter-Speicherbauelement, welches mindestens einen Lese- bzw. Schreib-/Leseverstärker mit im Verlauf eines Aktivierungszyklus bzw. eines Lese- und/oder Schreibzyklus änderbarem Substratpotential aufweist.
  19. Halbleiter-Speicherbauelement nach Anspruch 18, bei welchem der Lese- bzw. Schreib-/Leseverstärker oder ein Teil des Lese- bzw. Schreib-/Leseverstärkers in einem Substrat (114) angeordnet ist, welches gegenüber einem weiteren Substrat (116) des Halbleiter-Speicherbauelements isoliert ist.
  20. Halbleiter-Speicherbauelement nach Anspruch 19, bei welchem ein oder mehrere Transistoren (2; 3) des Lese- bzw. Schreib-/Leseverstärkers in dem isolierten Substrat (114) angeordnet sind.
  21. Halbleiter-Speicherbauelement nach Anspruch 20, bei welchem die ein oder mehreren Transistoren (2; 3) NMOS- oder PMOS-FETs sind.
  22. Halbleiter-Speicherbauelement nach Anspruch 21, bei welchem ein oder mehrere Bulk-Anschlüsse des einen oder der mehreren Transistoren (2; 3) an eine Spannungs-Umschalt-Schaltung (700) angeschlossen sind.
  23. Halbleiter-Speicherbauelement nach einem der Ansprüche 18 bis 22, bei welchem das Substratpotential zwischen einem ersten vorgegebenen Potential (VSA_PWP) und einem zweiten vorgegebenen Potential (VSA_PWN_nt) umschaltbar ist.
  24. Halbleiter-Speicherbauelement nach Anspruch 23, bei welchem das Substratpotential mit Hilfe einer Spannungs-Umschalt-Schaltung (700) zwischen dem ersten vorgegebenen Potential (VSA_PWP) und dem zweiten vorgegebenen Potential (VSA_PWN_nt) umschaltbar ist.
  25. Halbleiter-Speicherbauelement nach Anspruch 24, bei welchem die Spannungs-Umschalt-Schaltung (700) in einem Schnittbereich (201c) zwischen einem Leseverstärkerbereich (201) und einem Segment-Treiber-Bereich (201b) des Halbleiter-Speicherbauelements angeordnet ist.
  26. Speicherbauelement-Modul, mit einem Halbleiter-Bauelement nach einem der Ansprüche 18 bis 25.
  27. Elektronisches System, mit einem Halbleiter-Bauelement nach einem der Ansprüche 18 bis 25, und/oder einem Speicherbauelement-Modul nach Anspruch 26.
DE102007007565A 2007-02-15 2007-02-15 Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements Withdrawn DE102007007565A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102007007565A DE102007007565A1 (de) 2007-02-15 2007-02-15 Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements
US12/032,336 US7808853B2 (en) 2007-02-15 2008-02-15 Semiconductor memory device and method with a changeable substrate potential

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102007007565A DE102007007565A1 (de) 2007-02-15 2007-02-15 Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements

Publications (1)

Publication Number Publication Date
DE102007007565A1 true DE102007007565A1 (de) 2008-08-21

Family

ID=39628029

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007007565A Withdrawn DE102007007565A1 (de) 2007-02-15 2007-02-15 Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements

Country Status (2)

Country Link
US (1) US7808853B2 (de)
DE (1) DE102007007565A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110619903B (zh) * 2018-06-19 2021-09-07 华邦电子股份有限公司 存储装置及其测试读写方法
KR20220101735A (ko) 2020-06-05 2022-07-19 창신 메모리 테크놀로지즈 아이엔씨 판독 및 기록 전환 회로 및 메모리
EP4080508A4 (de) 2020-08-21 2023-08-02 Changxin Memory Technologies, Inc. Speicher
CN114255802B (zh) 2020-09-22 2023-09-15 长鑫存储技术有限公司 集成电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646900A (en) * 1995-01-12 1997-07-08 Mitsubishi Denki Kabushiki Kaisha Sense amplifier including MOS transistors having threshold voltages controlled dynamically in a semiconductor memory device
US20010015930A1 (en) * 1993-02-25 2001-08-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6122494A (ja) * 1984-07-10 1986-01-31 Nec Corp アクテイブプルアツプ回路
JP3093771B2 (ja) * 1990-03-22 2000-10-03 沖電気工業株式会社 半導体記憶装置
US5461338A (en) * 1992-04-17 1995-10-24 Nec Corporation Semiconductor integrated circuit incorporated with substrate bias control circuit
JP3569310B2 (ja) * 1993-10-14 2004-09-22 株式会社ルネサステクノロジ 半導体記憶装置
JP4531150B2 (ja) * 1998-11-09 2010-08-25 Ｏｋｉセミコンダクタ株式会社 半導体記憶装置
JP4928675B2 (ja) * 2001-03-01 2012-05-09 エルピーダメモリ株式会社 半導体装置
KR100528484B1 (ko) * 2004-01-06 2005-11-15 삼성전자주식회사 축소 가능한 2-트랜지스터 메모리 셀들을 구비한 불휘발성 반도체 메모리 장치
DE102005008516B3 (de) * 2005-02-24 2006-05-24 Infineon Technologies Ag Leseverstärker
DE102005057788A1 (de) * 2005-12-03 2007-06-06 Infineon Technologies Ag Dynamische Speicherschaltung und Verfahren zum Betreiben einer solchen

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010015930A1 (en) * 1993-02-25 2001-08-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US5646900A (en) * 1995-01-12 1997-07-08 Mitsubishi Denki Kabushiki Kaisha Sense amplifier including MOS transistors having threshold voltages controlled dynamically in a semiconductor memory device

Also Published As

Publication number Publication date
US7808853B2 (en) 2010-10-05
US20080198676A1 (en) 2008-08-21

Similar Documents

Publication Publication Date Title
DE2659248C3 (de) Dynamischer Speicher mit wahlfreiem Zugriff
DE2932019C2 (de) Speicheranordnung
DE10084440B4 (de) Dynamische inhaltsadressierbare Speicherzelle
DE2650479C2 (de) Speicheranordnung mit Ladungsspeicherzellen
DE2919166C2 (de) Speichervorrichtung
DE3035260C2 (de) Dynamischer monolithischer Speicher
DE102006059816A1 (de) Dynamisches Multipegelspeicherbauelement und Verfahren zum Treiben eines dynamischen Multipegelspeicherbauelements
DE102006046300A1 (de) Niedrig ausgeglichener Leseverstärker für Zwillingszellen-DRAMs
DE112016002677T5 (de) Unsymmetrischer BIT-Leitungs-Stromerfassungsverstärker für SRAM-Anwendungen
DE3838961C2 (de)
DE60119995T2 (de) System und verfahren zum frühen schreiben in speicher durch halten der bitleitung auf festem potential
DE102014117963A1 (de) Wortleitungsaktivierung
DE10144245B4 (de) Halbleiterspeicherbauelement mit Bitleitungen und einem Abtastverstärker
DE60213813T2 (de) Dram mit bitleitungsaufladung, invertiertem dateneinschreiben, verlängerter ausgabedatenhaltung und verringertem leistungsverbrauch
DE60107174T2 (de) Halbleiterspeicheranordnung
EP1119004A1 (de) Halbleiter-Speicheranordnung mit Auffrischungslogikschaltung sowie Verfahren zum Auffrischen des Speicherinhaltes einer Halbleiter-Speicheranordnung
DE102007007565A1 (de) Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements
DE3334560A1 (de) Halbleiterspeicher
DE102007033053A1 (de) Speicherschaltung, Speicherbauteil, Datenverarbeitungssystem und Verfahren zum Testen einer Speicherschaltung
DE4211843C2 (de) Halbleiterspeichervorrichtung
DE3223599A1 (de) Dynamische mos-speichervorrichtung
DE102007060205B4 (de) Verfahren zum Verbessern des Ausgleichens von Leseknoten eines Leseverstärkers in einem Halbleiterspeicherbauelement, Schaltungsanordnung für einen Leseverstärker und Halbleiterspeicherbauelement
DE2935121C2 (de)
DE10107314C2 (de) Verfahren zum Lesen einer Speicherzelle eines Halbleiterspeichers und Halbleiterspeicher
DE102005060086B4 (de) Mess-Verfahren für einen Halbleiterspeicher, und Halbleiterspeicher

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee