DE2935121C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen dynamischen Halbleiter­ speicher gemäß dem Oberbegriff des Patentanspruchs 1.

Ein solcher Halbleiterspeicher ist aus der US-PS 41 12 508 bekannt. Bei der Anwendung eines solchen Halbleiterspeichers muß mit großer Zuverlässigkeit eine kleine Spannungsänderung einer Bit-Leitung durch einen entsprechenden Leseverstärker er­ kannt und ausgewertet werden. Diese kleine Spannungsänderung wird dabei durch das Adressieren einer Speicherzelle bewirkt, wobei das Auftreten der Spannungsänderung letztendlich auf die Anwesenheit oder das Fehlen einer Ladung in der entspre­ chenden Speicherzelle zurückzuführen ist. Die mittels der Leseverstärker zu erfassenden Spannungen bewegen sich in der Größenordnung von nur 0,2 V bei Speicherbausteinen, die mit einer Betriebsspannung von 12 V betrieben werden. Das Problem wird noch gravierender, wenn die Betriebsspannung nur 5 V beträgt, was bei modernen Speicherbauelementen vorzugsweise der Fall ist. Bei dem bekannten Halbleiterspeicher werden zur Überwindung des geschilderten Problems des Auslesens sehr kleiner Spannungen Vorschläge gemacht, wie die Lesever­ stärker ausgebildet werden müssen, um ihnen die Fähigkeit zu verleihen, solche kleinen Spannungen zuverlässig zu erkennen und auszuwerten.

Aus dem Aufsatz "Eliminating Threshold Losses in MOS Circuits by Bootstrapping Using Varactor Coupling" von E. Joynson, der in "IEEE Journal of Solid-State Circuits, Vol. SC-7, No. 3, Juni 1972, Seiten 217 bis 224" veröffentlicht wurde, ist es bekannt, das Verhalten von digitalen MOS-Schaltungen durch Reduzieren der Schwellwertverluste und des Energiever­ brauchs zu verbessern. Dazu wird ein in der englischen Fach­ literatur als "Bootstrapping" bezeichnetes Verfahren ange­ wendet, bei dem ein isolierter Schaltungspunkt in bestimmten Zeitperioden eines zyklischen Betriebs hinsichtlich seines Spannungswerts angehoben wird. Eine Anwendung dieses Verfah­ rens auf einen dynamischen Halbleiterspeicher zur Verbesse­ rung der Zuverlässigkeit beim Lesen des Speicherinhalts ist jedoch in diesem Aufsatz nicht angesprochen.

Der Erfindung liegt die Aufgabe zugrunde, einen dynamischen Halbleiterspeicher der eingangs angegebenen Art zu schaffen, bei dem der Informationsinhalt sehr zuverlässig gelesen wer­ den kann, auch wenn er nur bei der Adressierung einer ent­ sprechenden Speicherzelle als kleine Spannungsänderung in Erscheinung tritt.

Diese Aufgabe wird erfindungsgemäß mit den im Kennzeichen des Patentanspruchs 1 angegebenen Merkmalen gelöst. Im er­ findungsgemäßen Halbleiterspeicher wird zur besseren Auswer­ tung des in einer Speicherzelle gespeicherten "1"-Pegels die Bootstrapping-Technik sowohl hinsichtlich der Ansteuerung der Bit-Leitung als auch der Wort-Leitung angewendet. Dabei wird nach jedem zerstörerischen Lesen einer Speicherzelle das Wiederherstellen eines zuvor gespeicherten "1"-Pegels so früh wie möglich durchgeführt. Der Begriff "Lesezugriff" ist bei der Definition des erfindungsgemäßen Halbleiterspeichers aus der Sicht einer Speicherzelle - nicht aus der Sicht einer den Halbleiterspeicher ansteuernden Schaltung - zu verstehen. Dabei ist es für die Speicherzelle unbeachtlich, ob ein Le­ sezugriff im Zuge eines außerhalb des Halbleiterspeichers veranlaßten Lesens oder im Zuge eines Auffrischzyklus er­ folgt. Das im erfindungsgemäßen Halbleiterspeicher erreichte Anheben der Spannung an einer Bit-Leitung, in deren ange­ schlossener Speicherzelle ein "1"-Pegel gespeichert war, auf den Pegel der Versorgungsspannung nach jedem Lesezugriff be­ wirkt, daß für das Lesen der Information ein optimaler Span­ nungswert zur Verfügung steht, der nicht um Schwellenspan­ nungswerte der verwendeten Transistoren unter der maximal zur Verfügung stehenden Versorgungsspannung liegt.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen gekennzeichnet.

Ein Ausführungsbeispiel der Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigt

Fig. 1 ein elektrisches Blockschaltbild eines dynamischen Halbleiterspeichers, bei dem die erfindungsgemäßen Merkmale angewendet werden können,

Fig. 2a bis 2g graphische Darstellungen des zeitlichen Verlaufs von Spannungen oder anderen Bedingungen in verschiedenen Teilen des Speichers von Fig. 1,

Fig. 3 ein elektrisches Schaltbild eines Teils des Speichers x von Fig. 1, wobei der Leseverstärker in einer Speichermatrix genau dargestellt ist, und

Fig. 4a bis 4l graphische Darstellungen des zeitlichen Verlaufs der Spannungen an verschiedenen Teilen der Schaltung von Fig.3.

In Fig. 1 ist in Form eines Blockschaltbildes ein, dynamischer Halbleiterspeicher dargestellt. Es handelt sich dabei um einen dynamischen Schreib/Lese-Speicher mit wahlfreiem Zugriff, der mittels eines N-Kanal-Silizium-Gate-MOS- Prozesses mit Selbstjustierung hergestellt ist. Die ganze Speicheranordnung von Fig. 1 ist in einem Silizium-Chip mit einer Größe von etwa 21 mm² enthalten, der üblicherweise in einem herkömmlichen Dual-in-line­ Gehäuse mit 16 Anschlußstiften untergebracht ist. Die Speicheranordnung enthält in diesem Beispiel eine Matrix 10 aus 65 536 Speicherzellen; die Matrix ist dabei in zwei Hälften 10 a und 10 b zu jeweils 32 768 Zellen in einem regelmäßigen Muster aus 256 Zeilen und 256 Spalten aufgeteilt. Von den 256 Zeilenleitern (Wort-Leitungen) befinden sich 128 in der Matrixhälfte 10 a und 128 in der Matrixhälfte 10 b. Die 256 Spaltenleiter sind jeweils halbiert, wobei jewells eine Hälfte in den Matrixhälften 10 a und 10 b liegt. In der Mitte der Matrix befinden sich 256 Leseverstärker 11. Diese Lese­ verstärker sind bistabile Differenzschaltungen. Jede der Schaltungen befindet sich in der Mitte eines Spaltenleiter (Bit-Leitung). Mit jeder Seite dieses Leseverstärkers sind also durch eine Spaltenleiterhälfte 128 Speicher­ zellen verbunden. Der Halbleiter-Chip erfordert nur eine einzige Versorgungsspannung Vdd von 5 V und einen Masseanschluß Vss. Da keine Substratvorspannung benutzt wird, wird auch keine interne Ladungspumpe benötigt.

Ein in zwei Hälften aufgeteilter Zeilen- oder X-Adressen­ decodierer 12 ist mit Hilfe von sechzehn Leitungen 13 an acht Adressenpuffer 14 über Ausgangsschaltungen 15 angeschlossen. Eine aus acht Bits bestehende X-Adresse wird den Eingängen der Adressenpuffer 14 über acht Adresseneingabe­ leitungen 16 zugeführt. Der X-Decodierer 12 bewirkt die Aus­ wahl bines der 256 Zeilenleiter, der von einer 8-Bit-Adresse an den Eingangsklemmen 16 angegeben wird; wenn sich der ausgewählte Zeilenleiter in der Matrixhälfte 10 b befindet, wird auf der anderen Seite des Leseverstärkers 11 eine Zeile aus Blindzellen ebenfalls aktiviert, während dann, wenn eine Zeile in der Matrixhälfte 10 a ausgewählt wird, eine Zeile aus Blindzellen 18 aktiviert wird. Die Adressensignale an den Eingabeleitungen 16 werden multiplexiert; die Y-Adresse wird ebenfalls an diese Eingabeleitungen ange­ legt, und sie wird in einer Gruppe aus acht Puffern 19 festgehalten, die ebenso wie die Puffer 14 ausgebildet sind; von den Puffern 19 werden sie über Ausgangsschaltungen 23 und Leitungen 24 an Spaltendecodierer 20, 21 und 22 angelegt. Die Spalten­ decodierer 20 und 21 führen eine 1-Aus-64-Auswahl durch, so daß eine Gruppe aus vier Spalten an eine Gruppe aus 4 -Leiter 25 und vier DATA-Leiter 26 angeschlossen ist, was auf sechs Bits der aus acht Bits bestehenden Y-Adresse beruht. Der 1-Aus-4-Decodierer 22 wählt eines der vier Leiterpaare 25 und 26 an Hand von zwei Bits der aus acht Bits bestehenden Y-Adresse aus, und er ver­ bindet das ausgewählte Paar mit einer Daten-Eingabe/Ausgabe­ Steuerschaltung 27 über zwei Leiter 28. Ein aus einem Bit bestehendes Dateneingangssignal wird über eine Eingangs­ klemme 30 einer Dateneingabe-Halteschaltung 31 zugeführt, deren Ausgang an die Daten-Eingabe/Ausgabe-Steuerschaltung 27 angeschlossen ist. Die Halteschaltung 31 kann ebenso aufgebaut sein, wie die Adressenhalteschaltungen 14. Das aus einem Bit bestehende Datenausgangssignal wird von der Daten-Eingabe/Ausgabe-Steuerschaltung 27 über einen Puffer 32 an eine Datenausgabeklemme 33 angelegt.

Die X-Adresse muß an den Eingangsleitungen 16 erscheinen, wenn einem Eingang 34 ein Zeilenadressenabtastsignal zugeführt wird. In der gleichen Weise muß die Y-Adresse während der Dauer eines Spaltenadressenabtastsignals am Eingang 35 erscheinen. Ein Lese/Schreib-Steuersignal am Eingang 36 ist ein weiteres Steuersignal der Speicher­ anordnung. Die drei Eingangssignale werden einer Takt­ generator- und Steuerschaltung 37 zugeführt, die eine große Anzahl von Takt- und Steuersignalen für einen definierten Betrieb der verschiedenen Teile der Anordnung erzeugt. Wenn das Signal einen niedrigen Wert annimmt, wie in Fig. 2a zu erkennen ist, bewirken aus diesem Signal abgeleitete Taktsignale, daß die Puffer 14 die acht Bits annehmen und festhalten, die dann an den Eingangsleitungen 16 erscheinen. Wenn das Signal einen niedrigen Wert an­ nimmt, wie in Fig. 2b zu erkennen ist, haben in der Schaltung 37 erzeugte Taktsignale zur Folge, daß die Puffer 19 die Y-Adresse an den Eingängen 16 festhalten. Die Zeilen­ und Spalten-Adressen müssen in den in Fig. 2c angegebenen Zeitperioden gültig sein. Für einen Lesezyklus muß das Signal am Eingang 36 im Verlauf der in Fig. 2d angegebenen Zeitperiode einen hohen Wert haben, und das Ausgangssignal am Anschluß 33 ist in der in Fig. 2e angegebenen Zeitperiode gültig. Für einen Schreibzyklus muß das Signal nach Fig. 2f einen niedrigen Wert haben, und das Bit DATA IN muß während der in Fig. 2g angegebenen Zeitperiode gültig sein. Der Ausgangsstift DATA OUT bleibt in einem hochohmigen Zustand.

In Fig. 3 ist ein Teil der Zellenmatrix in schematischer Form dargestellt. In der Mitte der Matrix sind vier gleiche Leseverstärker 11 angeordnet, die an vier Spaltenleiterhälf­ ten 38 a und 38 b angeschlossen sind. 63 weitere Gruppen mit vier Leseverstärkern und Spaltenleitern sind in der Matrix enthalten. Mit jeder Spaltenleiterhälfte 38 a und 38 b sind 128 1-Transistor-Zellen verbunden, die jeweils einen Speicher­ kondensator 40 und einen Transistor 41 enthalten. Die Zellen sind so aufgebaut wie in der US-PS 40 12 757 beschrieben ist. In jeder Zeile sind mit den Gate-Elektroden aller Transistoren 41 die Zeilenleiter 43 verbunden; in der Matrix befinden sich 256 gleiche Zeilenleiter 43. Außerdem ist mit jeder Spaltenleiterhälfte 38 a oder 38 b eine Blindzelle 17 oder 18 verbunden, die aus einem Speicherkondensator 44, einem Zugriffstransistor 55 und einem Masseanlegungs­ transistor 45′ besteht. Die Gate-Elektroden in allen Blind­ zellen einer Zeile sind an einen Leiter 46 oder 47 ange­ schlossen. Wenn die X-Adresse einen der Leiter 43 auf der linken Seite auswählt, wird der zugehörige Transistor 41 eingeschaltet, so daß der Kondensator 40 dieser ausge­ wählten Zelle mit der Spaltenleiterhälfte 38 a verbunden wird, während gleichzeitig der Blindzellen-Wählleiter 47 auf der anderen Seite aktiviert wird und den Kondensator 44 in einer der Zellen 18 mit der Spaltenleiterhälfte 38 b verbindet. Der Blindzellenkondensator 44 hat etwa ein Drittel der Kapazität des Speicherzellenkondensators 40. Die Blindzelle wird vor jedem aktiven Zyklus auf den Wert "0" vorentladen.

Der Leseverstärker besteht aus einer bistabilen Schaltung mit zwei Treibertransistoren 50 und 51, deren Gate-Elektroden mit den Drain-Elektroden 52 oder 53 des jeweils anderen Transistors verbunden sind, so daß ein kreuzweise gekoppeltes Flipflop entsteht. Die Drain-Elektroden 52 und 53 sind an Abtast­ schaltungspunkte 54 und 55 an den Enden der Leiter 38 a und 38 b über den Source-Drain-Stromkanal von zwei Kopplungs­ transistoren 56 und 57 angeschlossen. Die Gate-Elektroden der Transistoren 56 und 57 sind an eine Quelle angeschlossen, die die Taktspannung Ptr liefert, die in Fig. 4j dargestellt ist; diese Taktspannung Ptr liegt während des größten Teils des Zyklus über der Spannung Vdd, und sie fällt dann während des aktiven Teils eines Zyklus auf den Spannungswert Vdd ab. Abtastschaltungspunkte 54 und 55 der Spaltenleiterhälften 38 a und 38 b werden über die Source-Drain-Stromkanäle von zwei Transistoren 58 und 59 vorgeladen, die an eine Spannungsquelle Psp angeschlossen sind; die von dieser Spannungsquelle abgegebene, in Fig. 4g dargestellte Spannung hat während des Vorladeabschnitts des Zyklus den Wert Vdd, sie fällt dann auf einen Zwischenwert ab und geht schließlich während des aktiven Abschnitts des Zyklus gegen Null. Die Gate-Elektroden der Transistoren 58 und 59 sind an die in Fig. 4h dargestellte Taktspannung s 1 gelegt.

Die Source-Elektroden der Treibertransistoren 50 und 51 sind am Schaltungspunkt 60 miteinander verbunden; dieser Schaltungs­ punkt 60 ist über einen Leiter 61 mit dem Schaltungspunkt in allen 256 Leseverstärkern 11 der Matrix verbunden. Der Leiter 61 ist an einen Transistor 62 und an einen Doppelkanal-Transistor 63 und 64 angeschlossen, der als ein Masseanlegungskanal wirkt. An die Gate-Elektrode des Transistors 62 ist das in Fig. 4b dargestellte Taktsignal Ps 1 gelegt, und an die gemeinsame Gate-Elektrode des Doppeltransistors 63, 64 ist das in Fig. 4c dar­ gestellte Signal Psb 2 gelegt. Diese Bauelemente bilden zusammen eine Masseanlegungsvorrichtung. Anstelle der Verwendung getrennter Taktsignalquellen für den Doppeltransistor 63, 64 wird als wichtiges Merkmal jedoch nur eine einzige Taktquelle verwendet. Die zwei Stromkanäle des Doppeltransistors 63, 64 schalten an verschiedenen Zeitpunkten ein, da die Kanalfläche des Transistors 64 zur Anhebung seines Schwellenwerts mit einer Ionenimplantation versehen ist, so daß er später als der Transistor 63 einschaltet, auch wenn an seine Gate-Elektrode das gleiche Taktsignal angelegt wird. Der Doppeltransistor 63, 64 (der eigentlich ein großer Transistor mit verschiedenen Kanalimplantaten ist) ist viel größer als der Transistor 62, was das Verhältnis von Kanalbreite zu Kanallänge betrifft. Als Alternative kann auch die Kanallänge des Transistors 64 größer als die Kanallänge des Transistors 63 sein.

Bis hierher gleicht der Betrieb des Leseverstärkers dem Leseverstärker gemäß der US-PS 40 61 999, der in den dynamischen Schreib/Lese-Speichern des Typs 4027 und 4116 angewendet wird. Die Spaltenleiterhälften 38 a und 38 b und die Abtastschaltungspunkte 54 und 55 werden auf einen Wert nahe der Spannung Vdd während des Vorladeabschnitts des Betriebszyklus vorgeladen, wenn die beiden Signale Psp und s 1 einen hohen Wert haben. An diesem Zeitpunkt hat auch das Signal Ptr einen hohen Wert, so daß die Schaltungs­ punkte 52 und 53 ebenfalls vorgeladen werden. Die Transistoren 50 und 51 sind gesperrt, da die Transistoren 62 bis 64 gesperrt sind, weil die Signale Psb 1 und Psb 2 einen niedrigen Wert haben. Nachdem das Signal s 1 einen niedrigen Wert ange­ nommen hat, der die Transistoren 58 und 59 sperrt, gelangt vor dem Übergang des Signals Psb 1 auf einen hohen Wert eine X-Adresse an einen der Leiter 43 im gleichen Zeit­ punkt, an dem einer der Blindzellen-Adressenleiter 46 oder 47 aktiviert wird. Dies verursacht eine Asymmetrie der Spannung an den Schaltungspunkten 54 und 55, und auch an die Schaltungspunkte 52 und 53 gelangt der gleiche Spannungsunterschied, da die Spannung Ptr höher als die Spannung Vdd ist. An diesem Zeitpunkt weichen die Spannungen an den Schaltungspunkten um nicht mehr als etwa 50 mV voneinander ab. Wenn dann das Signal Psb 1 einen hohen Wert annimmt, und der kleine Transistor 62 einschaltet, wird der Lesebetrieb ausgelöst, und die Spannungen an den Schaltungspunkten weichen weiter von­ einander ab, wenn die bistabile Schaltung mit den Transistoren 50 und 51 in einen stabilen Zustand übergeht, bei dem ein Transistor leitet und der andere sperrt. Es erfolgt eine geringe Verzögerung des Signals Psb 1, und das Taktsignal Psb 2 nimmt einen hohen Wert an, So daß die Leseoperation vollendet wird, indem die bistabile Schaltung einrastet und eine gute 1/0-Ein­ stellung an entgegengesetzten Stellenleitern ergibt. Durch den Kondensator 65 und die Streukapazitäten der Transistoren 56 und 57 wird der Spannungspegel des Signals Ptr dynamisch von einem Wert über Vdd bis auf den Wert Vdd nach unten verschoben; der Spannungs­ abfall am Spannungspunkt 60 gegen den Wert Vss gelangt beim Übergang des Signals Psb 1 und dann des Signals Psb 2 auf einen hohen Wert an die Gate- Elektroden der Transistoren 56 und 57. Dies führt dazu, daß über die Transistoren 56 und 57 zwischen den Schaltungs­ punkten 54 und 52 und zwischen den Schaltungspunkten 55 und 53 ein niederohmiger Kanal aufrechterhalten wird. Während das Aufrechterhalten anfänglich zwischen den Transistoren 50 und 51 erfolgt, werden die Spaltenleiter 38 a und 38 b kapazitiv von den Abtastschaltungspunkten 52 und 53 isoliert. Wenn einer oder beide Schaltungspunkte 52 und 53 um einen Schwellenspannungswert Vt unter den Wert des Signals Ptr fällt, nimmt die Kanalleitfähigkeit zu, und die Stellenleiter folgen entsprechend dem nun festgelegten und festgehaltenen Zustand der bistabilen Schaltung. Das Signal Ptr wird unmittelbar nach dem Übergang des Signals Psb 2 auf den hohen Wert bei Vdd festgeklemmt.

In dem beschriebenen Halbleiterspeicher wird eine aktive Spannungsanhebe­ vorrichtung benutzt, damit eine Speicherung eines vollen Vdd- Pegels ermöglicht wird. Diese Vorrichtung enthält zwei Anhebe­ transistoren 66 und 67 (Pull-up-Transistoren), die die Schaltungspunkte 54 und 55 an die Spannung Vdd legen; ferner enthält sie Steuertransistoren 68 und 69, die die Gate-Elektroden der Transistoren 66 und 67 mit den Schaltungspunkten 54 und 55 verbinden, sowie Kondensatoren 70 und 71, die die Gate-Elektroden mit einem Verstärkungstakt Pb verbinden, der nach dem Signal Psb 2 auftritt. Die Gate- Elektroden der Transistoren 68 und 69 sind an eine Fang­ spannung Vtr gelegt, die während des aktiven Teils des Zyklus einen um etwa eine Schwellenspannung unterhalb der Spannung Vdd liegenden Wert bleibt und während des Vorladeteils des Zyklus den Wert Vdd beibehält.

Nachdem der Lesevorgang im wesentlichen beendet ist, und das Signal Psb 2 eingeschaltet worden ist, damit Zunächst der Transistor 63 mit niedrigem Schwellenwert und nach einer geringen Verzögerung der Transistor mit höherem Schwellenwert leitend geworden sind, liegen an den Spaltenleiterhälften 38 a und 38 b Signale mit dem definierten Binärwert 1 und 0 an. Etwa vier Nano­ Sekunden nach dem Übergang des Signals Psb 2 auf den hohen Wert wird der ausgewählte X-Adressenleiter (nicht jedoch der Blindzellenwählleiter) langsam auf den Pegel Vdd + Vt angehoben, damit am Kondensator 40 der ausge­ wählten Zelle wieder ein voller Vdd-Pegel hergestellt wird. Die Spannung am Blindzellen-Wählleiter 46 oder 47 wird nicht angehoben, da der Blindzellenkondensator 44 niemals den Binärwert 1 speichert; er ist stets entladen oder auf dem Binärwert 0 gehalten. Gleichzeitig mit dem Anheben des Signals am X-Adressenleiter 43 nimmt das Taktsignal Pb einen hohen Wert an, damit die aktiven Lastschaltungen eingeschaltet werden. Das Taktsignal Pb bewirkt über die geschalteten Kondensatoren 70 und 71 eine Pegelverschiebung am Schaltungspunkt 72 oder am Schaltungs­ punkt 73. Nur einer dieser Schaltungspunkte hat den Binär­ wert 1 beibehalten, da die Spaltenleiter an diesem Zeitpunkt nahe der 1/0-Einstellung gehalten sind. Auf Grund des leitenden Zustandes des Transistors 68 oder 69 auf der nach 0 gehenden Seite wird der Schaltungspunkt 72 oder 73 entladen, so daß der geschaltete Kondensator 70 oder 71 nur eine sehr kleine Kapazität aufweist; das Signal Pb lädt daher den Schaltungspunkt 72 oder 73 für diese Seite nicht auf. Der andere Schaltungspunkt 72 oder 73, der auf dem Binär­ wert 1 nahe der Spannung Vdd gehalten ist, wird auf einen Wert größer als Vdd verschoben, so daß diese Spaltenleiter­ hälfte über den Transistor 66 oder 67 wieder auf den Span­ nungswert Vdd nach oben gezogen werden kann. Gleichzeitig mit dem Auftreten des Taktsignals Pb wird das Taktsignal Psp auf den Wert Vss gezogen.

Die Auswahl einer Vierergruppe aus den 256 Spaltenleitern 38 a und 38 b mit Hilfe des Signals Pyh erfolgt mit einer geringen Verzögerung bezüglich des Zeitpunkts, an dem das Signal Psb 2 einen hohen Wert annimmt. Dies gewährleistet einen ruhigen Lesevorgang, da Lesesignale in der Nähe des Leseverstärkers nur während der kritischen Zeitperiode der Leseoperation auftreten. Der 1-Aus-64-Spaltendecodierer 20 und 21, der räumlich in der Lücke zwischen dem Leseverstärker 11 und dem -Leiter 25 sowie dem DATA-Leiter 26 liegt, erzeugt nur ein Signal Pyh am Leiter 74, das nur eine Gruppe aus vier, die Schaltungspunkte 54 mit den Leitern 25 verbindenden Transistoren 75 und eine Gruppe aus vier, die Schaltungs­ punkte 55 mit den Leitern 26 verbindenden Transistoren 76 aktiviert. Die übrigen 63 Gruppen der Leseverstärker 11 werden nicht an die DATA-Leiter und die -Leiter angekoppelt, weil das Signal am Leiter 74 für diese Leseverstärker einen niedrigen Wert hat, obgleich sie für einen Auffrischungs­ vorgang bei jedem Lese- oder Schreibzyklus wirksam sind.

Nach Beendigung des aktiven Abschnitts eines Lese-oder Schreibzyklus wird der Vorladeabschnitt des Zyklus dadurch aktiviert, daß das Signal einen hohen Wert annimmt.

Der ausgewählte X-Leiter 43 und der Bildzellenleiter 46 oder 47 werden zuerst auf einen niedrigen Wert gezogen, damit die ausgewählten Bitzellen und Blindzellen isoliert werden. Das Signal s 1 nimmt ehen hohen, gegen die Span­ nung Vdd gehenden Wert an, wobei die Spaltenleiter 38 a und 38 b mit dem Signal Psp verbunden werden, was zu einem raschen Ausgleich der Spannung an den Schaltungs­ punkten 54 und 55 über Psp durch die Transistoren 58 und 59 auf einen geringfügig über Vss liegenden Wert führt. Eine leichte Überlappung zwischen dem Einschalten der Transistoren 58 und 59 durch das Signal s 1 und das Umschalten des Signals Psp auf einen hohen Wert fördert den raschen Ausgleich bei einem Wert nahe Vss. Wenn das Signal Psp wieder auf einen vollen Spannungswert Vdd angehoben wird und die Spaltenleiter 38 a, 38 b ebenfalls auf den Spannungswert Vdd angehoben sind, ist das Signal s 1 auf einen Spannungswert über Vdd angehoben, was wiederum den Ausgleich fördert, wenn die Spannungen an den Schaltungs­ punkten 54 und 55 zunehmen. Die Kondensatoren 44 in den Blindzellen werden auf den Wert Vss entladen, indem das Signal sd auf den Spannungswert Vdd übergeht. Die Takt­ signale Psb 1 und Psb 2 werden unmittelbar vor dem Ausgleich der Spaltenleiter 38 a und 38 b auf einen niedrigen Wert gezogen. Das anschließende Vorladen der Spaltenleiter 38 a und 38 b sowie der Schaltungspunkte 52, 53 und 60 hebt das Signal Ptr auf einen über der Spannung Vdd liegenden Wert über die Transistoren 56 und 57 an. Das Signal Pb wird ebenfalls vor dem Ausgleich niedrig gemacht, so daß in den Vorladeausgleichsvorgang des Leseverstärkers keine Störungen eingeführt werden. Das Signal Vtr wird auf Vdd vorgeladen, und am Start des aktiven Abschnitts des Zyklus wird das Signal Vtr auf einen Wert unter Vdd gezogen, damit gewährleistet wird, daß die aktiven Lasten voll­ ständig unwirksam bleiben, bis das Signal an einem der Spaltenleiter 38 a und 38 b auf Vdd-2Vt fällt, und damit auch gewährleistet wird, daß zusätzliche Stör­ kapazitäten an den Schaltungspunkten 72 und 73 von den Spaltenleitern 38 a und 38 b nicht erkannt werden, bis das Einrasten des Leseverstärkers eingetreten ist.

Claims (4)

1. Dynamischer Halbleiterspeicher mit einer Matrix aus an Wort- und Bit-Leitungen angeordneten Speicherzellen mit je­ weils einem Transistor, wobei jede Speicherzellenzeile an eine Bit-Leitung angeschlossen ist, mehreren Leseverstärkern, die jeweils an Abtastschaltungspunkte an den Bit-Leitungen angeschlossen sind, wobei jede Speicherzelle einen Zugriffs­ transistor und einen Speicherkondensator zum Speichern eines Datums in Form eines 1-Pegels oder in Form eines 0-Pegels enthält und jeder Leseverstärker zwei kreuzweise gekoppelte Transistoren enthält, von denen jeder eine Steuerelektrode und einen Strompfad aufweist, der zwischen einem der Abtast­ schaltungspunkte und einer Masseanlegungsvorrichtung liegt, und einem Schaltungsteil zum Ausgleichen der Spannungspegel an den Bit-Leitungen, dadurch gekennzeichnet, daß an die Bit-Leitungen (38) eine Spannungsanhebungsvorrichtung (66, 67) angeschlossen ist, die die Spannung an einer Bit-Leitung (38), in deren angeschlossener Speicherzelle ein 1-Pegel ge­ speichert war, nach jedem Lesezugriff auf den Pegel der Ver­ sorgungsspannung (V _dd) anhebt, und daß Mittel (12) vorgese­ hen sind, die an eine ausgewählte Wort-Leitung der Matrix zu einem gegebenen Zeitpunkt nach Beginn des Lesezugriffs eine Spannung anlegen, deren Wert während wenigstens eines Teils des Lesezugriffs und des anschließenden Wiederherstellens des 1-Pegels höher als der Wert der Versorgungsspannung (V _dd) ist.

2. Dynamischer Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungsanhebungsvorrichtung (66, 67) wenigstens zwei Transistoren enthält.

3. Dynamischer Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der eine Transistor der Speicherzellen und die kreuzweise gekoppelten Transistoren vom gleichen Typ sind.

4. Dynamischer Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß in jedem Leseverstärker zwischen die Bit-Leitung (38) und die kreuzweise gekoppelten Transistoren (50, 51) die Source-Drain-Strecke eines Kopplungstransistors (56, 57) eingefügt ist.