DE3334560A1 - Halbleiterspeicher - Google Patents
HalbleiterspeicherInfo
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Description
Die Erfindung betrifft einen Halbleiterspeicher und insbesondere einen Halbleiterspeicher, der als Hauptschaltkreiselemente
Feldeffekttransistoren mit isolierter Gate-Elektrode (im folgenden als "MOSFETs" bezeichnet) aufweist.
Halbleiterspeicher, z.B. Schreib -Lese-Speicher mit wahlfreiem Zugriff (random access memories, RAMs) werden in
solche vom dynamischen und in solche vom statischen Typ eingeteilt. Da der dynamische RAM eine geringere Anzahl
von Bauelementen als der statische ,zum Aufbau von Speicherzellen zur Datenspeicherung aufweist, kann er ohne
weiteres mit im Vergleich zum statischen Typ großer Kapazität ausgeführt werden. Der dynamische RAM muß jedoch
extern mit mehr Taktsignalen für den Betrieb versorgt werden als der statische und weist den Nachteil
einer schwierigen Taktsteuerung auf.
Die Erfinder der vorliegenden Erfindung entwickelten deshalb einen pseudo-statischen RAM, der mit großer Speicherkapazität
ausgeführt werden kann und dessen externe Taktsteuerung so einfach wie die des statischen Typs ist.
Der Erfindung liegt die generelle Aufgabe zugrunde, einen Halbleiterspeicher zu schaffen, bei dem Probleme vergleichbarer
Speicher nach dem Stand der Technik mindestens teilweise beseitigt sind. Eine speziellere Aufgabe der Erfindung
kann darin gesehen werden, einen Halbleiterspeicher anzugeben, dessen externe Taktsteuerung vereinfacht werden
kann.
Außerdem soll ein solcher Halbleiterspeicher einen schnellen Betrieb durchführen und mit hoher 1 ntegration.sdj elite
ausgeführt werden können.
Eine weitere Aufgabe der vorliegenden Erfindung ist darin üU sehen, einen neuartigen, aus komplementären MOSFETs aufgebauten
Halbleiterspeicher anzugeben.
Weitere Aufgaben der Erfindung werden aus der folgenden Be-Schreibung
deutlich, die in Verbindung mit den Zeichnungen erfolgt.
Bevorzugte Ausführungsbeispiele der Erfindung werden nachstehend
anhand der Zeichnungen näher erläutert. In den Zeichnungen zeigen:
Fig. 1 ein Blockschaltbild eines Ausführungsbeispiels dieser
Erfindung;
Fig. 2A
und 2B Schaltbilder einer praktikablen Form des Ausführungsbeispiels; und
Fig. 3 ein Impulsdiagramm für einen Betriebsfall des Ausführungsbeispiels
.
Im folgenden wird die Erfindung im einzelnen in Verbindung mit einer Ausführungsform beschrieben.
Fig. 1 zeigt ein Blockschaltbild eines Ausführungsbeispiels
der Erfindung.
Wie in der Figur gezeigt, sind verschiedene, mit einer gestrichelten
Linie umgebene Schaltungsblöcke mittels der Herstellungstechnologie für bekannte, integrierte CMOS
(komplementäre Metall-Oxid-Halbleiter)-Schaltkreise auf einem einzigen Halbleitersubstrat ausgeführt. Die Anschlüsse
I/O, A1+1 - A., CS, WE, AQ - A±, Vcc und V35 sind als die
externen Anschlüsse des Einzelchips ausgebildet. Über die Anschlüsse V und V wird eine Versorgungsspannung von
einer geeigneten -nicht gezeigten- externen Leistungsquelleneinheit
zugeführt.
Das Schaltungssymbol M-ARY bezeichnet eine aus bekannten, in Matrixform angeordneten 1-MOSFET-Speicherzellen zusammengesetzte
Speicheranordnung. Jede Speicherzelle ist aus einem MOSFET und einem Kondensator aufgebaut. In diesem Ausführungsbeispiel
weist die Speicheranordnung die gefaltete Bitleitungs-Organisation auf, obwohl keine besondere Beschränkung
darauf besteht. Die jeweiligen Speicherzellen in der Speicheranordnung mit gefalteter Bitleitungs-Organisation
sind mit ihren Eingabe- oder Ausgabe-Knotenpunkten mit jeder eines Paares von komplementären Datenleitungen D
und D verbunden, die auf dem Halbleitersubstrat parallel zueinander verlaufen, was aus den Fig. 2A und 2B verständlich
wird, auf die später eingegangen wird.
Mit dem Schaltungssymbol PC. wird ein Datenleitungs-Vorladeschaltkreis
bezeichnet, der aus einem MOSFET aufgebaut ist, der die komplementären Datenleitungen D und D bei Empfang
eines Vorladeimpulses 0 .. kurzschließt.
Das Schaltungssymbol SA bezeichnet einen Leseverstärker. Wie
aus Fig. 2A deutlich wird, auf die später Bezug genommen wird, ist der Leseverstärker SA aus einer Vielzahl von Einheitsschaltkreisen, von denen jeder aus einem CMOS (komplementärer
Metall-Oxid-Halbleiter)-FET Verriegelungs (latch) - Schaltkreis gebildet ist, und aus Leistungsschalt-MOSFETs aufgebaut,
die jeweils auf Seite der Versorgungsspannung V der Einheitsschaltkreise und auf Seite des Erdpotentials V
des Schaltungsaufbaus angeordnet sind. Ein Paar von Eingabe- und Ausgabe-Knotenpunkten des Leseverstärkers ist mit den
entsprechenden komplementären Datenleitungen D und D verbunden. Die EIN/AUS-Zustände der auf Seite der Versorgungsspannung
V bzw. auf Seite des Erdpotentials V55 des Schaltungsaufbaus
angeordneten Leistungsschalt-MOSFETs werden durch die Taktsignale 0pa1 , W^ und 0pa1 f 0pa2 gesteuert.
Mit. rlom Sohril t ungrisymbol C-SW ist ein Spaltenschalter dargestellt,
durch den in Übereinstimmung mit von einem später zu beschreibenden Spaltenadress-Decoder C-DCR zugeführten
Spaltenauswahlsignalen nur ein Paar von auszuwählenden komplementären Datenleitungen mit gemeinsamen komplementären
Datenleitungen verbunden wird.
Mit dem Schaltungssymbol X-ADB ist ein X-Adresspuffer bezeichnet,
der bei Empfang externer Adressignale über die Anschlüsse A bis A. interne komplementäre Adressignale aQ, ä~T bis a.f
a. bildet.
Mit dem Schaltungssymbol Y-ADB ist ein Y-Adresspuffer bezeichnet,
der bei Empfang externer Adressignale über die Anschlüsse A.+1 - A. interne komplementäre Adressignale a.+1, a. .. bis
a., a. bildet.
Mit dem Schaltungssymbol R-DCR ist ein Zeilenadress-Decoder dargestellt, der die Wortleitungsauswahlsignale der M-ARY
bei Empfang der komplementären Adressignale a„, a„ bis a.,
a. bildet. Die Wortleitungsauswahlsignale werden synchron mit einem Taktimpuls 0V auf die M-ARY übertragen.
Mit dem Schaltungssymbol C-DCR ist ein Spaltenadress-Decoder
dargestellt, der die der M-ARY zuzuführenden Datenleitungsauswahlsignale bei Empfang der komplementären Adressignale
a.+1 , a.+1 bis a., a. bildet.
Die Datenleitungsauswahlsignale werden synchron mit einem Taktimpuls
0γ auf den Spaltenschalter C-sw übertragen.
Das Schaltungssymbol PC- bezeichnet einen Vorladeschaltkreis
zum Vorladen der gemeinsamen Datenleitungen, der aus einem MOSFET aufgebaut ist, der bei Empfang eines Vorladeimpulses
0 „ die gemeinsamen komplementären Datenleitungen kurzschließt.
Mit dem Schaltungssymbol MA ist ein Hauptverstärker dargestellt. Der Hauptverstärker MA hat eine Schaltkreisanordnung
ähnlich der des Leseverstärkers SA. Das heißt, der Hauptverstärker MA ist aus einem CMOSFET-Verriegelungsschaltkreis
und Leistungsschalt-MOSFETs aufgebaut, die jeweils auf Seite der Versorgungsspannung V_,_, des Verriegelungsschaltkreises
und auf Seite des Erdpotentials Vgo des Schaltungsaufbaus
angeordnet sind. Ein Paar von Eingabe- und Ausgabe-Knotenpunkten des CMOSFET-Verriegelungsschaltkreises ist jeweils
Ίο mit dem Paar von komplementären Datenleitungen gekoppelt.
Die EIN/AUS-Zustände der entsprechenden Leistungsschalt-MOSFETs werden durch die Taktsignale 0 Λ , 0 „ und
mal ma 2.
0ma1' 0ma2
Das Schaltungssymbol DOB bezeichnet einen Datenausgabepuffer,
der auf ein Taktsignal 0RW anspricht, um dem externen Anschluß
I/O Daten zu liefern, die den vom Hauptverstärker MA zugeführten Lesedaten entsprechen. Während einer Schreiboperation
wird der Datenausgabepuffer DOB durch das Taktsignal 0 w in seinem nicht arbeitenden Zustand gehalten.
Zusätzlich gibt ein Taktsignal 0„„ dem Ausgang des DOB während
einer Leseoperation eine hohe Impedanz. Dieses Taktsignal 0„„ findet hauptsächlich zur Durchführung eines Auffrischbetriebs
Anwendung. Der dargestellte Speicher ist so aufgebaut, daß die Auffrischoperation als Antwort auf die
Veränderung der Adressignale im Lesebetriebszustand durchgeführt wird. Mit der Anordnung, in der der Ausgang
des Datenausgabepuffers DOB durch das Taktsignal 0„z auf die
hohe Impedanz gebracht wird, kann zwischen den Ausgängen einer Vielzahl von Halbleiterspeichern auf einfache Weise
eine Phantom-ODER-Logik (verdrahtete ODER-Logik) gebildet werden.
Mit dem Schaltungssymbol DIB ist ein Dateneingabepuffer bezeichnet,
der auf ein Taktsignal 0 anspricht, um den gemeinsamen Datenleitungen vom Anschluß I/O zugeführte Schreib-
- 1ο -
daten zu liefern. Während dos Lesemodus wird der DIB durch
ü Taktsignal 0 in seinem nicht arbeitenden Zustand gehalten.
In diesem Ausführungsbeispiel werden die verschiedenen oben
erwähnten Taktsignale durch weiter unten zu beschreibende Schaltkreisblöcke gebildet.
Mit dem Schaltungssymbol EGTV ist ein Flanken-Triggerschaltkreis
(Adress-Ubergangsdetektor) bezeichnet, der die ansteigenden oder abfallenden Flanken der Adressignale beim Empfang
der internen Adressignale a„ bis a. (oder a„ bis a.) erfaßt,
obwohl keine besondere Beschränkung darauf besteht.
Mit dem Schaltungssymbol EGT ist ein Flanken-Triggerschaltkreis
(Adress-Übergangsdetektor) bezeichnet, der die ansteigenden
oder abfallenden Flanken der Adressignale beim Empfang der internen Adressignale a.+1 bis a. (oder a.+.. bis a.) erfaßt,
obwohl keine besondere Beschränkung darauf besteht.
Ohne daß die vorliegende Erfindung dahingehend eingeschränkt werden soll, ist jeder der Flanken-Triggerschaltkreise EGT
und EGTY aus Antivalenz (exklusiv ODER) - Schaltkreisen, die
die internen Adressignale aQ bis a. und a.+. bis a. und ihre
jeweiligen Verzögerungssignale empfangen, und einem ODER-Schaltkreis aufgebaut, der, wie später beschrieben, die Ausgaben
der Antivalenz-Schaltkreise empfängt. Wenn sich der Pegel von zumindest einem der internen Adressignale a„ bis a.
und a.+1 bis a. geändert hat, bilden die Flanken-Steuerschaltkreise
EGTV und EGT^ jeweils mit dem zeitlichen Verlauf
Λ Χ
der Änderung synchrone Flanken-Erfassungsimpulse 0 v bzw.
Da der Flanken-Erfassungsimpuls 0„v, der den übergang der
Zeilenadressignale anzeigt, und der Flanken-Erfassungsimpuls
0E , der den übergang der Spaltenadressignale anzeigt, deut-
lieh unterschieden werden, wird die Erzeugung der Taktsignale
einerseits als Antwort auf den übergang der Zeilenadresssignale
und andererseits auf den übergang der Spaltenadresssignale erleichtert.
Mit dem Schaltungssymbol TG ist ein Taktgenerator-Schaltkreis
dargestellt, der die verschiedenen Taktsignale bildet, auf die oben Bezug genommen wurde. Die Taktgenerator-Schaltung TG
bildet die Folge von Taktimpulsen, wenn sie neben den Flanken-Erfassungsimpulsen
0EX und 0Ey ein Schreibfreigabesignal WE
1ο und ein Chip-Auswahlsignal CS von den entsprechenden äußeren
Anschlüssen empfängt.
Die Fig. 2A und 2B zeigen das Schaltbild einer praktikablen Ausfuhrungsform der Hauptschaltkreise in Fig. 1. In den Fig.
2A und 2B sind die p-Kanal-MOSFETs und die n-Kanal-MOSFETs
jeweils mit unterschiedlichen Symbolen dargestellt. Das Schaltungssymbol für den p-Kanal-MOSFET, wie z.B. einem MOSFET Q7,
weist zur Unterscheidung von dem des n-Kanal-MOSFETs, wie z.
B. eines MOSFET Q,, eine zusätzliche gerade Linie zwischen Drain- und Source-Anschluß auf. Die dargestellten p-Kanal-MOSFETs
und n-Kanal-MOSFETs sind vom Anreicherungstyp.
Die Speicheranordnung M-ARY besteht aus einer Vielzahl von Speicherspalten und aus einer Vielzahl von Wortleitungen
W1 bis W„. Die jeweiligen Speicherspalten sind in der Anordnung
miteinander identisch. Demgemäß ist in Fig. 2A nur eine Speicherspalte beispielhaft im einzelnen dargestellt.
Wie in den Figuren gezeigt, ist jede Speicherspalte aus einem Paar komplementärer Datenleitungen D, D und aus Speicherzellen
aufgebaut, die mit vorgegebener Regelmäßigkeit angeordnet sind und deren Eingangs- und Ausgangs-Schaltungspunkte
jeweils mit einer der komplementären gepaar-ten Datenleitungen
D und D verbunden sind. Die Speicherzellen sind in ihrem Aufbau miteinander identisch. Eine Speicherzelle ist
z.B. aus einem schaltenden MOSFET Q11- und einem damit verbundenen
MOS-Kondensator C aufgebaut. Das Gate des schaltenden
MOSFET in einer Speicherzelle wird als ein Anschluß zur Auswahl der jeweiligen Speicherzelle verwendet. Die Auswahlanschlüsse
der jeweiligen Speicherzellen sind mit den entsprechenden Wortleitungen verbunden.
Der Vorladeschaltkreis PC1 ist aus einem schaltenden MOSFET
aufgebaut, dessen Source-Drain-Pfad zwischen die komplementären
Datenleitungen D und D geschaltet ist, wie anhand eines MOSFET Q. beispielhaft dargestellt.
Wie beispielhaft gezeigt, ist der den Leseverstärker SA bildende Einheitsschaltkreis aus einem CMOS (komplementärer MOS)
FET-Verriegelungsschaltkreis aufgebaut, der aus p-Kanal-M0S-FETs
Q_ und Q„ und n-Kanal-MOSFETs Qfi und Q„ zusammengesetzt
ist. Ein Paar von Eingangs- und Ausgangs-Schaltungspunkten des CMOSFET-Verriegelungsschaltkreises ist mit den komplementären
Datenleitungen D und D verbunden. Obwohl die vorliegende Erfindung nicht darauf beschränkt werden soll, wird dem dargestellten
Verriegelungsschaltkreis über die parallelgeschalteten p-Kanal-MOSFETs Q12 und Q13 die Versorgungsspannung Vcc
und über die parallelgeschalteten n-Kanal-MOSFETs 'Q10 und Q11
das Erdpotential V des Schaltungsaufbaus zugeführt. Diese
Leistungs-Schalt-MOSFETs Q1 /Q11 und Q12/ Q-i ο finden auch für
die nicht gezeigten Verriegelungsschaltkreise Verwendung.
die in den anderen ähnlichen Speicherspalten angeordnet sind.
Die Taktsignale 0 1 und 0 1 zur Aktivierung des Leseverstär
kers SA werden an die Gate-Anschlüsse der MOSFETs Q10 und Q12
angelegt, während die bezüglich der Taktsignale 0 1, 0 1
verzögerten Taktsignale 0 „ und ζ$ T an die Gate-Anschlüsse
der MOSFETs Q11 und Q1 _ angelegt werden. Die Taktsignale 0 1
und 0 1 werden komplementär zueinander verändert, um die
Leistungs-Schalt-MOSFETs Q1Q und Q2 gleichzeitig in den "EIN"-
oder "AUS"-Zustand zu bringen. Ebenso werden die Taktsignale
0 2 und 0 „ komplementär zueinander verändert, um die Leistungs-Schalt-MOSFETs
Q11 und Q1 -. zum gleichen Zeitpunkt in
den "EIN"- oder "AUS"-Zustand zu bringen. Das heißt, das Taktsignal 0 1 ist beispielsweise bezüglich des Taktsignals 0 1
phaseninvertiert.
Jeder der Leistungs-Schalt-MOSFETs Q10 und Q12 weist einen
vergleichsweise niedrigen Leitwert auf. Im Gegensatz dazu weist jeder der MOSFETs Q11 und Q1 _ einen vergleichsweise
hohen Leitwert auf.
Demgemäß werden die jeweiligen diese Verstärker SA bildenden Einheitsschaltkreise (Verriegelungsschaltkreise) durch
die Taktsignale 0 1 und 0 1 vergleichsweise schwach und später
durch die Taktsignale 0 ~ und 0 „ stark angeregt. Da der
Leseverstärker SA auf diese Art in zwei getrennten Stufen aktiviert wird, kann die sonst durch das Anlaufen des Betriebs
des Leseverstärkers verursachte starke Absenkung (Abfall) des hohen Potentialpegels der komplementären Datenleitungen verhindert
und ein schnelles Auslesen der Daten durchgeführt werden.
Im einzelnen werden die MOSFETs Q10 und Q^2 mit verhältnismässig
niedrigem Leitwert durch die Taktsignale 0 .. und 0 . zuerst
in ihre "EIN"-Zustände gebracht, falls vom Leseverstärker SA eine geringfügige Auslesespannung der Speicherzelle verstärkt
wird. Der Leseverstärker SA fängt daraufhin an, die Potentialdifferenz zwischen den komplementären Datenleitungen
zu verstärken. Da die Potentialdifferenz zwischen den komplementären
Datenleitungen in der Anfangsperiode des Verstärkungsbetriebs klein ist, werden noch beide den Leseverstärker
SA aufbauenden MOSFETs Q,- und QR in leitendem Zustand gehalten.
Aus diesem Grund werden vorher in der auf hohem Pegel liegenden Datenleitung gehaltene Ladungen stoßartig über eine
Seite der den Leseverstärker SA aufbauenden MOSFETy und den
I.eistungs-Scha] t-MOSFET entladen. Deshalb fällt das Potential
der noitc>
auf hohem Peqel ab. Da jedoch die Leitwerte der Leiytüngs-Schalt-MOSFETs Q-, Q/ Q12» die zuerst durch die Taktsig
nale 0 Λ und 0 - in den leitenden Zustand gebracht wurden,
paι paι
im voraus auf einen vergleichsweise kleinen Wert festgesetzt wurden, kann die Anzahl der Ladungen in der auf hohem Pegel
liegenden Datenleitung, deren Entladung zu diesem Zeitpunkt ungünstig ist, auf einen kleinen Wert begrenzt und damit der
starke Abfall des hohen Potentialpegels verhindert werden. Ist die Potentialdifferenz zwischen den komplementären Datenleitungen
bis zu einem gewissen Grade angewachsen, werden die schaltenden MOSFETs Q11 und Q13 mit verhältnismäßig hohem
Leitwert durch die Taktsignale 0 „, $ Γ in den "EIN"-Zustand
gebracht, wodurch der Verstärkungsbetrieb des Leseverstärkers SA beschleunigt wird. Demgemäß kann durch die derartige
Ausführung des Verstärkungsbetriebs des Leseverstärkers SA in zwei getrennten Stufen das schnelle Auslesen durchgeführt
werden, indem der Abfall des Potentials auf der hochpegeligen Seite der komplementären Datenleitungen verhindert
wird.
Der Zeilen-Decoder R-DCR ist aus einer Vielzahl von Einheitsschaltkreisen aufgebaut. In Fig. 2A ist ein den Zeilen-Decoder
R-DCR bildender Einheitsschaltkreis (entsprechend vier Wortleitungen) beispielhaft gezeigt. Der dargestellte Zeilen-Decoder
R-DCR umfaßt einen NAND-Schaltkreis ND in einer CMOS-Schaltkreisanordnung, der sich aus den n-Kanal-MOSFETs
Q32 bis Q36 und den p-Kanal-MOSFETs Q37 bis Q41 zusammensetzt,
die die internen Adressignale a„ bis ar empfangen.
Z b
Demgemäß werden durch den NAND-Schaltkreis ND vier Wortleitungs-Auswahlsignale
zur Auswahl der Wortleitungen WQ bis W3 gebildet.
Der Ausgang des NAND-Schaltkreises ND wird durch einen CMOS-Inverter
IV1 invertiert und das invertierte Signal über die Unterbrechungs-MOSFETs (cut MOSFETs) Q2g bis Q31 auf die
Gates der MOSFETs Q bis Q27 übertragen, die einen Trans-
fer-Gate-Schaltkreis TRF aufbauen.
Die Source-Anschlüsse der jeweiligen MOSFETs Q . bis Q»_ werden
mit den Wortleitungs-Auswahltaktsignalen 0„nn bis 0vn
Λ U U Λ I I
beaufschlagt. Diese Wortleitungs-Auswahltaktsignale 0χηη bis
0χ-ι-ι werden von einem nicht gezeigten Schaltkreis erzeugt,
der einen Teil des Zeilen-Decoders R-DCR bildet. Die Pegel der jeweiligen Wortleitungs-Auswahltaktsignale 0χοο bis 0χ1-|
werden durch die Kombinationen des Taktimpulses 0V mit durch
Decodieren der 2-Bit-Adressignale aQ, a^ gebildeten Decodier-Signalen
festgelegt.
Ohne besondere Beschränkung darauf wird das Wortleitungs-
Auswahltaktsignal 0„nn als Antwort auf die Änderung des Taktimpulses
0V auf den hohen Pegel (logische "1") auf den hohen Pegel gebracht, wenn sich beide Adressignale a~ und a. auf
dem niedrigen Pegel (logische "0") befinden. Das Signal 0χοΐ
wird synchron mit dem Taktimpuls 0V auf den hohen Pegel ge-
Jx
bracht, wenn sich das Adressignal aQ auf dem hohen Pegel und
das Adressignal a.. auf dem niedrigen Pegel befindet. Auf
ähnliche Art werden die Signale -0Vi η unc^ 0X11 in Uberein-Stimmung
mit den Adressignalen a„ und a.. und dem Taktimpuls
0V auf ihre hohen Pegel gesetzt.
Dementsprechend setzt der dargestellte, den Zeilen-Decoder R-DCR aufbauende Einheitsschaltkreis eine der Wortleitungen
W. bis W. synchron mit dem Taktimpuls 0χ auf ihren hohen
Pegel (ausgewählten Pegel), wenn der Ausgang des NAND-Schaltkreises ND in Übereinstimmung mit den Adressignalen
a? bis afi auf niedrigem Pegel liegt.
Die Wortleitungs-Auswahltaktsignale 0χοο bis 0χ11 werden auch
auf die Einheitsschaltkreise gegeben, die -nicht gezeigtden Zeilen-Decoder R-DCR bilden.
3 3 3 A 5 6 O
-1G-
Zur.w'il νΛ ich sind die MOfU-1Ji1I1U Q20 bis Q ., deren Gates mit der
Ausgabe des NAND-Schaltkreises beaufschlagt werden, zwischen den jeweiligen Wortleitungen und dem Erdpotential angeordnet.
Gibt die Kombination der Adressignale a~ bis afi nicht einen
Satz von Wortleitungen (W1 bis W.) an, d.h., befindet sich
der Ausgang des NAND-Schaltkreises ND auf dem hohen Pegel, so werden die MOSFETs Q20 bis Q23 in den "EIN"-Zustand gebracht.
Als Folge daraus werden die Wortleitungen W. bis W. durch die MOSFETs Q20 bis Q23 auf Erdpotential festgelegt,
wenn sie nicht ausgewählt sind. Die durch die Ausgabe des NAND-Schaltkreises gesteuerten MOSFETs werden hiermit zwischen
den Wortleitungen und dem Schaltungspunkt auf Erdpotential angeordnet, damit verhindert werden kann, daß, wenn
die gewünschte Wortleitung in einem Satz von Wortleitungen auf den ausgewählten Pegel gesetzt wird, die übrigen nicht
gewünschten Wortleitungen den ausgewählten Pegel annehmen.
Die Rücksetz-MOSFETs Q0 bis Q5, deren Gates mit einem Rücksetzimpuls
0 beaufschlagt werden, sind zwischen die jeweiligen Wortleitungen und den Schaltungspunkt auf Erdpotential
geschaltet. Die in einem vorhergehenden Betriebszyklus, z.B. in einem Lesezyklus, ausgewählte Wortleitung wird für den
nächsten Betriebszyklus dadurch auf den Pegel des Erdpotentials zurückgesetzt, daß diese MOSFETs QQ bis Q5 bei Empfang
des Rücksetzimpulses 0 auf "EIN" schalten.
Der Spaltenschalter C-SW ist aus zwischen die komplementären
Datenleitungen D, D und die gemeinsamen komplementären Datenleitungen CD, CD geschalteten MOSFETs aufgebaut, wie z.B.
den in Fig. 2B beispielhaft dargestellten MOSFETs Q42' °-Δ3·
Die Gate-Anschlüsse der MOSFETs Q42' Q43 werden mit einem
Auswahlsignal vom Spalten-Decoder C-DCR beaufschlagt.
Der Vorlade-MOSFET Q44/ der den Vorladeschaltkreis PC2 aufbaut,
ist zwischen die gemeinsamen komplementären Datenlei-
tungen CD und CD geschaltet.
Ein Paar von Eingangs- und Ausgangsschaltungspunkten des Hauptverstärkers MA mit einer Schaltkreisanordnung ähnlich
der des Leseverstärkers SA ist mit den gemeinsamen komplementären
Datenleitungen CD und CD verbunden.
Darüberhinaus sind die komplementären Ausgangsschaltungspunkte des Daten-Eingabepuffers DIB auf die gemeinsamen Datenleitungen
CD und CD geschaltet.
Wie in Fig. 2B gezeigt, ist der Flanken-Triggerschaltkreis "Io EGTV (EGT..) aus den Antivalenz (exklusiv ODER) - Schaltkreisen
EX« bis EX., die die internen Adressignale a„ bis a.
(a. * bis a.) und die durch Verzögerungsschaltkreise D_ bis
D. gebildeten verzögerten Signale dieser internen Adressignale empfangen, und dem ODER-Schaltkreis aufgebaut, der die
Ausgangssignale der Antivalenz-Schaltkreise EXn bis EX.
empfängt.
Im folgenden werden die Betriebszustände des Schaltkreises
dieser Ausführungsform unter Bezugnahme auf ein Impulsdiagramm in Fig. 3 beschrieben.
Die Taktsignale $ 7 und 0 ~ haben, wie oben beschrieben,
eine entgegengesetzte Phasenlage zu den Taktsignalen 0 .. und 0pa2· Die Taktsignale 0^", 0^ und 0~^, 0~^ sind in
Fig. 3 nicht berücksichtigt, um die Zeichnung zu vereinfachen
Fällt nun, wie in Fig. 3A beispielhaft gezeigt, irgendein Adressignal a vom hohen Pegel auf den niedrigen Pegel, so
fällt das dazu verzögerte Signal a ' mit einer Verzögerung ebenfalls ab. Demgemäß wird der vom Beginn der Änderung des
Adressignals a bis zur Erzeugung des verzögerten Signals a '
auf dem hohen Pegel ("1") gehaltene Flanken-Erfassungsimpuls 0„v (0W) voin Flanken-Triggerschaltkreis EGT v (EGT ) ausgegoben.
Nach Empfang des Impulses 0E_. (0βγ) bildet der Taktgenerator
TG einen Rücksetzimpuls 0^0, wie in Fig. 3D gezeigt. Dieser
Rücksetzimpuls 0 c setzt die Betriebszustände der entsprechenden
Schaltkreise zurück, die im vorhergehenden Betriebszyklus, z.B. im Lesebetriebszyklus, festgelegt wurden.
Die Wortleitungen werden beispielsweise von dem auf Grundlage des Rücksetzimpulses 0 _ gebildeten (in Fig. 3 nicht gezeigten)
Wortleitungs-Rücksetzimpuls 0pw zurückgesetzt. Ebenso
werden das Wortleitungs-Auswahltaktsignal 0 , die Taktsignale
0 1, 0 - des Leseverstärkers SA, das Datenleitungs-Auswahltaktsignal
0γ und die Taktsignale 0 -, 0 ^ des Hauptverstärkers
MA, wie in Fig. 3 E, H, I und J gezeigt, vom Rücksetzimpuls 0DC in ihre Rücksetz-Zustände (Rücksetz-Pegel) gebracht.
Die Taktsignale 0χ, 0pa1 , 0^2 , 0γ, 0ma1 und 0ma2
werden beispielsweise auf den niedrigen Pegel gebracht.
Zum selben Zeitpunkt, zu dem die Taktsignale 0 -j ι ^pa2 Und
0 Λι0 ο auf den niedrigen Pegel gesetzt werden, werden
ma ι ma t.
die dazu komplementär liegenden Taktsignale 0 1, 0 „ und
pa ι pa^
0 1, 0 „ jeweils auf den hohen Pegel gebracht. Folglich
werden der Leseverstärker SA und der Hauptverstärker MA jeweils in ihren nicht aktiven Zustand versetzt, und die komplementären
Datenleitungen D, D und die gemeinsamen komplementären Datenleitungen CD, CD werden in ihre "schwimmenden"
(floating, d.h. potentialmäßig nicht festliegenden) Zustände gebracht.
Mit den jeweiligen komplementären Datenleitungen D, D und den gemeinsamen komplementären Datenleitungen CD, CD sind
(nicht gezeigte) parasitäre Kapazitäten gekoppelt. In den parasitären Kapazitäten wurden beim vorhergehenden Betriebszyklus
den Potentialen der jeweils zugehörigen Datenleitungen entsprechende Ladungen gespeichert. Im folgenden wird beispielhaft
die mit der komplementären Datenleitung D und die
mit der komplementären Datenleitung D gekoppelte (nicht gezeigte) parasitäre Kapazität untersucht. War beispielsweise
im vorhergehenden Betriebszyklus die komplementäre Datenleitung D auf dem hohen Pegel (V _,) und die komplementäre Datenleitung
D auf dem niedrigen Pegel (O Volt), so hat die parasitäre Kapazität der Datenleitung D eine dem hohen Pegel (V.-,,,)
entsprechende Ladung und die der Datenleitung D eine dem niedrigen Pegel (0 Volt) entsprechende Ladung gespeichert. Die entsprechenden
parasitären Kapazitäten der gemeinsamen komplementären Datenleitungen CD, CD sind in ähnlicher Weise auf
den hohen oder niedrigen Pegel gesetzt.
Die komplementären Datenleitungen D, D und die gemeinsamen komplementären Datenleitungen CD, CD mit den parasitären Kapazitäten,
die die durch den vorausgehenden Betriebszyklus so festgelegte Ladung speichern, werden, wie oben beschrieben,
in den schwimmenden Zustand gebracht, so daß die mit diesen Datenleitungen gekoppelten parasitären Kapazitäten
die im vorhergehenden Betriebszyklus festgelegte Ladung halten. Entsprechend werden auch die jeweiligen Potentiale der
komplementären Datenleitungen D, D und der gemeinsamen komplementären Datenleitungen CD, CD auf ihren Werten im vorhergehenden
Betriebszyklus gehalten. Wird die vorgegebene Ladung während des vorausgehenden Betriebszyklus wie im obigen
Beispiel jeweils in der parasitären Kapazität der komplementären Datenleitung D und in der der komplementären Datenleitung
D gespeichert, so hält die parasitäre Kapazität in der, wie oben beschrieben, in den schwimmenden Zustand
versetzten komplementären Datenleitung D die dem hohen Pegel (Vcc) entsprechende Ladung, und die Kapazität in der
auf ähnliche Weise in den schwimmenden Zustand versetzten komplementären Datenleitung D hält die dem niedrigen Pegel
(0 Volt) entsprechende Ladung. Deshalb bleibt das Potential der in den schwimmenden Zustand versetzten komplementären
Datenleitung D auf dem hohen Pegel (VpC), während das der
komplementären Daten! eituncj D auf denn niedrigen Pegel (0 Volt)
- 2ο -
bleibt. Dasselbe trifft für die gemeinsamen komplementären Datenleitungen
CD, CD zu.
Demnach halten die komplementären Datenleitungen D, D und die gemeinsamen komplementären Datenleitungen CD, CD aufgrund der
Nicht-Aktivierung des Leseverstärkers SA und des Hauptverstärkers MA in ihren schwimmenden Zuständen den hohen Pegel (V^)
und den niedrigen Pegel (O Volt).
Zu dem Zeitpunkt, zu dem die Wortleitungen zurückgesetzt sind,
werden die Vorladeimpulse 0 1 und 0 „ erzeugt.
Da die Vorlade-MOSFETs Q . und Q. durch die Erzeugung der
Vorladeimpulse 0 1 und 0 auf "EIN" geschaltet werden, werden die komplementären Datenleitungen D und D und die gemeinsamen
komplementären Datenleitungen CD und CD jeweils untereinander kurzgeschlossen. Als Folge davon breiten sich
die Ladungen zwischen den komplementären Datenleitungen D und D und zwischen den gemeinsamen komplementären Datenleitungen
CD und CD aus, so daß diese Datenleitungen auf einen mittleren Pegel von etwa V /2 vorgeladen werden.
Fällt daraufhin der Rücksetz impuls 0nc, auf den niedrigen Pe-
Kb gel, ist der Rücksetzzustand aufgehoben. Der Vorladebetrieb endet nach der Freigabe des Rücksetzzustandes.
Nach dem Ende des Vorladens der komplementären Datenleitungen D, D durch das Vorladesignal 0 . steigt das Wortleitungs-Auswahltaktsignal
0„, wie in Fig. 3E dargestellt,auf den hohen Pegel an. Auf diese Weise wird das vom Zeilen-Decoder
R-DCR ausgegebene hochpegelige Signal an eine durch die Adressignale A bis A. festzulegende Wortleitung angelegt.
Die durch die Adressignale An bis A. festgelegte Wortleitung
wird ausgewählt und auf den Auswahlpegel der Speicherzelle gesetzt. Der die Speicherzelle aufbauende schaltende
MOSFET wird durch den hohen Potentialpegel der ausgewähl-
ten Wortleitung in seinen "EIN"-Zustand gebracht.
Zwischen dem Spexcherkondensator der ausgewählten Speicherzelle und der parasitären Kapazität einer Datenleitung, z.B.
der Datenleitung D, mit der die Speicherzelle verbunden ist, tritt eine Ladungsverteilung auf. Der Pegel der Datenleitung
D wird dahingehend verändert, daß er den im Speicherkondensator der Speicherzelle gespeicherten Ladungen, in anderen Worten
den in der Speicherzelle gespeicherten Daten entspricht. Da in diesem Fall die an die andere Datenleitung D gekoppelte
Speicherzelle nicht ausgewählt ist, hält diese Datenleitung D den Vorladepegel V /2. Als Folge daraus entwickelt sich
zwischen den Datenleitungen D und D eine geringe, den in der ausgewählten Speicherzelle gehaltenen Daten entsprechende
Potentialdifferenz. Im einzelnen kommt die geringe Potentialdifferenz
zwischen den Datenleitungen D und D folgendermaßen zustande: Falls im Speicherkondensator der mit der Datenleitung
D gekoppelten Speicherzelle z.B. Ladungen entsprechend V gespeichert wurden, wird das Potential der Datenleitung
D höher als das Potential (V_ /2) der Datenleitung D. Falls im Gegensatz dazu im Spexcherkondensator der Speicherzelle
Ladungen entsprechend z.B. 0 Volt gespeichert wurden, in anderen Worten, wenn keine Ladung im Spexcherkondensator gespeichert
wurde, wird das Potential der Datenleitung D niedriger als das Potential (V /2) der Datenleitung D.
Wird der Leseverstärker aktiviert, so wird die geringe Potentialdifferenz
zwischen den Datenleitungen D und D dadurch verstärkt. Das heißt, nach der folgenden Änderung des Taktsignals
0 1 auf den hohen Pegel (des Taktsignals 0 - auf
den niedrigen Pegel) wird der Leseverstärker SA aktiviert und daraufhin durch den Leseverstärker SA ein Verstärkungsbetrieb in Gang gesetzt, der die Potentialdifferenz zwischen
den komplementären Datenleitungen D und D vergrößert. Daraufhin wird das Taktsignal 0^2 auf den hohen Pegel (das
Taktsignal 0 ~ auf den niedrigen Pegel) gesetzt. Auf die-
so Weise wird der Verstärkungsgrad des Leseverstärkers SA angehoben
und die Potentialdifferenz zwischen den komplementären
Datenleitungen D und D weiter vergrößert.
Als nächstes wird das Vorladesignal 0 „ zum selben Zeitpunkt
auf den niedrigen Pegel gesetzt, zu dem das Datenleitungs-Auswahltaktsignal 0γ auf den hohen Pegel gebracht wird.
Aufgrund der Veränderung des Vorladesignals 0 ~ auf den niedrigen
Pegel wird der MOSFET Q44 in den "AUS"-Zustand gebracht,
was zur Beendigung des Vorladens der gemeinsamen komplementären Datenleitungen CD, CD führt»
Nimmt das Datenleitungs-Auswahltaktsignal 0 den hohen Pegel
an, werden dem Spaltenschalter C-SW vom Spalten-Decoder C-DCR Spaltenauswahlsignale zur Kopplung eines Paares komplementärer,
von den Adressignalen A.+. bis A. festzulegender Datenleitungen
D, D mit den gemeinsamen komplementären Datenleitungen CD, CD zugeführt. Daher ist ein Paar komplementärer,
von den Spaltenauswahlsxgnalen auszuwählender Datenleitungen D, D über den Spaltenschalter C-SW mit den gemeinsamen komplementären
Datenleitungen CD, CD verbunden.
Mit einer gegenseitigen zeitlichen Abstimmung, entsprechend der etwa zum Zeitpunkt der Schaltung der komplementären Datenleitungen
D, D auf die gemeinsamen komplementären Datenleitungen CD, CD das Vorladen der gemeinsamen komplementären
Datenleitungen CD, CD durch das Vorladesignal 0 „ abgeschlossen
wird, können die Potentiale der gemeinsamen Datenleitungen CD, CD selbst dann einander gleichgemacht werden, wenn vor
der Verbindung der gemeinsamen Datenleitungen und der Datenleitungen auf den gemeinsamen Datenleitungen Rauschen
usw. auftrat. Aus diesem Grund wird die Potentialdifferenz zwischen den ausgewählten Datenleitungen D, D mit sehr hoher
Genauigkeit auf die gemeinsamen Datenleitungen CD, CD übertragen, so daß dieser Halbleiterspeicher unempfindlich gegen
Rauschen gemacht werden kann.
Die gemeinsamen komplementären Datenleitungen CD, CD werden durch den Vorladebetrieb des Vorlade-MOSFET Q44/ wie oben
beschrieben, ebenfalls auf V /2 vorgeladen. Das Potential der gemeinsamen Datenleitung CD ist deswegen durch die Ladungsverteilung
der in der parasitären Kapazität der gemeinsamen Datenleitung CD gespeicherten Ladungen (Ladungen entsprechend
VpC/2) und der Ladungen bestimmt, die in der parasitären
Kapazität der ausgewählten und mit dieser gemeinsamen Datenleitung CD gekoppelten Datenleitung D gespeichert sind.
Ebenso ist das Potential der gemeinsamen Datenleitung CD durch die Ladungsverteilung der in der parasitären Kapazität
der gemeinsamen Datenleitung CD gespeicherten Ladungen (Ladungen entsprechend Vp.-,/2) und der Ladungen bestimmt,
die in der parasitären Kapazität der ausgewählten und mit der gemeinsamen Datenleitung CD gekoppelten Datenleitung D
gespeichert sind.
Wenn die komplementären Datenleitungen D, D auf die gemeinsamen komplementären Datenleitungen CD, CD geschaltet werden,
wird das Potential der gemeinsamen Datenleitung CD, das durch die Ladungsverteilung der Ladungen der parasitären
Kapazität der Datenleitung D und der Ladungen der parasitären Kapazität der gemeinsamen Datenleitung CD bestimmt
ist, höher (niedriger) als das Potential der gemeinsamen Datenleitung CD, das durch die Ladungsverteilung der Ladungen
der parasitären Kapazität der Datenleitung D und der Ladungen der parasitären Kapazität der gemeinsamen Datenleitung
CD bestimmt ist.
Mit dem Bezugszeichen G in Fig. 3 werden mit durchgezogenen
Linien die jeweiligen Potentialänderungen der Datenleitungen D, D und der gemeinsamen Datenleitungen CD, CD in dem Fall
verdeutlicht, in dem die mit der Datenleitung D gekoppelte Speicherzelle ausgewählt ist, und in dem die Vrr, entsprechen-
den Ladungen im Speicherkondensator der ausgewählten Speicherzelle
gespeichert sind (oder der Fall, in dem die mit der Datenleitung D gekoppelte Speicherzelle ausgewählt ist
und in dem die 0 Volt entsprechenden Ladungen im Speicherkondensator der Speicherzelle gespeichert sind).
Die Potentialdifferenz zwischen den gemeinsamen Datenleitungen
CD und CD wird durch den Hauptverstärker verstärkt. Im einzelnen wird der Hauptverstärker MA, wenn die Taktsignale 0 ,
0 9 nacheinander auf den hohen Pegel und die Taktsignale 0 1 ,
0 Ζ auf den niedrigen Pegel gesetzt werden, als Antwort auf
diese Änderungen betrieben und die Potentialdifferenz zwischen den gemeinsamen Datenleitungen CD und CD verstärkt.
Im Lesebetrieb wird die vom Hauptverstärker MA verstärkte Potentialdifferenz
dem Datenausgangspuffer DOB zugeführt. Der Datenausgangspuffer DOB überträgt ein dem Eingangssignal entsprechendes
Ausgangssignal an den Anschluß I/O.
Im Schreibbetrieb werden die Schreibdaten über den Dateneingangspuffer
DIB auf die gemeinsamen Datenleitungen CD, CD übertragen. Die Pegel der Datenleitungen D, D werden in Übereinstimmung
mit den den gemeinsamen Datenleitungen CD, CD zugeführten Schreibdaten festgelegt. Als Folge davon werden die
Schreibdaten an die ausgewählte Speicherzelle übertragen.
Obwohl die vorliegende Erfindung nicht darauf beschränkt werden soll, wird das Wortleitungs-Auswahltaktsignal 0V von
einem nicht gezeigten Bootstrap-Schaltkreis auf einen hohen Pegel von zumindest der Versorgungsspannung Vp„ + V , (der
Schwellenspannung des schaltenden MOSFET) gebracht, um an das Gate des schaltenden MOSFET der Speicherzelle beim Einschreiben
der Daten in die Speicherzelle eine Spannung von zumindest der Versorgungsspannung Vp-. + V., anzulegen. Auf diese Weise
kann der hohe Pegel (Vcc) der Datenleitung, wie er ist, ohne
irgendeinen Verlust auf den MOS-Kondensator der Speicherzelle übertragen werden, und die im MOS-Kondensator zu speichernde
Ladungen können erhöht werden.
Ebenso wird das Wortleitungs-Auswahltaktsignal 0 beim Auffrischen
der Speicherzelle vom nicht gezeigten Bootstrap-Schaltkreis auf den hohen Pegel von zumindest der Versorgungsspannung
V^p + V., gebracht. Auf diese Weise kann der ungestört
belassene hohe Pegel (Vrr) der Datenleitung ohne irgendeinen
Potentialverlust wieder in den MOS-Kondensator der Speicherzelle eingeschrieben werden, der den hohen Pegel führte.
Im Lesebetrieb werden die Potentiale der ausgewählten komplementären
Datenleitungen vom Leseverstärker SA auf den hohen Pegel (Vrr.) und auf den niedrigen Pegel (0 Volt) und die Potentiale
der gemeinsamen komplementären Datenleitungen in ähnlicher Weise vom Hauptverstärker MA auf den hohen Pegel (Vn-.)
und auf den niedrigen Pegel (0 Volt) verstärkt. Auch die Potentiale der nicht ausgewählten komplementären Datenleitungen
werden von den Leseverstärkern SA der entsprechenden Spalten auf den hohen Pegel (V,,.-,) und auf den niedrigen Pegel (0 Volt)
verstärkt.
Beispielsweise werden, wie mit den durchgezogenen Linien in Fig. 3G dargestellt, die ausgewählte Datenleitung D und die
gemeinsame Datenleitung CD vom Leseverstärker SA und vom Hauptverstärker
MA jeweils auf den hohen Pegel (Vcc) verstärkt, während
die ausgewählte Datenleitung D und die gemeinsame Datenleitung CD vom Leseverstärker und vom Hauptverstärker jeweils
auf den niedrigen Pegel (0 Volt) verstärkt werden. Zusätzlich wird, wie mit den gestrichelten Linien in Fig. 3G angezeigt,
die nicht ausgewählte der komplementären Datenleitungen vom Leseverstärker auf den hohen Pegel (Vcc) und die verbleibende
komplementäre Datenleitung auf den niedrigen Pegel (0 Volt) 3Q verstärkt.
Die auf diese Art auf den hohen oder niedrigen Pegel gesetzten
Potentiale der Datenleitungen werden im oben beschriebenen Auffrischbetrieb
auf den MOS-Kondensator der Speicherzelle übertragen.
Auch im Schreibbetrieb werden in Übereinstimmung mit den zu
schreibenden Daten die Potentiale der gemeinsamen Datenleitungen und der Datenleitungen vom Dateneingangspuffer DIB und vom Leseverstärker SA jeweils auf den hohen Pegel (V _,) oder
auf den niedrigen Pegel (0 Volt) gesetzt. Beispielsweise Werden in Übereinstimmung mit den zu schreibenden Daten die Potentiale der gemeinsamen Datenleitung CD und der Datenleitung D auf den hohen Pegel (V-,-,) und die der gemeinsamen Datenleitung CD und der Datenleitung D auf den niedrigen Pegel (0 Volt) gebracht.
schreibenden Daten die Potentiale der gemeinsamen Datenleitungen und der Datenleitungen vom Dateneingangspuffer DIB und vom Leseverstärker SA jeweils auf den hohen Pegel (V _,) oder
auf den niedrigen Pegel (0 Volt) gesetzt. Beispielsweise Werden in Übereinstimmung mit den zu schreibenden Daten die Potentiale der gemeinsamen Datenleitung CD und der Datenleitung D auf den hohen Pegel (V-,-,) und die der gemeinsamen Datenleitung CD und der Datenleitung D auf den niedrigen Pegel (0 Volt) gebracht.
Auf diese Art werden in einem beliebigen Betriebszustand die
Potentiale der Datenleitungen D, D und der gemeinsamen Datenleitungen CD, CD jeweils auf den hohen Pegel (Vcc) oder auf
den niedrigen Pegel (0 Volt) gesetzt. Folglich werden die dem hohen Pegel und die dem niedrigen Pegel entsprechenden Ladungen in den jeweiligen Kapazitäten der Datenleitungen D und D
gespeichert. Auf gleiche Weise werden die dem hohen Pegel und die dem niedrigen Pegel entsprechenden Ladungen in den jeweiligen Kapazitäten der gemeinsamen Datenleitungen CD und CD gespeichert. Das heißt, die dem niedrigen Pegel (0 Volt-Pegel)
entsprechenden Ladungen werden in der Kapazität der einen Datenleitung (gemeinsamen Datenleitung) gespeichert, wenn die
Potentiale der Datenleitungen D, D und der gemeinsamen Datenleitungen CD, CD jeweils auf den hohen Pegel (Vcc) oder auf
den niedrigen Pegel (0 Volt) gesetzt. Folglich werden die dem hohen Pegel und die dem niedrigen Pegel entsprechenden Ladungen in den jeweiligen Kapazitäten der Datenleitungen D und D
gespeichert. Auf gleiche Weise werden die dem hohen Pegel und die dem niedrigen Pegel entsprechenden Ladungen in den jeweiligen Kapazitäten der gemeinsamen Datenleitungen CD und CD gespeichert. Das heißt, die dem niedrigen Pegel (0 Volt-Pegel)
entsprechenden Ladungen werden in der Kapazität der einen Datenleitung (gemeinsamen Datenleitung) gespeichert, wenn die
dem hohen (Vr_,-Pegel) entsprechenden Ladungen in der Kapazität
der anderen Datenleitung (gemeinsamen Datenleitung) gespeichert werden.
Die in den jeweiligen Kapazitäten der Datenleitungen D, D und gemeinsamen Datenleitungen CD, CD gespeicherten Ladungen werden
auf diese Weise für das Vorladen der Datenleitungen D, D und der gemeinsamen Datenleitungen CD, CD, wie oben beschrieben,
benutzt. Das heißt, die Ladungen werden zum Vorladen der
Datenleitungen und der gemeinsamen Datenleitungen in der nächsten
Operation verwendet.
In diesem Ausführungsbeispiel werden, ohne Beschränkung darauf, beim Einschreiben einer logischen "1" in die mit einer Datenleitung
D der komplementären Datenleitungen gekoppelten Speicherzelle z.B. der Versorgungsspannung V _, entsprechende Ladüngen
im Speicherkondensator der Speicherzelle gespeichert. Im Gegensatz dazu werden im Falle des ähnlichen Einschreibens
einer logischen "1" in die mit der anderen Datenleitung D gekoppelte Speicherzelle dem Erdpotential (0 Volt) des Schaltungsaufbaus
entsprechende Ladungen in der Speicherzelle gespeichert. Weiterhin werden beim Einschreiben der logischen
"0" in die mit der einen Datenleitung D gekoppelte Speicherzelle dem Erdpotential (0 Volt) entsprechende Ladungen im
Speicherkondensator der Speicherzelle gespeichert und beim Einschreiben der logischen "0" in die mit der anderen Datenleitung
D gekoppelte Speicherzelle der Versorgungsspannung V^- entsprechende Ladungen. Konkret setzt beispielsweise der
Dateneingangspuffer DIB, wie in der Figur dargestellt, wenn sich das Potential des I/O-Anschlusses auf dem hohen Pegel
(logische "1") befindet, die gemeinsame Datenleitung CD auf . den hohen Pegel (V-^) und die gemeinsame Datenleitung CD auf
den niedrigen Pegel (0 Volt). Andererseits bringt der Dateneingangspuffer
DIB, wenn sich das Potential des I/O-Anschlusses
auf dem niedrigen Pegel (logische "0") befindet, die gemeinsame Datenleitung CD auf den niedrigen Pegel (0 Volt) und
die gemeinsame Datenleitung CD auf den hohen Pegel (Vp.-,) - Ohne
besondere Beschränkung darauf verstärkt der Hauptverstärker MA den Pegel einer gemeinsamen Datenleitung CD und überträgt ihn
dann auf den Schaltungspunkt CDI des Ausgangspuffers DOB, und er verstärkt den Pegel der anderen gemeinsamen Datenleitung
CD und überträgt ihn dann auf den anderen Schaltungspunkt CDI des Ausgangspuffers DOB. Der Ausgangspuffer DOB ist hierbei
beispielsweise so aufgebaut, daß er ein Ausgangssignal auf hohem Pegel (logische "1") an den Anschluß I/O liefert, wenn
der Pegel des Schaltungspunktes CDI höher als der Pegel des Schaltungspunktes CDI ist, wohingegen er ein Ausgangssignal
auf niedrigem Pegel (logische "0") an den Anschluß I/O liefert, wenn der Pegel des Schaltungspunktes CDI niedriger als
der des Schaltungspunktes CDI ist.
Entsprechend dieser Anordnung werden die vom Hauptverstärker
MA gelieferten komplementären Signale dem Datenausgangspuffer
DOB zugeführt. Der Aufbau nach Fig. 2B kann jedoch auch beispielsweise
durch einen Aufbau ersetzt werden, in dem nur eines der komplementären vom Hauptverstärker MA gelieferten
Signale dem Datenausgangspuffer DOB zugeführt wird. In diesem Fall kann der Datenausgangspuffer DOB beispielsweise einen Aufbau
haben, der eine bestimmte Referenzspannung (z.B. die logische
Schwellenspannung des DOB) und den Pegel des Signals vom Hauptverstärker MA vergleicht und dem I/0-Anschluß ein
Ausgangssignal zuführt, das sich nach dem Ergebnis des Vergleichs richtet.
Der Taktgenerator-Schaltkreis TG ist so angeordnet, daß er
das Vorladesignal 0 -, das Taktsignal 0„, die Hauptverstärker-Steuersignale
0 -, 0 ~ usw. nicht nur auf Grundlage des Erfassungssignals 0„v vom Flanken-Triggerschaltkreis EGT„ lie-
fert, sondern auch auf Grundlage des Erfassungssignals 0„Y
vom auf die Spalten-Gruppen-Adressignale gerichteten Flanken-Triggerschaltkreis
EGTy. Auf diese Weise wird es möglich, nacheinander im voraus von den Leseverstärkern verstärkte
Daten auszulesen.
Das heißt, wenn die Spalten-Gruppen-Adressignale A. nach Zuführung eines Satzes von Zeilen-Gruppen-Adressignalen
A„ bis A. an den Speicher nacheinander geändert werden, können die Daten von den entsprechenden Adressen ausgelesen
werden. '
Die Erfassungssignale 0„v und 0__. können auch zur Entsprechung
mit einem Zeilenadress-Abtastsignal bzw. einem Spaltenadress-Abtastsignal
gebracht werden, das einem Speicher mit dem bekannten Adress-Multiplex-System zugeführt wird. Demgemäß kann
der logische Aufbau des Taktgenerator-Schaltkreises zur Bildung der verschiedenen oben erwähnten Taktsignale ähnlich dem
eines Taktgenerator-Schaltkreises in dem bekannten Speicher sein.
Diese Ausführungsform ist ohne besondere Beschränkung darauf
mit einer Spannungsgenerator-Schaltung V-G zur Substratvorspannung versehen, um einen schnellen Betrieb des Speichers zu
erreichen.
Weiterhin ist diese Ausführungsform beispielsweise, um einen niedrigen Leistungsverbrauch zu erhalten, so angeordnet, daß
der Betrieb des Hauptverstärkers MA während des Schreibbetriebs vermieden wird.
Im Halbleiterspeicher nach diesem Ausführungsbeispiel· wird das Vorladen unter Ausnutzung der Flanke des Adressignals durchgeführt.
Der Halbleiterspeicher kann damit ähnlich dem herkömmlichen statischen MDS-RAM gehandhabt werden, mit der Ausnähme, daß sich
ein extern dem Speicher zuzuführendes Taktsignal erübrigt, und daß der Auffrischbetrieb erforderlich ist. Demgemäß kann die
externe Taktsteuerung vereinfacht werden.
Es ist möglich, als Elementarspeicherzelle einen Typ zu verwenden,
wie er im dynamischen RAM Anwendung findet, z.B. eine Speicherzelle mit vergleichsweise geringem Flächenbedarf, die,
wie oben dargestellt, aus einem einzigen schaltenden MOSFET und einem einzigen Speicherkondensator aufgebaut ist. Folglich kann
die Betriebssteuerung der des statischen RAM angeglichen und dennoch eine groJ?e Speicherkapazität erzielt werden.
Der Vorladebetrieb verläuft derart, daß ein Paar komplementärer
Datenleitungen und gemeinsamer komplementärer Datenleitungen nur kurzgeschlossen wird, wodurch sie auf den mittleren
Pegel (etwa V r/2) unter dem Pegel V gebracht werden.
Dieser Vorladebetrieb kann mit hoher Geschwindigkeit ausgeführt werden, weil der Betrag der Pegeländerung kleiner als
beim Vorladen des herkömmlichen dynamischen RAM gehalten werden kann, bei dem Datenleitungen von 0 Volt bis auf den V__-
Pegel aufgeladen werden. Da der Vorladepegel in dieser Ausführungsform,
wie oben festgestellt, der mittlere Pegel unter dem Pegel Vcc ist, schalten die Vorlade-MOSFETs hinreichend in
ihre "EIN"-Zustände, selbst wenn ihre Gate-Spannung auf den
gewöhnlichen logischen Pegel (Vcc) gesetzt wird. Auf diese Weise
kann ein hinreichender Vorladepegel gebildet werden. Im Gegensatz dazu muß beim Vorladen der Datenleitungen auf den Vnr,-Pegel
nach dem Stand der Technik eine hohe Bootstrap-Spannung über dem Pegel V„ an das Gate eines Vorlade-MOSFETs angelegt
werden, um den Vorladepegel hinreichend anzuheben. Als Folge daraus ergibt sich ein komplizierter Schaltkreisaufbau und
aufgrund dessen wiederum ein langsamer Schaltungsbetrieb.
Nach dem Ausführungsbeispiel wird der Vorladepegel durch die
Ladungsverteilung der komplementären Datenleitungen gebildet, und es wird daher kein Strom beim Vorladen verbraucht. Damit
kann der Leistungsverbrauch herabgesetzt werden.
Da der Vorladepegel der mittlere Pegel von etwa V /2 ist,
fällt der schaltende MOSFET in der Speicherzelle vorteilhaft beim Auslesen der Daten aus der Speicherzelle in den "EIN"-Zustand,
selbst wenn seine Gate-Spannung (Wortleitungspotential) der gewöhnliche hohe logische Pegel (V,-,,-,) ist.
Im einzelnen schaltet der schaltende MOSFET in der Speicherzelle in einem ungesättigten Bereich auf "EIN", wenn seine
Gate-Spannung mindestens zu 1/2 V _ + V , wird. Als Folge
davon können alle Ladungen im MOS-Kondensator ausgelesen werden, selbst wenn die Bootstrap-Spannung nicht wie im herkömmlichen
dynamischen RAM benutzt wird. Dementsprechend
können schnelles Auslesen und hohe Zuverlässigkeit realisiert werden.
Da keine Blindspeicherzellen wie im herkömmlichen dynamischen
RAM angeordnet sind, kann in dieser Ausführungsform die Chipgröße um den Bereich der Blindspeicherzellen und den einem
Blindwortleitungs-Auswahlschaltkreis entsprechenden Bereich verkleinert werden. Darüberhinaus steuert die Auslese-Referenzspannung,
auf die der Leseverstärker SA Bezug nimmt, die Schwankung der Versorgungsspannung Vcc usw. nach, da sie von den einander
entsprechenden Vorladepegeln der komplementären Datenleitungen D, D unmittelbar vor dem Auslesen gebildet wird. Darüberhinaus
ist die Auslese-Referenzspannung im wesentlichen frei von Schwankungseinflüssen der Elemente in Speicherzellen und Blindspeicherzellen.
Als Folge davon kann der Betriebsspielraum des Schaltkreises deutlich erhöht werden.
Weiterhin kann der Leistungsverbrauch herabgesetzt werden, falls periphere Schaltkreise mit dem Leseverstärker SA aus CMOS-Schaltkreisen
aufgebaut sind.
Besonders der Leseverstärker SA und der Hauptverstärker MA sollten bevorzugt aus CMOS-Schaltungen aufgebaut sein. Sind
der Leseverstärker SA und der Hauptverstärker MA jeweils mit aus p-Kanal-MOSFETs und n-Kanal-MOSFETs zusammengesetzten CMOS-Schaltkreisen
aufgebaut, ist es möglich, ohne Anordnung eines speziellen Schaltkreises wie eines aktiven Rücksetzschaltkreises
die Potentiale der komplementären Datenleitungen D, D und ebenso die Potentiale der gemeinsamen komplementären Datenleitungen
CD, CD auf die Versorgungsspannung (Vcc) bzw. auf das
Erdpotential (0 Volt) des Schaltungsaufbaus zu verstärken. Deswegen
kann die Potentialdifferenz zwischen den Datenleitungen D, D und die zwischen den gemeinsamen Datenleitungen CD, CD
beim Lesebetrieb, Schreibbetrieb oder Auffrischbetrieb mit
einer einfachen Schaltung groß gemacht werden, so daß Fehlfunktionen reduziert werden können. Aufgrund der Bereitstellung
eines solchen Leseverstärkers können Ladungen entsprechend der Versorgungsspannung (VpC) und entsprechend dem Erdpotential
(0 Volt) in den jeweiligen parasitären Kapazitäten der Datenleitungen D, D vor dem Anlaufen des Vorladebetriebs gespeichert
werden, so daß die Vorladepegel der Datenleitungen D, D durch die Ausführung des Vorladebetriebs etwa auf V /2 gebracht werden können. Dasselbe trifft für die gemeinsamen komplementären
Datenleitungen CD, CD zu.
Die Adresspuffer X-ADB, Y-ADB, die Flanken-Triggerschaltkreise
EGT , EGT und der Taktgeneratorschaltkreis TG, wie sie oben X Y
beschrieben wurden, sollten bevorzugt aus statischen Schaltkreisen
aufgebaut sein, so daß die Ausgangssignale bei jeglicher Änderung der entsprechenden Eingangssignale gebildet werden
können.
Die vorliegende Erfindung ist nicht auf das beschriebene Ausführungsbeispiel
beschränkt.
Zum Beispiel können die peripheren Schaltkreise des Leseverstärkers
SA usw. ebenso aus MOSFETs eines der beiden Kanaltypen, p-Kanal-MOSFETs oder n-Kanal-MOSFETs, aufgebaut sein, um
die Chip-Fläche herabzusetzen. Wird jedoch z.B. der Leseverstärker SA aus MOSFETs eines einzigen Kanaltyps aufgebaut,
wird ein zusätzlicher spezieller Schaltkreis erforderlich, um die Potentiale der jeweiligen Datenleitungen D, D richtig
auf dem hohen Pegel (Vcc) und auf dem niedrigen Pegel (0 Volt)
zu halten. Es wird daran gedacht, als speziellen Schaltkreis
den sogenannten aktiven Rücksetz-Schaltkreis (active restore circuit), eine Art Bootstrap-Schaltkreis, anzuwenden.
Die Datenleitungen einer Seite in der M-ARY können ebenso als
Blinddatenleitungen ausgebildet sein.
Die jeweiligen komplementären Datenleitungen D, D können auch mit Blindzellen gekoppelt sein. In diesem Fall ist der Schalt-
kreis so aufgebaut, daß bei Auswahl einer an eine komplementäre Datenleitung gekoppelten Speicherzelle die an die andere komplementäre
Datenleitung gekoppelte Blindzelle ausgewählt wird. Auf diese Weise wird die Potentialänderung der Wortleitung über die
unerwünschte Kapazität des schaltenden MOSFETs der ausgewählten Speicherzelle (die Kapazität aufgrund der Überlappung zwischen
der Gate-Elektrode des FETs und der einen Datenleitung) auf eine Datenleitung übertragen, während zum gleichen Zeitpunkt
die Potentialänderung einer Wortleitung für die Blindzelle über die unerwünschte Kapazität des schaltenden MOSFET
der ausgewählten Blindzelle auf die andere Datenleitung übertragen wird. Eine einer Datenleitung aufgrund der Potentialänderung
einer Wortleitung zugeführte Potentialänderung wird hierbei wie Rauschen betrachtet. Die einem Datenleitungspaar
gleichzeitig zugeführten Potentialänderungen werden jedoch als gleichphasiges Rauschen angesehen. Der Leseverstärker ist
deshalb gegen gleichphasiges Rauschen unempfindlich. Demgemäß kann der Fehlbetrieb des Schaltkreises trotz der dem komplementären
Datenleitungspaar >zugeführten unerwünschten Potentialänderungen
weiter verringert werden.
Als Flanken-Triggerschaltkreis ist es auch möglich, ein ODER-
oder UND-Gatter zu verwenden, das die komplementären Adresssignale a„, a7 empfängt und dessen logische Schwellenspannung
in Richtung des hohen oder des niedrigen Pegels vorgespannt ist.
Es kann auch ein Flanken-Triggerschaltkreis Anwendung finden, mit dem eine Vielzahl von Bit-Daten parallel gelesen/geschrieben
wird.
Darüberhinaus können die peripheren Schaltkreise verschiedenen 3q Leistungs-Gesichtspunkten angepaßt werden.
Zusätzlich können redundante Speichoranordnunqcn zur Aufbowah-
rung fehlerbehafteter Bits und diesen zugeordnete schaltende
Schaltkreise sowie die Selbst-Auffrisch-Funktion (auto-refresh
function) vorgesehen werden.
-35- L eerseite
Claims (8)
- ρλίτ:ντλν\υΛ'-ί κ
STREHL SCHUBIiL HOPF SUJULZ 3334 560WlDIiNMAYICHSTKASSI·: 17. D 80(H) Ml)NC])KN 'J.'J.HITACHI, LTD. 23. September 19 83DEA-26171Halbleiterspeicher/ 1-j Halbleiterspeicher,gekennzeichnet durch
(a) eine Vielzahl von dynamischen Speicherzellen (M-ARY),(b) einen ersten Auswahl-Schaltkreis (R-DCR), der erste Adresssignale (aQ bis a.) empfängt, wodurch er die durch die ersten Adressignale angegebenen Speicherzellen aus der Vielzahl der dynamischen Speicherzellen auswählt, und dessen Arbeitstakt von einem Taktsignal (0V) gesteuert wird,(c) eine Vielzahl von Datenleitungspaaren (D, D), wobei auf jedes Datenleitungspaar durch das Daten-Auslesen aus den ausgewählten dynamischen Speicherzellen entsprechende Potentialdifferenzen gegeben werden,(d) eine Vielzahl von Leseverstärkern (SA) mit jeweils einem auf das entsprechende Datenleitungspaar (D, D) geschalteten Paar von Eingangs- und Ausgangsanschlüssen, wobei der Betrieb der jeweiliger Leseverstärker (SA) von Taktsignalen (Φ , 0 ) qesteuert wird,pn pa(e) einen ersten auf die Vielzahl der Daten!oitunaspaare (D, D)geschalteten Vor]ade-Schaltkreis (PC ), (Γ) Hi-HTi orsir-n DctekLor-Cchaltkreis (EGTV) , der die Pegeländerungen der ersten Adressignale (a„ bis a.) erfaßt, und(g) einen Taktgenerator-Schaltkreis (TG), der die Ausgaben des ersten Detektor-Schaltkreises (EGT ) empfängt, wodurch er ein Taktsignal (0 .) zum Betreiben des ersten Vorlade-Schaltkreises (PC1), das Taktsignal (0V) zum Betreiben des ersten Aus-I Λwahl-Schaltkreises (R-DCR) nach Beendigung des Betriebs des ersten Vorlade-Schaltkreises (PC1) und das Taktsignal (0 ) zum Betreiben des Leseverstärkers (SA) erzeugt. - 2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß jede dynamische Speicherzelle aus einem MOSFET (Q1C)/ dessen Gate als ein Auswahlanschluß verwendet wird, und aus einem ladungshaltenden Kondensator (C) aufgebaut ist, der mit dem MOSFET (Q15) verschaltet ist.
- 3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß der Vorlade-Schaltkreis (PC.) aus MOSFETs (Q14) aufgebaut ist, von denen jeder das entsprechende Datenleitungspaar (D, D) infolge des vom Taktgenerator-Schaltkreis (TG) zugeführten Taktsignals (0 ..) kurzschließt.
- 4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß jeder Leseverstärker (SA) aus einem komplementären MOSFET-Schaltkreis aufgebaut ist.
- 5. Halbleiterspeicher nach Anspruch 4, weiterhin gekennzeichnet durch (a) ein Paar gemeinsamer Datenleitungen (CD, CD), (b) einen zweiten Auswahl-Schaltkreis (C-DCR), der zweite Adressignale {a.. * bis a.) empfängt, wodurch er das durch die zweiten Adressignale (a-.-i bis a.) aus der Vielzahl der Datenleitungspaare (D, D) angegebene Datenleitungspaar (D, D) auf die gemeinsamen Datenleitungen (CD, CD) schaltet, und dessen Arbeitstakt von einem Taktsignal (0„) gesteuert wird,(c) einen zweiten Vorlade-Schaltkreis (PC~), der auf die gemeinsamen Datenleitungen (CD, CD) geschaltet ist,(d) einen Hauptverstärker (MA), der auf die gemeinsamen Datenleitungen (CD, CD) geschaltet ist und dessen Arbeitstakt von einem Taktsignal (0 -ι/?' ^ ι /ο) gesteuert wird, und(e) einen zweiten Detektor-Schaltkreis (EGT ), der die Änderungen der zweiten Adressignale (a,+. bis a.) erfaßt, wobei der Taktgenerator-Schaltkreis (TG) Ausgaben des ersten und des zweiten Detektor-Schaltkreises (EGT , EGT ) empfängt,Ä Xum damit Taktsignale (0γ, 0pc-|/2' ^ma1/2^ zur steuerun9 der Arbeitstakte des zweiten Auswahl-Schaltkreises (C-DCR), der Vorlade-Schaltkreise (PC , PC3) und des Hauptverstärkers (MA) zu erzeugen.
- 6. Halbleiterspeicher nach Anspruch 5, dadurch σ e- kenn zeichnet,-A-daß der Hauptverstärker (MA) aus einem komplementären MOSFET-Schaltkreis aufgebaut ist.
- 7. Halbleiterspeicher nach Anspruch 3,
dadurch gekennzeichnet,daß der erste Detektor-Schaltkreis (EGT„) und der Taktgenerator-Schaltkreis (TG) aus statischen komplementären MOSFET-Schaltkreisen aufgebaut sind. - 8. Halbleiterspeicher nach Anspruch 3,
dadurch gekennzeichnet,daß jeder Leseverstärker (SA) aus einem Verriegelungs-Schaltkreis aus statischen komplementären MOSFETs, aus einem ersten schaltenden MOSFET, der zwischen einen Leistungs-Zuführanschluß des Verriegelungs-Schaltkreises und einen Leistungsquellenanschluß geschaltet vist, und aus einem zweiten schaltenden MOSFET aufgebaut ist, der zwischen einen verbleibenden Leistungs-Zuführanschluß des Verriegelungs-Schaltkreises und
einen weiteren Leistungsquellenanschluß geschaltet ist.
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