DE3530088A1 - Speichervorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiter-Speichervorrichtung.

In letzter Zeit wurde bei statischen RAMs die Kapazität beträchtlich erhöht und die Geschwindigkeit gesteigert, wie beispielsweise in der Zeitschrift "Nikkei Electronics" (veröffentlicht von Nikkei McGraw-Hill, Inc.) vom 26. September 1983 auf den Seiten 125 bis 139 beschrieben.

Die Erfinder führten Forschungen unter den Gesichtspunkten der weiteren Vergrößerung der Kapazität und Erhöhung der Geschwindigkeit eines statischen RAM durch und entwickelten eine Technologie, bei der ein statischer RAM sowohl aus Bipolar-Transistoren als auch aus MOS-Transistoren aufgebaut ist. Diese Technologie wird unten im einzelnen erläutert.

In einem Adreßschaltkreis, einem Taktschaltkreis usw. in einem Halbleiterspeicher sind ein Ausgangstransistor für das Laden und Entladen einer Signalleitung mit großer Länge und ein Ausgangstransistor mit großem Fan-out aus Bipolar-Transistoren hergestellt, während logische Schaltkreise für die Durchführung logischer Prozesse, beispielsweise Inversion, Nicht-Inversion, NAND und NOR, aus CMOS-Schaltungen hergestellt sind. Der aus einer CMOS-Schaltung hergestellte logische Schaltkreis hat einen niedrigen Leistungsverbrauch, und ein Ausgangssignal von diesem logischen Schaltkreis wird durch den Bipolar-Ausgangstransistor mit niedriger Ausgangsimpedanz zu der Signalleitung mit großer Länge übertragen. Da das Ausgangssignal zu der Signalleitung unter Verwendung des Bipolar-Ausgangstransistors mit niedriger Ausgangsimpedanz übertragen wird, kann die Abhängigkeit einer Signalausbreitungs-Verzögerungszeit von der Streukapazität der Signalleitung verringert werden, wodurch es möglich ist, einen Halbleiterspeicher mit

niedrigem Leistungsverbrauch und hoher Geschwindigkeit herzustellen.

Auf Grundlage der obigen SRAM-Technologie für hohe Geschwindigkeit und niedrigen Leistungsverbrauch/ bei der die Bipolar/ CMOS-Hybrid-Technik Anwendung findet, untersuchten die Erfinder die Verkürzung der Zugriffszeit auf die Speicherzellen. Als Ergebnis stellte sich heraus, daß bei einer gleichzeitigen Umschaltung der Wortleitungen und der Datenleitungen in einen Daten-Lese-Modus, die Umschaltung der Datenleitungen gegenüber äer Umschaltung der Wortleitungen verzögert ist. Dies bildet einen Grund für die Verlängerung der Zugriffszeit. Die Verhältnisse werden unter Bezugnahme auf Fig. 5 erläutert.

Fig. 5 zeigt ein Schaltbild des Speicherzellenbereiches eines statischen RAM, der von den Erfindern untersucht wurde. Beispielsweise soll hier ein Fall betrachtet werden, .in dem gerade eine Speicherzelle M5 gewählt ist und anschließend eine Speicherzelle M8.gewählt werden soll.

Wenn die Speicherzelle M5 gewählt ist, befindet sich eine Wortleitung W1 auf einem hohen Pegel (H), so daß die Transfer-MOSFETs m180 und m190 in einer Speicherzelle M7 auf EIN geschaltet sind. Entsprechend der Information der Speicherzelle M7 nimmt daher ein Paar von komplementären Datenleitungen D2 be- und D2 den hohen (H) bzw. den niedrigen (L) Pegel an, und zwischen dem Paar der komplementären Datenleitungen D2 und D2 steht eine große Potentialdifferenz. Nach Umschaltung der Wortleitungen und Datenleitungen zur anschließenden Wahl der Speicherzelle M8 werden die Potentiale der gepaarten komplementären Datenleitungen D2 und D2 langsam auf den niedrigen (L) bzw. hohen (H) Pegel invertiert, wobei diesmal eine Entsprechung zu den Daten der Speicherzelle M8 besteht, da, wie aus der Figur hervorgeht, die in der Speicherzelle M8 gespeicherten Daten den in der Speicherzelle M7 gespeicherten Daten entgegengesetzt sind.

Aus diesem Grund wird die Zeit für die Umschaltung und Stabilisierung der Datenleitungspotentiale lang, wodurch die Zugriff szeit unerwünscht erhöht wird.

Die vorliegende Erfindung geht auf die oben beschriebene Problemsteilung zurück.

Die generelle Aufgabe der vorliegenden Erfindung ist darin zu sehen, eine Speichervorrichtung zu schaffen, mit der es möglich ist, die dem Stand der Technik anhaftenden Nachteile zumindest teilweise zu überwinden.

Eine speziellere Aufgabe der Erfindung liegt darin, eine Speichervorrichtung mit erhöhter Zugriffsrate anzugeben, ohne ihren Aufbau erwähnenswert zu komplizieren. Ein typischer Punkt für die Leistungsfähigkeit der vorliegenden Erfindung wird im folgenden kurz zusammengefaßt.

Jedes Paar von komplementären Datenleitungen ist mit einer Schaltung für die Verringerung der Potentialdifferenz des entsprechenden Datenleitungspaares versehen, wobei diese Schaltung durch ein Y (Spalten)-Auswahlsignal so gesteuert wird, daß die Potentialdifferenz zwischen dem Paar der komplementären Datenleitungen während eines Nicht-Auswahlzustandes verringert wird. Dadurch wird die Umschaltrate der komplementären Datenleitungen erhöht, woraus sich eine Verbesserung der Zugriffszeit ergibt.

Die Beschreibung bevorzugter Ausführungsbeispiele der Erfindung erfolgt unter Bezugnahme auf die anliegenden Zeichnungen. In den Zeichnungen zeigen

Fig. 1 ein Schaltbild des allgemeinen Aufbaus einer erfindungsgemäßen Speichervorrichtung;

Fig. 2 ein detaillierteres Schaltbild des Aufbaus wesentlieher Bereiche in der in Fig. 1 gezeigten Speichervorrichtung;

Fig. 3 ein zeitliches Ablaufdiagramm zur beispielhaften Darstellung des Betriebs der in Fig. 2 gezeigten Speichervorrichtung ;

Fig. 4 ein Schaltbild der wesentlichen Bereiche einer Speichervorrichtung nach einem anderen Ausführungsbeispiel der Erfindung; und

Fig. 5 ein Schaltbild des Speicherzellenbereiches einer Speichervorrichtung, die als Vorläufer zu dieser Erfindung untersucht wurde.

Ausführungsbeispiel 1

Im folgenden wird unter Bezugnahme auf die Zeichnungen ein typisches Ausführungsbeispiel der Erfindung beschrieben. Zuerst wird in Verbindung mit Fig. 1 der allgemeine Aufbau eines RAM erläutert,

In Fig. 1 ist der interne Aufbau eines statischen RAM-mit einer Speicherkapazität von 64 kbit gezeigt, dessen Ein- und Ausgaben in Einzel-Bit-Einheiten ausgeführt werden. Verschiedene, mit einer gestrichelten Linie umrandete Schaltungsblöcke-sind" als eine integrierte Schaltung (IC) mittels der dafür bekannten technologischen Verfahren in einem einzigen Silizium-Chip ausgebildet.

Der statische RAM nach diesem Ausführungsbeispiel weist vier Matrizen (Speicheranordnungen M-ARY1 bis M-ARY4) auf, die jeweils eine Speicherkapazität von 16 kbit {= 16.384 bit) haben, so daß die gesamte Speicherkapazität 64 kbit (= 65.536 bit) beträgt. Die vier Speicheranordnungen M-ARY1 bis M-ARY4 gleichen sich bezüglich ihres Aufbaus, wobei die Speicherzellen darin jeweils in 128 Zeilen χ 128 Spalten angeordnet sind.

Ein Adreßschaltkreis, der zur Auswahl einer gewünschten Spei-

cherzelle aus den Speicheranordnungen mit jeweils einer Viel¹-zahl von Speicherzellen dient, ist aus einem Adreßpuffer ADB, Zeilendecodern R-DCRO, R-DCR1 und R-DCR2, Spalten-Decodern C-DCR1 bis C-DCR4, Spaltenschaltern C-SW1 bis C-SW4 usw. aufgebaut.

Ohne Beschränkung darauf ist ein Signalschaltkreis, der das Lesen und Schreiben von Information handhabt, aus einem Daten-Eingangspuffer DIB, Dateneingangs-Zwischenverstärkern DIIA1 bis DIIA4, einem Daten-Ausgangspuffer DOB, einem Datenausgangs-Zwischenverstärker DOIA und Leseverstärkern SA1 bis SA16 aufgebaut.

Ein Taktschaltkreis zur Steuerung der Operationen des Lesens und Schreibens von Information ist beispielsweise aus einer internen Steuersignal-Generatorschaltung COM-GE und einer Leseverstärker-Auswahlschaltung SASC aufgebaut.

Auf Grundlage von Adreßsignalen AO bis A8 erzeugte Decoder-Ausgangssignale werden von den Zeilendecodern R-DCR1 und R-DCR2 zu den Adreßauswahlleitungen der Zeilen (Wortleitungen WL11 bis WL1128, WL21 bis WL2128, WR11 bis WR1128 und WR21 bis WR2128) gesendet. Jeder der Zeilendecoder R-DCR1 und R-DCR2 ist mit dem Zeilendecoder R-DCRO verbunden, der die Funktion hat, einen der Decoder R-DCR1 oder R-DCR2 auszuwählen. Von den Adreßsignalen AO bis A8 werden A7 und A8 dazu verwendet, aus den vier Speichermatrizen M-ARY1 bis M-ARY4 eine Speichermatrix auszuwählen.

Der Adreßpuffer ADB empfängt Adreßsignale AO bis A15 und bildet auf Grundlage dieser Signale interne komplementäre Adreßsignale a0 bis a15. Das interne komplementäre Adreßsignal aO^ setzt sich aus einem internen Adreßsignal aO, das mit dem Adreßsignal AO in Phase ist, und einem internen Adreßsignal al) zusammen, das zum Adreßsignal AO phaseninvertiert ist.

Entsprechend setzen sich die übrigen internen komplementären Adreßsignale a1_ bis a15 aus internen Adreßsignalen al bis a15 sowie internen Adreßsignalen äT bis a15 zusammen.

Von den internen komplementären Adreßsignalen a£ bis a15, die vom Adreßpuffer ADB gebildet werden, werden a7, a8_ und aj^ bis a15 den Spaltendecodern C-DCRI bis C-DCR4 zugeführt. Die Spaltendecoder C-DCR1 bis C-DCR4 decodieren diese internen komplementären Adreßsignale und geben durch die Decodierung erhaltene Auswahlsignale (Decoder-Ausgangssignale) auf die Gate-Elektroden von schaltenden Feldeffekttransistoren mit isolierter Gate-Elektrode (im folgenden als "MISFET" bezeichnet) Q1001, Q1001, Q1128, Q1128, Q2001, Q2001, Q3001, Q3001, Q4001, Q4001 usw. in den Spaltenschaltern C-SW1 bis C-SW4.

Eine durch die Kombination der externen Adreßsignale AO bis A8 bezeichnete Wortleitung wird durch die oben genannten Zeilendecoder R-DCR1 und- R-DCR2 aus den Wortleitungen WL11 bis WL1128, WL21 bis WL2128, WR11 bis WR1128 und WR21 bis WR2128 ausgewählt, während ein durch die Kombination der externen Adreßsignale A7, A8 und A9 bis A15 bezeichnetes Paar von komplementären Datenleitungen durch die Spaltendecoder C-DCR1 bis C-DCR4 und die Spaltenschalter C-SW1 bis C-SW4 aus der Vielzahl von komplementären Datenleitungspaaren D1001, D1001 bis D1128, DT128; D2001, D2001 bis D2128, D2128; D3001, D3001 bis D3128, D3128; D4001, D4001 bis D4128, D4128 gewählt wird. Damit wird die Speicherzelle M-CEL ausgewählt, die am Schnittpunkt zwischen der gewählten Wortleitung und dem gewählten Paar von komplementären Datenleitungen' liegt.

Bei einer Leseoperation werden durch ein von dem internen Steuersignal-Generatorschaltkreis COM-DE geliefertes Steuersignal WECS die schaltenden MISFETs Q1 , qT bis Q4, Q4"; Q5, Q5 (nicht gezeigt); Q8, Q8; Q9, Q9 (nicht gezeigt); Q12, Q12; Q13, Q13(nicht gezeigt); bzw. Q16, Q16 für M-ARY1 bis M-ARY4

in den AUS-Zustand gebracht, obwohl keine Beschränkung darauf besteht. Damit sind gemeinsame Datenleitungen CDL1, CDL1 bis CDL4, CDL4 und die Schreibsignal-Eingangs-Zwischenverstärker DIIA1 bis DIIA4 elektrisch entkoppelt. Vorspannungsschaltkreise für das Paar von gemeinsamen Datenleitungen weisen eine Vielzahl von MISFETs, Bl bis B4, B5 bis B8 (nicht gezeigt) , B9 bis B12 (nicht gezeigt) bzw. B13 bis B16 (nicht gezeigt) für M-ARY1 bis M-ARY4 auf und werden in den EIN-Zustand gebracht, wenn die entsprechende Speicheranordnung durch ein von COM-GE abgeleitetes Steuersignal CS1, CS2, CS3 oder CS4 gewählt ist. Die Information der gewählten Speicherzelle wird durch das gewählte Paar von komplementären Datenleitungen auf die gemeinsamen Datenleitungen übertragen. Die auf die gemeinsamen Datenleitungen übertragene Information der Speicherzelle wird durch den entsprechenden Leseverstärker SA1 bis SA16 gelesen und durch den Datenausgangs-Zwischenverstärker DOIA sowie den Daten-Ausgangspuffer DOB extern zur Verfügung gestellt.

Im vorliegenden Ausführungsbeispiel sind 16 Leseverstärker vorgesehen. Aus diesen Leseverstärkern SA1 bis SA16 wird ein Leseverstärker, nämlich der, dessen Eingangsanschlüsse mit dem gewählten Paar von komplementären Datenleitungen über die gemeinsamen Datenleitungen verbunden sind, durch ein Leseverstärker-Auswahlsignal S1, S2 ... oder S16 von dem Leseverstärker-Auswahlschaltkreis SASC gewählt und führt die Leseoperation aus.

Bei einer Schreiboperation werden die schaltenden MISFETs Q1, QT bis Q4, Q4"; Q8, Q8~; Q12, Q12 und Q16, Q16 durch ein Steuersignal WECS von dem internen Steuersignal-Generatorschaltkreis COM-GE in den EIN-Zustand gebracht. In einem Fall, in dem beispielsweise der Spaltendecoder C-DCR1 die schaltenden MISFETs Q1001 und Q1001 entsprechend den Adreßsignalen A7 bis A15 in den EIN-Zustand gebracht hat, werden die Ausgangssignale des Dateneingangs-ZwischenVerstärkers DIIA1 durch das Paar der

gemeinsamen Datenleitungen CDL1 und CDL1 sowie die MISFETs Q1, Q1 und Q1001, Q1001 auf das Paar der komplementären Datenleitungen D1001 und D1001 übertragen. Wenn dabei die Wortleitung WL11 durch den Zeilendecoder R-DCR1 gewählt ist, wird den Ausgangssignalen des Dateneingangs-Zwischenverstärkers . DIIA1 entsprechende Information in die Speicherzelle eingeschrieben, die am Schnittpunkt zwischen dieser Wortleitung WLH und den komplementären Datenleitungen D1001, D1001 angeordnet ist.

Im vorliegenden Ausführungsbeispiel ist das Paar der gemeinsamen Datenleitungen CDL1 und CDL1 aus vier gemeinsamen Datenleitungspaaren (gemeinsame Sub-Datenleitungspaare) aufgebaut. In der Figur sind zwei dieser vier gemeinsamen Datenleitungspaare gezeigt. Ähnlich den dargestellten gemeinsamen Datenleitungspaaren sind auch die zwei übrigen gemeinsamen Datenleitungspaare so ausgelegt, daß sie über die schaltenden MISFETs Q2, q3F bzw. Q3, Q3~ mit dem Dateneingangs-Zwischenverstärker DIIA1 gekoppelt werden. Die Eingangsanschlüsse eines Leseverstärkers und die Eingangs/Ausgangs-Elektroden auf einer Seite von 32 schaltenden MISFETs sind mit jedem der vier gemeinsamen Datenleitungspaare gekoppelt. Das heißt, die Eingangsanschlüsse des Leseverstärkers SA1 und die Eingangs/ Ausgangs-Anschlüsse der schaltenden MISFETs Q1001, Q1001 bis Q1032, Q1032 sind mit dem ersten gemeinsamen Datenleitungspaar gekoppelt; die Eingangsanschlüsse des Leseverstärkers SA2 und die Eingangs/Ausgangs-Anschlüsse der schaltenden MISFETs Q1033, Q1033 bis Q1064, Q1064 sind mit dem zweiten gemeinsamen Datenleitungspaar gekoppelt; die Eingangsanschlüsse des Leseverstärkers SA3 und die Eingangs/Ausgangs-Anschlüsse der schaltenden MISFETs Q1065, Q1065 bis Q1096, Q1096 sind mit dem dritten gemeinsamen Datenleitungspaar gekoppelt; und die Eingangsanschlüsse des Leseverstärkers SA4 sowie die Eingangs/Ausgangs-Anschlüsse der schaltenden MISFETs Q109 7, Q109 bis Q1128, Ql128 sind mit dem vierten gemeinsamen Datenlei-

tungspaar gekoppelt- Beim Schreibbetrieb werden diese vier gemeinsamen Datenleitungspaare über die schaltenden MISFETs Q1, Q1 bis Q4, Q4 elektrisch miteinander gekoppelt, während sie beim Lesebetrieb elektrisch voneinander entkoppelt werden. Damit können die Streukapazitäten, die mit den Eingangsanschlüssen des Leseverstärkers verbunden sind, beim Lesebetrieb vermindert werden, so daß die Geschwindigkeit des Lesebetriebs erhöht werden kann. Daneben ist bei der Leseoperation nur der Leseverstärker ausgewählt und führt die Leseoperation aus, dessen Eingangsanschlüsse mit dem gemeinsamen Sub-Datenleitungspaar gekoppelt sind, auf das die Information von der gewählten Speicherzelle durch die schaltenden MISFETs übertragen wurde. Der Aufbau der anderen gemeinsamen Datenleitungspaare CDL2, CDL2 bis CDL4, CDL4 entspricht dem des oben beschriebenen gemeinsamen Datenleitungspaares CDL1, CDL1. Der interne Steuersignal-Generatorschaltkreis COM-GE ist nach bekannten Grundsätzen aufgebaut, um zwei externe Steuersignale zu empfangen, nämlich die Signale CS" (Chip-Auswahlsignal) und WE (Schreib-Freigabesignal), und eine Vielzahl von Steuersignalen zu erzeugen, nämlich CS1, CS2, CS3, CS4, WECS, WECS, DOC usw..

Ähnlich ist der Leseverstärker-Auswahlschaltkreis SASC nach bekannten Grundsätzen aufgebaut, um das Chip-Auswahlsignal CS" und die internen komplementären Adreßsignale a/7 bis a15 zu empfangen und die oben beschriebenen Leseverstärker-Auswahlsignale S1 bis S16 sowie die internen Chip-Auswahlsignale CS, CS zu bilden. Diese Signale CS und CS können beispielsweise zu einem niedrigen Leistungsverbrauch beitragen, indem sie Konstantströme führen, die für den AÜS-Zustand der Leseverstärker verwendet werden, wenn der IC-Chip nicht gewählt ist (CS = H-Pegel).

Im vorhergehenden wurde der allgemeine Aufbau des statischen RAM kurz erläutert. An dieser Stelle ist anzumerken, daß die jeweiligen Paare von komplementären Datenleitungen mit MISFETs

QE1 bis QE4128 für die Verringerung der Potentialdifferenzen zwischen den Datenleitungen versehen sind, deren Leitungssteuerung durch die von den Spaltendecodern (C-DCR1 bis C-DCR4) erzeugten Spalten-Auswahlsignale durchgeführt wird.

Während die MISFETs Q1001, Q1001 bis Q4128, Q4128 als die Spaltenschalter n-Kanal-MISFETs (n-MIS) sind, sind die MIS-FETs QE1 bis QE4128 für die Verringerung der Potentialdifferenzen zwischen den Datenleitungen p-Kanal-MISFETs (p-MIS).

Das bedeutet, die Leitungssteuerung der p-MISFETs QE1 bis QE4128 und der n-MISFETs Q1001, Q1001 bis Q4128, Q4128 durch die Spalten-Auswahlsignale erfolgt komplementär.

Wenn das Paar von komplementären Datenleitungen nicht gewählt ist (in anderen Worten, wenn das Spalten-Auswahlsignal auf dem niedrigen L-Pegel ist)., ist demnach der entsprechende der p-MISFETs QE1 bis QE4128 für die Verringerung der Potentialdifferenz zwischen den Datenleitungen auf EIN geschaltet, um die Potentialdifferenz des nicht gewählten Paares der komplementären Datenleitungen zu verringern. Haben dagegen die von den Spaltendecodern (C-DCRI bisC-DCR4) gelieferten Spalten-Auswahlsignale den hohen Η-Pegel angenommen, schalten die als Spaltenschalter dienenden n-MISFETs Q1001, Q1001 bis Q4128, Q4128 auf EIN, während zum gleichen Zeitpunkt die MIS-FET s QE1 bis QE4128 für die Verringerung der Potentialdifferenzen zwischen den Datenleitungen auf AUS schalten, wodurch die Operation der Angleichung der Potentiale des Paares der komplementären Datenleitungen automatisch endet.

Fig. 2 ist ein Schaltbild, das im einzelnen einen Teil der in Fig. 1 dargestellten Speichervorrichtung zeigt.

Das in der Figur dargestellte Ausführungsbeispiel ist so aufgebaut, daß die gespeicherte Information, die in die gewählte Speicherzelle eingeschrieben ist, durch die gemeinsamen Daten-

leitungen CDL1, CDL2 sowie einen Leseverstärker oder eine Lese-Abfrageschaltung SA1 ausgelesen wird, und daß derartige gemeinsame Datenleitungen CDL1, CDL2 und Lese-Abfrageschaltungen in einer Vielzahl von getrennten Gruppen angeordnet sind. In diesem 64-kbit-RAM sind die gemeinsamen Datenleitungen CDL1, CDL2 sowie die Lese-Abfrageschaltungen konkret in 16 getrennten Gruppen angeordnet, von denen jede gewählt und aktiviert wird. In Fig. 2 sind die Schaltungen, deren logisches Symbol auf der Ausgangsseite schwarz markiert ist/ Quasi-CMOS-Schaltungen, worin ein Ausgangstransistor für das Laden und Entladen der Streukapazität einer Ausgangs-Signalleitung aus einem Bipolar-Transistor hergestellt ist, während logische Prozesse, wie z.B. Inversion, Nicht-Inversion, NAND oder NOR, von einer CMOS-Schaltung ausgeführt werden. Als Beispiele für Quasi-CMOS-Schaltungen sind der Adreßpuffer ADB, ein Teil des Spaltendecoders C-DCR1 und Wortleitungs-Treiber WD1 und WD2 im Zeilendecoder R-DCR1 gezeigt.

Mit einem gewöhnlichen Logik-Symbol dargestellte Schaltungen sind reine CMOS-Schaltungen. Wie in Fig. 2 gezeigt, sind in dem Adreßpuffer ADB nicht invertierende und invertierende Schaltungen G7 bis G15 angeordnet, die an ihren Eingängen beispielsweise von außen die Adreßsignale A7 bis A15 auf TTL-Pegeln empfangen und die ihre komplementären Ausgangs-Signalleitungen mit den nicht invertierten Ausgaben a7 bis al 5 und den invertierten Ausgaben a7 bis a15 versorgen. Die Ausgangstransistoren der nicht invertierenden und invertierenden Schaltungen G7 bis G15 sind, wie oben festgestellt, aus Bipolar-Transistoren hergestellt. Daher können diese nicht invertierenden und invertierenden Schaltungen G7 bis G15 mit hoher Geschwindigkeit betrieben werden, selbst wenn die Ausgangs-Signalleitungen dieser Schaltkreise G7 bis G15 über lange Entfernungen auf der Oberfläche des Halbleiter-Chips angeordnet sind.

Im folgenden wird kurz der Spaltendecoder C-DCR1 beschrieben.

Der Spaltendecoder CDCR1 umfaßt die NAND-Schaltungen G74 bis G77, G78 bis G81 und G82 bis G85 mit zwei Eingängen sowie die NAND-Schaltungen G86 bis G93 mit drei Eingängen, an die die vom Adreßpuffer ADB abgeleiteten internen Adreßsignale a7 bis a15 und a7 bis a15 angelegt werden.

Die Ausgangs-Signalleitungen der NAND-Schaltungen G74 bis G93 sind so angeordnet, daß sie über relativ große Strecken verlaufen, und sind mit den Eingangsanschlüssen einer großen Anzahl von NOR-Schaltungen G94 bis G95 im Spaltendecoder C-DCR1 verbunden. Die Streukapazitäten der Ausgangs-Signalleitungen dieser NAND-Schaltungen G74 bis G93 haben daher hohe Werte.

Dementsprechend sind die NAND-Schaltungen G86 bis G93 als Quasi-CMOS-NAND-Schaltungen mit drei Eingängen und bipolaren Ausgangstransistoren, und die NAND-Schaltungen G74 bis G85 als Quasi-CMOS-NAND-Schaltungen mit zwei Eingängen und bipolaren Ausgangstransistoren ausgelegt.

Da andererseits die Ausgangs-Signalleitungen der NOR-Schaltungen G94 bis G95 mit drei Eingängen über kurze Entfernungen mit den Eingängen von Invertern G100 bis G101 verbunden sind, sind die Werte der Streukapazitäten der Ausgangs-Signalleitungen dieser NOR-Schaltungen G94 bis G95 klein. Diese NOR-Schaltungen G94 bis G95 sind dementsprechend als reine CMOS-NOR-Schaltungen mit drei Eingängen ausgelegt.

Da weiterhin auch die Ausgangs-Signalleitungen der Inverter G100 bis G101 über kurze Entfernungen mit den Eingangsanschlüssen· von NOR-Schaltungen G98 bis G99 mit zwei Eingängen verbunden sind, sind auch die Werte der Streukapazitäten der Ausgangs-Signalleitungen dieser Inverter G100 bis G101 klein. Dementsprechend sind diese Inverter GTOO bis G101 als bekannte reine CMOS-Inverter aufgebaut.

Wie die Quasi-CMOS-Schaltungen im Adreßpuffer ADB und im Spaltendecoder C-DCR1 können auch die Wortleitungs-Treiber mit bipolaren Ausgangstransistoren mit hoher Geschwindigkeit betrieben werden.

Im folgenden wird die 1-Bit-Speicherzelle M-CEL beschrieben, aus der die Speicheranordnung M-ARY aufgebaut ist.

Die Speicherzelle M1 besteht beispielsweise aus einem Flip-Flop, in dem die Eingänge und Ausgänge eines Paares von Invertern aus Lastwiderständen R1, R2 und n-Kanal-MISFETs m15, m16 überkreuz geschaltet sind, und aus η-Kanal-MISFETs m13, m14, die als Transfer-Gates dienen.

Das Flip-Flop wird als eine Einrichtung zur Speicherung von Information verwendet. Die Transfer-Gates werden durch das Adreßsignal gesteuert, das an die mit dem Zeilendecoder (X-Decoder) verbundene Wortleitung X1 angelegt wird. Die übertragung von Information zwischen dem Paar von komplementären Datenleitungen D1001, D1001 und dem Flip-Flop wird durch die Transfer-Gates gesteuert.

Bei der Leseoperation werden MOS-Feldeffekttransistoren Q1 und Q1 des Lese/Schreib-Schaltkreises 100 durch das Schreib-Steuersignal WECS in den AüS-Zustand gebracht, und die in der Speicherzelle gespeicherte Information wird durch den Datenausgangs-Zwischenverstärker DOIA und den Datenausgangspuffer DOB sowie die Lese-Abfragesshaltung SA1 ausgelesen, die durch ein entsprechendes, von der Auswahlschaltung SASC für die Lese-Abfrageschaltung erzeugtes Auswahlsignal S1 aktiviert wurde. Ein Schaltkreis B1 mit MISFETs Z1 bis Z4 dient als ein Vorspannungs-Schaltkreis für die gemeinsamen Datenleitungen CDL1 und CDL2 während der Leseoperation. Im einzelnen wird jede gemeinsame Datenleitung CDL1 und CDL2 entsprechend dem EIN-Widerstandsverhältnis Z2/Z4 bzw. Z1/Z3 vorgespannt, wenn der WECS-Signalpegel in einem Chip-Auswahlzustand den

Lese-Modus angibt (WECS = H-Pegel), und wenn der CS1-Pegel den Speicheranordnungs- oder Matt-Auswahlzustand angibt (CS1· = H-Pegel).

Beim Schreibbetrieb werden die MOS-Feldeffekttransistoren Q1 und Q1 in den EIN-Zustand gebracht, während die Lese-Abfrageschaltung SA1 durch ein entsprechendes Auswahlsignal S1 in den AUS-Zustand gebracht wird, und der Vorspannungsschaltkreis B1 liefert keinerlei Vorspannung an die gemeinsamen Datenleitungen CDL1 und CDL2, so daß die Eingangsdaten durch den Dateneingangspuffer DIB sowie den Dateneingangs-Zwischenverstärker DIIA in eine bestimmte Speicherzelle geschrieben werden.

Im folgenden wird ein Fall betrachtet, in dem die Speicherzelle M1 gewählt ist und die Speicherzelle M4 anschließend gewählt werden soll. Wenn die Speicherzelle M1 gewählt ist, ist die Ausgabe (Spaltenauswahlsignal) der NOR-Schaltung G99 mit zwei Eingängen auf dem niedrigen L-Pegel, und ein p-MISFET m31 für die Verringerung der Potentialdifferenz des Paares von komplementären Datenleitungen schaltet auf EIN, um die Potentialdifferenz der nicht gewählten Datenleitungen D1002 und D1002 zu verringern. Wenn die Ausgabe der NOR-Schaltung G99 den hohen H-Pegel annimmt, werden die n-MISFETs Q1002 und Q1002, die mit dem Paar der komplementären Datenleitungen D1002 und D1002 verbunden sind, leitend gemacht, und annähernd gleichzeitig damit wird der p-MISFET QE2 für die Verringerung der Potentialdifferenz der Datenleitungen auf AUS geschaltet, woraufhin die Daten ausgelesen werden.

Bei der Verringerung der Potentialdifferenz arbeitet der p-MISFET m31, wenn er auf EIN schaltet, als eine Impedanz, und der Strom fließt von der Datenleitung D1002 auf dem hohen Potential durch diese Impedanz zu der Datenleitung D1002 auf dem niedrigen Potential. Dementsprechend verringert sich das Potential der Datenleitung D1002, während sich das Potential der Datenleitung D1002 erhöht.

Fig. 3 zeigt ein Beispiel eines Zeitdiagramms des Betriebs der in Fig. 2 dargestellten Speichervorrichtung im Lese-Modus .

In Fig. 3 bezeichnet das Symbol Ai ein Adreß-Auswahlsignal, die Symbole X1, X2 bezeichnen Zeilen-Auswahlsignale für die Auswahl der Wortleitungen W1, W2, und die Symbole Y1, Y2 bezeichnen Spalten-Auswahlsignale für die Auswahl der Datenleitungen. Im folgenden werden die Datenleitungen D1002 und D1002 betrachtet, die durch das Auswahlsignal Y2 gewählt werden. Befinden sich diese Datenleitungen D1002 und D1002 im nicht gewählten Zustand, erfolgt, wie oben beschrieben, unabhängig davon, ob der Potentialpegel der Wortleitung W1 oder W2 hoch oder niedrig ist, ständig eine Verringerung der Potentialdifferenz. Damit wird die Potentialdifferenz zwisehen den Datenleitungen D1002 und D1002 im nicht gewählten Zustand von Vw' auf Vw verringert (die gestrichelten Linien in der Figur geben die Potentialänderungen der Datenleitungen in dem Fall an, in dem die vorliegende Erfindung nicht Anwendung findet). Zum Zeitpunkt der Auswahl der Datenleitungen D1002 und D1002 endet der Betrieb des Potentialausgleichs, und die Spaltenschalter werden leitend gemacht. Anschließend werden die jeweiligen Potentiale der gewählten Datenleitungen D1002 und D1002 entsprechend dem gespeicherten Inhalt der gewählten Speicherzelle M4 komplementär verändert. Zu diesem Zeitpunkt werden die gewählten Datenleitungen D1002 bzw. D1002 entsprechend dem gespeicherten Inhalt der gewählten Speicherzelle M4 mit einer kleinen Potentialamplitude schnell auf den niedrigen (L) bzw. hohen (H) Pegel verändert, da die Potentialdifferenz Vw zwischen den Leitungen vorher im nicht gewählten Zustand hinreichend verringert wurde.

Aufgrund der Tatsache, daß nur die Datenleitungen im nicht gewählten Zustand in der beschriebenen Weise dem Potentialausgleich unterzogen werden, schalten die Potentiale VL1 und VL2

der entsprechenden gemeinsamen Datenleitungen L1 und L2,wie in Fig. 3 dargestellt, um, und die für das Umschalten der Potentiale der Datenleitungen im Falle der Auswahl erforderliche Zeitdauer kann von Tpd3, wie nach dem Stand der Technik, auf Tpd1 verkürzt werden. Das ermöglicht die Verkürzung einer Lese-Zugriffszeit Taa. Weiterhin ist an dieser Stelle anzumerken, daß die Zeitspanne für die Ausführung der Verringerung der Potentialdifferenz nicht zusätzlich eingefügt werden muß. Die Verringerung der Potentialdifferenz erfolgt statt dessen unter Ausnutzung der sogenannten Totzeit, während der sich die Datenleitungen im nicht gewählten Zustand befinden. Damit wird jeglicher Zeitverlust für die Verringerung der Potentialdifferenz vermieden, und die Lese-Zugriffszeit Taa kann beträchtlich verkürzt werden. Darüberhinaus kann die zeitliche Operationssteuerung bei der Verringerung der Potentialdifferenz automatisch durch das Y-Auswahlsignal für ; die Auswahl der Datenleitungen erfolgen, ohne daß ein spe- ί zielles Taktsignal benötigt wird. Damit ist die Anordnung für die zeitliche Steuerung extrem einfach. Zusätzlich müssen für das Schalten des MISFET für die Verringerung der Potentialdifferenz der Datenleitung keine speziellen Toleranzen vorgegeben werden, und das Vorsehen dieses MISFET verlängert die Zugriffszeit in keiner Weise.

Die Größe des p-MISFET m31 kann beispielsweise so ausgelegt werden, daß das Verhältnis der Gate-Breite W zur Gate-Länge L W/L nur 10 μΐη/2 um = 5 beträgt. Der Widerstand des p-MISFET im EIN-Zustand darf einen gewissen Wert nicht unterschreiten. Ist dieser Widerstand zu gering, kann das Halten von gespeicherter Information durch Alpha-Teilchen nachteilig beeinflußt werden. Auch die gespeicherte Information der Speicherzelle M3 könnte als Folge der zu weit verringerten Potentialdifferenz des Paares von Datenleitungen D1002 und D1002 durch die Transfer-Gates m18 und m19 zerstört werden, die durch den hohen Potentialpegel der Wortleitung W1 auf EIN geschaltet werden.

In unserem handelsüblichen statischen 64K-RAM findet ein p-MISFET mit einem W/L-Wert von 10/2 = 5 und mit einem EIN-Widerstand von etwa 8 kfl Anwendung.Der Bereich des EIN-Widerstandes des p-MISFET liegt vorzugsweise zwischen 5 und 20 kß. Die Erfindung ist selbstverständlich nicht auf diese Werte beschränkt, da in Abhängigkeit vom jeweiligen Schaltkreis-Aufbau auch andere Werte geeignet sein können.

Ein p-MISFET m31 mit W/L = 5 läßt sich erzielen, indem er in einem Bereich zwischen den als Datenleitungspaar dienenden Leitern angeordnet wird, deren Abstand beispielsweise 13 pm beträgt. Nach dieser Anordnung kann der MISFET für die Verringerung der Potentialdifferenz so gebildet werden, daß er in einem IC-Layout auf dem Halbleiter-Chip nicht viel Raum benötigt.

Ausführungsbeispiel 2

Fig. 4 zeigt ein weiteres Ausführungsbeispiel der Erfindung.

Danach werden für jedes Paar von Datenleitungen zwei p-Kanal-MOS-Feldeffekttransistoren m300 und m300' verwendet, um die Potentiale anzugleichen. Nur das Paar von Datenleitungen D1 und DT im nicht gewählten Zustand ist beispielsweise mit einer Leistungsquelle Vcc verbunden, um dadurch die Potentialdifferenz zwischen den Leitungen zu verringern. Auch die Anordnung, bei der das gewählte Paar von Datenleitungen auf diese Weise mit einem festen Potential verbunden ist, kann zu einer Wirkung ähnlich der des vorhergehenden Ausführungsbeispiels führen.

Wirkung:

In einer Speichervorrichtung, bei der der gespeicherte Inhalt einer gewählten Speicherzelle durch Erfassen von auf gewählten

Datenleitungen auftretenden Potentialen ausgelesen wird, ist für jedes Paar von Datenleitungen eine Schaltung vorgesehen, die die Differenz der Potentiale der Datenleitungen im nicht gewählten Zustand verringert. Die Leitfähigkeit dieser Schaltung für die Verringerung der Potentialdifferenz wird von einem Y-Auswahlsignal gesteuert, wodurch die Schaltzeit der Zustände der gewählten Datenleitungen durch diese einfache zusätzliche Anordnung verkürzt werden kann, wobei es nicht notwendig ist, speziell für die Verringerung der Potentialdifferenz eine Zeitperiode einzufügen. Dadurch kann die Lese-Zugriffszeit wirkungsvoll verkürzt werden.

Obwohl die Erfindung im vorhergehenden unter Bezugnahme auf Ausführungsbeispiele konkret beschrieben wurde, ist sie nicht auf diese Ausführungsbeispiele beschränkt, sondern kann ohne Abweichung vom Erfindungsgedanken vielfältig abgewandelt werden. Das Datenleitungspaar kann beispielsweise so ausgelegt werden, daß nur das Potential einer Leitung entsprechend dem gespeicherten Inhalt einer gewählten Speicherzelle verändert wird, während die andere Leitung eine Blindleitung ist, auf die ein Referenzpotential gegeben wird. Auch die als MISFETs beschriebenen Transistoren für die Verringerung der Potentialdifferenzen der Datenleitungen (z.B. QE1 usw.) können durch andere schaltende Elemente ersetzt werden, beispielsweise durch Bipolar-Transistoren.

Anwendbarkeit:

Die Erfindung wurde oben hauptsächlich im Falle der Anwendung auf einen statischen MOSRAM beschrieben. Sie ist jedoch beispielsweise auch auf einen ROM oder einen dynamischen RAM und allgemein auf Vorrichtungen anwendbar, die nach dem Prinzip arbeiten, daß der gespeicherte Inhalt einer gewählten Speicherzelle aus einer Potentialänderung gelesen wird.

Ah/bi

- Leerseite -

Claims (14)

PATENTANWÄLTE STREHL SCHÜBEL-HOPF SCHULZ WIDENMAYERSTRASSE 17. D-8000 MÜNCHEN 22 £ p 0 U U 9 0 HITACHI, LTD. DEA-27186 22. August 1985 Speichervorrichtung

1. Speichervorrichtung,

gekennzeichnet durch ä

eine Vielzahl von Speicherzellen (M-CEL), die Informa- ; tion speichern;

eine Vielzahl von Wortleitungen (WL, WR) und eine Vielzahl von Datenleitungs-Paaren (D, D), die mit den Speicherzellen so verbunden sind, daß jede Speicherzelle mit einer Wortleitung und einem Datenleitungs-Paar verbunden ist; eine Adreßschaltung (ADB, R-DCR, C-DCR, C-SW), die mit den Wortleitungen (WL, WR) und mit den Datenleitungs-Paaren (D, D) verbunden ist und eine Einrichtung für die Wahl einer bestimmten Speicherzelle aus der Vielzahl von Speicherzellen aufweist, die ein Auswahlsignal für eine bestimmte Wortleitung und ein Auswahlsignal für ein bestimmtes Datenleitungs-Paar erzeuat; und

ί> -r-

eine Vielzahl von elektrischen Schaltungen (QE1 bis QE4128), die jeweils den einzelnen Datenleitungs-Paaren (D1001, D1001 bis D4128, D4128) zugeordnet sind, wobei jede der elektrischen Schaltungen dann aktiviert wird, wenn das Paar der mit ihr verbundenen Datenleitungen nicht gewählt ist.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der elektrischen Schaltungen (QE1 bis QE4128) in einem Bereich angeordnet ist, der zwischen dem Paar der mit ihr verbundenen Datenleitungen liegt.

3. Speichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Datenleitungs-Paare komplementäre Datenleitungs-Paare (D, D) sind, und daß die elektrischen Schaltungen (QE1 bis QE4128) Einrichtungen für die Verringerung einer Potentialdifferenz zwischen den jeweiligen, von der Adreßschaltung (ADB, R-DCR, C-DCR, C-SW) nicht gewählten Datenleitungs-Paaren (D, D) sind, die mit jedem der komplementären Datenleitungs-Paare sowie der Adreßschaltung verbunden sind.

4. Speichervorrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch

eine Ausleseschaltung (SA), die mit einem Datenleitungs-Paar (D, D) verbunden ist, das mit einer durch die Adreßschaltung (ADB, R-DCR, C-DCR, C-SW) gewählten Speicherzelle (M-CEL) ge-

' 3· ■

koppelt ist, und das die gespeicherte Information von der gewählten Speicherzelle ableitet.

5. Speichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jede der elektrischen Schaltungen aus einem schaltenden Element (QE1 bis QE4128) gebildet ist, das zwischen das entsprechende, mit ihm gekoppelte Datenleitungs-Paar (D1001, D1001 bis D4128, D4128) geschaltet ist.

6. Speichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das schaltende Element (QE1 bis QE4128) ein Feldeffekt- ^; transistor mit isolierter Gate-Elektrode (MISFET) ist.

7. Speichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jede elektrische Schaltung aus einer Vielzahl von schaltenden Elementen (m300, m300·) gebildet ist, die in Serie zwischen die einzelnen Datenleitungs-Paare (D1, D1; D2, D2) eingefügt sind und deren Betriebszustände gemeinsam von einem von der Adreßschaltung (ADB, R-DCR, C-DCR, C-SW) erzeugten Auswahlsignal (Y1, Y2) für das entsprechende Datenleitungs-Paar ansteuert werden.

8. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet,

daß ein festes Potential (Vcc) an einem mittleren Punkt des durch die schaltenden Elemente (m300, m300') gebildeten Serienpfades anliegt.

9. Speichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die jeweiligen Datenleitungen (D, D) mit der Adreßschaltung (ADB, R-DCR, C-DCR, C-SW) durch MISFETs (Q1001, Q1001 bis Q4128, Q4128) eines ersten Leitfähigkeitstyps verbunden sind, daß der MISFET (QE1 - QE4128) des schaltenden Elements vom zweiten Leitfähigkeitstyp ist, und daß das von der Adreßschaltung erzeugte Auswahlsignal für das Datenleitungs-Paar gemeinsam an die Eingangsanschlüsse der MISFETs vom ersten und zweiten Leitfähigkeitstyp angelegt wird.

10. Speichervorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die die Speicherzellen (M-CEL) aufbauenden aktiven Elemente MISFETs (m13, m14, m15, m16) eines ersten Leitfähigkeitstyps sind, und daß die Adreßschaltung (ADB, R-DCR, C-DCR, C-SW) aus MISFETs des ersten und des zweiten Leitfähigkeitstyps sowie aus Bipolar-Elementen aufgebaut ist.

11. Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Bipolar-Elemente (G7 - G15, G74 - G93) in der Adreß-

schaltung Elemente für das Laden und Entladen von langen Signalleitungen und Ansteuerelemente mit großem Fan-Out sind.

12. Speichervorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekenn ze ichnet, daß die elektrische Schaltung (QE1 bis QE4128) einen vorgegebenen Impedanzwert aufweist, der so festgesetzt ist, daß er eine Potentialdifferenz zwischen dem Datenleitungs-Paar (D, D) verringert.

13. Speichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der vorgegebene Impedanzwert in einem Bereich zwischen 5 kfi und 20 kfi liegt.

14. Speichervorrichtung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß sie eine statische Speichervorrichtung ist.