DE2519323C3

DE2519323C3 - Statisches Drei-Transistoren-Speicherelement

Info

Publication number: DE2519323C3
Application number: DE2519323A
Authority: DE
Inventors: Kurt Dipl.-Ing. 8021 Taufkirchen Hoffmann
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-04-30
Filing date: 1975-04-30
Publication date: 1979-07-12
Also published as: FR2309952B1; GB1550471A; JPS51134035A; DE2519323B2; FR2309952A1; DE2519323A1; US4000427A; NL7604639A; JPS5846796B2; IT1060025B

Description

Die Erfindung bezieht sich auf ein statisches Drei-Transistoren-Speicherelement nach dem Oberbegriff des Patentanspruches I.

Ein Speicherelement dieser Art ist aus der US-PS 25 881 bekannt. Es ist mit bipolaren Transistoren aufgebaut. Andererseits ist dem Aufsatz »ESFi-MOS-Speicher mit hoher Integrationsdichte« in der Zeitschrift »Internationale Elektronische Rundschau« 1974, Bd. 28, Nr. 8, Seite 164 entnehmbar, daß zur Ansteuerung eines in KompIementärkanal-ESFI-MOS-Technologie realisierten, statischen Speicherelements ein Feldeffekttransistor dient, der mit seine Source-Drain-Strecke zwischen eine Bitleitung und den Ansteuereingang des Speicherelements geschaltet ist und über seine Gateelektrode mit einer Wortleitung verbunden ist

Statische Speicherelemente haben den Vorteil, daß sie keine Taktspannungen benötigen. Da statische Speicherelemente jedoch einen verhältnismäßig großen Flächenbedarf aufweisen, sind sie für eine Großintegration, d. h. für Speicher mit einer Kapazität von mehr als 1024 Bits, weitgehend ungeeignet

Die Aufgabe der vorliegenden Erfindung besteht demgemäß darin, ein statisches Drei-Transistoren-Speicherelement anzugeben, das gegenüber den bekannten statischen Speicherelementen einen besonders geringen Platzbedarf aufweist

Diese Aufgabe wird durch ein wie eingangs bereits erwähntes Drei-Transistoren-Speicherelement gelöst, das durch die in dem Kennzeichen des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist

Ein Vorteil der Erfindung besteht darin, daß das erfindungsgemäße statische Speicherelement in einer Aluminium-Gate-Technologie realisierbar ist

Ein weiterer wesentlicher Vorteil der Erfindung besteht darin, daß bei der Realisierung des Speicherelementes nur ein Kontaktloch benötigt wird und daß zwei oder drei Transistoren unter einem gemeinsamen Gate angeordnet werden können.

Im folgenden wird die Erfindung an Hand der Figuren und der Beschreibung näher erläutert.

Fig. 1 zeigt das Schaltbild eines erfindungsgemäßen Drei-Transistoren-Speichereiementes;

F i g. 2 zeigt eine Schaltungsvariante zu der in der Fig. 1 angegebenen Schaltung;

F i g. 3 zeigt das Layout der Schaltung nach F i g. 2.

Das in Fig. 1 dargestellte erfindungsgemäße statische Speicherelement besteht aus den drei Transistoren 1,2 und 5 und aus den Lastelementen 3 und 4. Dabei sind das Lastelement 4, der Transistor 2 und das Lastelement 3 in der aus der Fig. 1 ersichtlichen Weise in Reihe geschaltet. Das Lastelement 4 ist einerseits mit dem ersten Versorgungsspannungsanschluß 11 und andererseits mit dem Knoten 23 des Speicherelementes verbunden. Ebenfalls mit dem Knoten 23 verbunden ist der Source- bzw. Drainanschluß des Transistors 2. Der Drain- bzw. Sourceanschluß dieses Transistors 2 ist in dem Knoten 22 mit dem einen Anschluß des Lrstelementes 3 verbunden. Der andere Anschluß dieses Lastelementes 3 ist mit dem zweiten Versorgungsspannungsanschluß 31 verbunden, der vorzugsweise an Masse liegt. Ebenfalls mit dem Knoten 23 ist der Gateanschluß des Transistors 1 verbunden. Der Source- bzw. Drainanschluß dieses Transistors ist mit dem Knoten 22 und der Drain- b7w. Sourceanschluß mit dem ersten Versorgungsspannungsanschluß 11 verbunden· Der Knoten 22 steht über den Adreßtransistor 5 mit der Bitleitung 52 in Verbindung. Der Adreßtransistor 5 wird über die Wortleitung 51, die zu diesem Zweck mit seinem Gateanschluß verbunden ist, angesteuert.

Durch die erfindungsgemäße Verschaltung der Transistoren 1 und 2 und der Lastelemente 3 und 4 ergibt sich eine bistabile Anordnung, deren Funktion im folgenden beschrieben werden soll. Dabei wird ange-

nommen, daß es sich bei den Transistoren 1 und 5 um n-Kanal-MOS-Transistoren vom Anreicherungstyp handelt. Eine Realisierug mit p-Kanal-MOS-Transistoren ist jedoch ebenfalls möglich, wobei dann lediglich die Potentiale der entgegengesetzten Polarität angelegt werden. Der Transistor 2 ist dabei ein n-Kanal-MOS-Transistor vom Verarmungstyp. Die Lastelemente 3 und 4 seien zunächst durch MOS-Transistoren vom Verarmungstyp gebadet Dabei ist der Gateanschluß des Transistors 4 mit dem Knotenpunkt 23 und der Gateanschluß des Transistors 3 mit dem Anschluß 31 verbunden. Der GateanschluQ 21 des Transistors 2 ist ebenso wie der Gateanschluß des Adreßtransistors 5 mit der Wortleitung 51 verbunden.

Die Schaltung nach Fig. 1 kann zwei statische Zustände annehmen. Liegt einer dieser Zustände vor, so sperrt der Transistor 1 und der Transistor 2 leitet. Dies bedeutet, daß der Strom i\ = 0 ist. Liegt der andere Zustand vor, so sperrt der Transistor 2 und der Transistor 1 leitet Dies bedeutet, daß der Strom /2 = 0 ist in diesem FaJI (fc = 0) wird der Knoten 23 auf das Versorgungsspannungspotential t/oogezogeii. Dadurch wird der Transistor 1 geöffnet und der über ihn fließende Strom /Ί erzeugt an dem Punkt 22 ein Potential

das den Transistor 2 sperrt, sofern Up größer ist als die an dem Gateanschluß 21 des Transistors 2 anliegende, um die Einsatzspannung des Transistors 2 verringerte Spannung.

In dem anderen statischen Zustand (i\ = 0) sperrt der Transistor 1. Hierzu muß die Spannung Uas zwischen dem Sourceanschluß und dem Gateanschluß des Transistors 1 den Wert

UcS=(U_n- Up) < U₁ "

haben. Dabei wird die Spannung Ucs aus dem Verhältnis der Widerstände und der Versorgungsspannung Udo nach der Formel

40

Uas = U_n- Ur = U_n

R₄ +

+ r

bestimmt. In dieser Formel bedeuten rden Widerstand des leitenden Transistors 2, A3 den Widerstand des Lastelements 3, Ra den Widerstand des Lastelementes 4 und i/v das Potential an dem Knoten 23. Am Punkt 22 herrscht dabei ein Potential von Up= k ■ Ri.

Mit Hilfe des Adreßtransistors 5 kann das Speicherelement in den einen oder in den anderen statischen Zustand geschaltet werden. Dies geschieht dadurch, daß der Transistor 5 über die Wortleitung 51 leitend geschaltet wird, wodurch die in Form von einer unterschiedlichen Spannung an der Bitieitung 52 anliegende digitale Information an den Knoten 72 gelangt. Wird der Knoten 22 dabei an ein Potential von Uod gebrachi, so nimmt das Element den statischen Zustand /2 = 0 an. Wird der Knoten 22 dagegen an Massepotential gelegt, so stellt sich der statische Zustand /1 = 0 ein. Wird der Adreßtransistor 5 über die Wortleitung 51 anschließend nicht leitend geschaltet, so bleibt der in das Element eingeschriebene Zustand erhalten.

Beim Auslesen der Information bzw. des Zustandes aus dem Element, wird der Adreßtransistor 5 über die Wortleitung 51 leitend geschaltet Dabei gelangt das an dem Knotenpunkt 22 anliegende Potential an die Bitleitung 52, wo es mit Hilfe eines an sich bekannten Beweries ausgelesen werden kann. Bewerterschaltungen zum Rewerten der an dem Knotenpunkt 22 anliegenden Potentiale sind beispielsweise in der Veröffentlichung »Storage Array and Sense Refersh Circuit for Single Transistor Memory Cells«, Dr. S t e i η, S i h 1 i η g and D ο e r i η g, IEEE Journal of Solid State Circuits, Okt. 1972 beschrieben.

In Abweichung von der in F i g. 1 dargestellten Schaltung können die Lastelemente 3, 4 auch als Widerstände realisiert sein. Andr txseits kann der Transistor 2 auch vorn Anreicherung-iyp sein. Die Schaltungsvariante der Fig.2 unterscheidet sich von der Schaltung nach der F i g. 1 dadurch, daß auch das Gate des Transistors 3 mit der Wortleitung 51 verbunden ist

Die Schaltungsvariante nach F i g. 2 hat den Vorteil, daß der Entwurf eine noch weitergehende gemeinsame Gateverbindung aufweist und damit die Integration der Schaltung noch weiter vereinfacht werden kann.

Die Funktionsweise der Schaltung nach F i g. 2 entspricht der Funktionsweise, wie sie weiter oben bereits im Zusammenhang mit F i g. 1 beschrieben wurde.

In F i g. 3 ist das Layout der in F i g. 4 dargestellten Schaltungsanordnung in einer Aluminium-Gate-Technologie dargestellt Einzelheiten der Fig.3, die bereits im Zusammenhang mit den anderen Figuren beschrieben wurden, tragen dabei die entsprechenden Eszugszeichen. Die in dem Halbleitermaterial angeordneten Diffusionsbahnen bzw. Diffusionsgebiete sind durch schraffierte Fläche angedeutet. Nicht schraffierte, dick umrandete Flächen stellen die darüber angeordneten Aluminium-Leiterbahnen bzw. -Bereiche dar. Die zwischen dem Aluminium und dem Hableiterkörper angeordnete elektrisch isolierende Schicht ist der Einfachheit halber nicht dargestellt. Gepunktete Bereiche stellen die Kontaktlöcher zwischen einer Aluminium-Leiterbahn bzw. einem Aluminium-Bereich und einem Diffusionsgebiet in dem Halbleiterkörper dar. Transistoren vom Verarmungstyp sind durch Flächen, die mit Kreuzchen versehen sind, dargestellt. Transistoren vom Anreicherungsfyp sind durch Flächen, die mit kleine·;! Kreisen versehen sind, dargestellt.

Bei der Verwendung von p-Kanal-Transisioren sind die schraffierten Sereiche p-dotiert und die nicht schraffierten Bereiche des Halbleitersubstrates 8 n-dotiert.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Statisches Transistoren-Speicherelement, bei dem ein erstes Lastelement und ein erster Transistor zueinander in Reihe geschaltet sind, bei dem der eine Anschluß des ersten Lastelementes mit einem ersten Versorgungsspannungsanschluß verbunden ist, bei dem der andere Anschluß des ersten Lastelementes mit einem ersten Knoten verbunden ist, bei dem ein ι ο erster Anschluß des ersten Tranistors mit diesem ersten Knoten und ein zweiter Anschluß des ersten Tranisstors mit einem zweiten Knoten verbunden ist, bei dem ein erster Anschluß eines zweiten Transistors mit dem ersten Versorgungsspannungsanschluß verbunden ist, bei dem ein zweiter Anschluß des zweiten Transistors mit dem zweiten Knoten verbunden ist, und bei dem der Steueranschluß des zweiten Transistors mit dem ersten Knoten verbunden ist, dadurch gekenn-20 zeichnet, daß das Speicherelement in einer MOS-Feldeffekttechnologie aufgebaut ist, daß der zweite Knoten (22) über einen Adreß-Transistor (5) mit einer Bitleitung (52) verbunden ist, daß der Gateanschluß des Adreß-Transistors (5) mit einer Wortleitung (51) verbunden :st, daß der zweite Knoten (22) über ein zweites Lastelement (3) mit einem zweiten Versorgungsspannungsanschluß (31) verbunden ist und daß der erste Transistor (2) und der Adreß-Transistor (5) eine gemeinsame Gate- jo elektrode auf »'eisen.

2. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß als erstes Lastelement (4) und als zweites Lastelement (3} Widerstände verwendet sind und daß der erste Transistor (2), der zweite y> Transistor (1) und der Adreß-Transistor (5) vom Anreicherungstyp sind.

3. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß das erste Lastelement (4) und ■ das zweite Lastelement (3) Feldeffekttransistoren vom Verarmungstyp sind, daß die Gateanschlüsse dieser Feldeffekttransistoren jeweils mit den Drainbzw. Sourceanschlüssen verbunden sind und daß der zweite Transistor (1) und der Adreß-Tranisstor (5) vom Anreicherungstyp und der erste Transistor (2) 4> vom Verarmungstyp sind.

4. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß der erste Transistor (2), der Adreß-Transistor (5) und das zweite Lastelement (3) eine gemeinsame Gateelektrode aufweisen, daß das ίο erste Lastelemcnt (4) und das zweite Lastelement (3) Feldeffekttransistoren vom Verarmungstyp sind, daß der Gateanschluß des das erste Lastelemenl: (4) bildenden Feldeffekttransistors mit seinem Drain- bzw. Sourceanschluß verbunden ist und daß der >> zweite Transistor (1) und der Adreß-Transistor (5) vom Anreicherungstyp und der erste Transistor (2) vom Verarmungstyp sind.