JPS5948567B2 - シュミット・トリガ回路 - Google Patents
シュミット・トリガ回路Info
- Publication number
- JPS5948567B2 JPS5948567B2 JP54171184A JP17118479A JPS5948567B2 JP S5948567 B2 JPS5948567 B2 JP S5948567B2 JP 54171184 A JP54171184 A JP 54171184A JP 17118479 A JP17118479 A JP 17118479A JP S5948567 B2 JPS5948567 B2 JP S5948567B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- level
- node
- schmitt trigger
- trigger circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、例えばダイナミックＭＩＳ記憶回路などに於
いて、クロック信号間を遅延させるのに常用されている
ようなシュミット・トリガ回路の改善に関する。
いて、クロック信号間を遅延させるのに常用されている
ようなシュミット・トリガ回路の改善に関する。
従来、この種のシュミット・トリガ回路として第１図に
見られるようなものが知られている。
見られるようなものが知られている。
図に於いて、Ｑ１〜Ｑ４は第１乃至第４のトランジスタ
、Ｎ１．Ｎ２は第１及び第２のノード、Ａ。
、Ｎ１．Ｎ２は第１及び第２のノード、Ａ。
Ｂは入力端、Ｖｃｃは電源レベル、ｖｓｓは接地レベル
をそれぞれ示している。
をそれぞれ示している。
尚、本図に於いては第１のノードＮ１が出力端となる。
この回路は、通常の動作状態では何等の問題もないが、
電源レベルＶ。
電源レベルＶ。
。その他の信号が変動したり変化した場合には対処でき
ない大きな欠点を持っている。
ない大きな欠点を持っている。
これを第２図を参照しつつ説明する。今、回路が第２図
に見られる電源レベルＶ。
に見られる電源レベルＶ。
。で動作しているものとし、入力端へのレベルが図示の
ように立下り、入力端Ｂのレベルが立上って高レベルに
なると、ノードＮ１はｖｃｃ−Ｖｔ ｈ （Ｑｌ）のレ
ベルで充電される。
ように立下り、入力端Ｂのレベルが立上って高レベルに
なると、ノードＮ１はｖｃｃ−Ｖｔ ｈ （Ｑｌ）のレ
ベルで充電される。
尚、ｖｔｈ（Ｑｌ）はトランジスタＱ１の閾値電圧であ
る。
る。
そこで、次のサイクルに移る際、電源レベルＶ が図に
矢印りで示すように低下してＶ。
矢印りで示すように低下してＶ。
ｃ／にＣ
なったとすると、入力端Ａにおけるクロックのレベルも
低下する。
低下する。
しかし、その場合でもノードＮ１０レベルは前のサイク
ルで充電されたまま維持しているので、入力端Ａに於け
る低下したクロック・レベルよりも高い状態にある。
ルで充電されたまま維持しているので、入力端Ａに於け
る低下したクロック・レベルよりも高い状態にある。
ノードＮ１はトランジスタＱ４のゲートと結ばれていて
、トランジスタＱ４はオンになった時、ノードＮ２に電
流を流して充電し、入力端Ａの信号に対して帰還をかけ
るかたちになっている。
、トランジスタＱ４はオンになった時、ノードＮ２に電
流を流して充電し、入力端Ａの信号に対して帰還をかけ
るかたちになっている。
そして、ノードＮ１のレベルが前記したように高いと、
電源レベルがｖｏＣ′になったことに依り低下した入力
端Ａに於けるクロック・レベルに対応して流れるべきト
ランジスタＱ、の電流は、その対応を越えた大きなもの
になってしまうこと、それに加えて、入力端Ａに於ける
クロックレベルが低下していることもあって、そのクロ
ックが低レベルから高レベルに立上ろうとしても、ノー
ドＮ２に対する帰還電流が大である為、ノードＮ１のレ
ベル低下に遅れを生ずるようになり、動作不良を起すも
のである。
電源レベルがｖｏＣ′になったことに依り低下した入力
端Ａに於けるクロック・レベルに対応して流れるべきト
ランジスタＱ、の電流は、その対応を越えた大きなもの
になってしまうこと、それに加えて、入力端Ａに於ける
クロックレベルが低下していることもあって、そのクロ
ックが低レベルから高レベルに立上ろうとしても、ノー
ドＮ２に対する帰還電流が大である為、ノードＮ１のレ
ベル低下に遅れを生ずるようになり、動作不良を起すも
のである。
本発明は、前記のようなシュミット・トリガ回路に於け
る動作不良を解消Ｌ、また、その効果を得る為の構成は
極めて簡単なもので済ませることができるようにするも
のであり、以下これを詳細に説明する。
る動作不良を解消Ｌ、また、その効果を得る為の構成は
極めて簡単なもので済ませることができるようにするも
のであり、以下これを詳細に説明する。
本発明では、電源レベルＶ。
０が低下した場合、ノードＮ１の電位も対応して低下さ
せることが基本になっている。
せることが基本になっている。
第３図は本発明一実施例の回路図であり、第１図に関し
て説明した部分と同部分を同記号で指示しである。
て説明した部分と同部分を同記号で指示しである。
本実施例が第１図従来例と相違する点は、図示のように
第５のトランジスタＱｘを挿入したことである。
第５のトランジスタＱｘを挿入したことである。
即ち、トランジスタＱｘのドレインは電源ラインに、ま
た、ゲート及びソースはノードＮ１にそれぞれ接続しで
ある。
た、ゲート及びソースはノードＮ１にそれぞれ接続しで
ある。
このトランジスタＱｘとしては、ディプレッション型の
ものを除き、正閾値電圧を有するものであれば使用する
ことができる。
ものを除き、正閾値電圧を有するものであれば使用する
ことができる。
尚、閾値電圧Ｖｔｈ（Ｑｘ）は低い方が好ましい。
まず、第３図に於いて電源レベルＶ。
０が変動１〜ない場合、即ち通常の動作について説明す
る。
る。
トランジスタＱｘのゲート、ソースは共通接続されてい
るので、この場合にはトランジスタＱｘは常にカットオ
フしている。
るので、この場合にはトランジスタＱｘは常にカットオ
フしている。
つまりトランジスタＱｘが存在しない回路と等価である
。
。
従って、第３図の回路の通常動作は第２図の回路の通常
動作と全く同じである。
動作と全く同じである。
即チ、入力端Ｂのクロック・レベルが高レベルであり、
入力端へのクロック・レベルが低レベルであるとすると
、トランジスタＱ１はオン、トランジスタＱ２）ランジ
スタＱ３はオフとなる。
入力端へのクロック・レベルが低レベルであるとすると
、トランジスタＱ１はオン、トランジスタＱ２）ランジ
スタＱ３はオフとなる。
よッテ、／−ドＮ１はＶ、ｏ−Ｖｔｈ （Ｑｌ） ニチ
ャージ・アップされる。
ャージ・アップされる。
なお、ｖｌｈ（Ｑｌ）はトランジスタＱ１の閾値電圧で
ある。
ある。
ノードＮ１かチャージ・アップされると、トランジスタ
Ｑ４もオンとなる。
Ｑ４もオンとなる。
その結果、ノードＮ２はＶｃ ｃ−■ｔ ｈ （Ｑ＋
）−Ｖｌｈ（Ｑ４）にチャージ・アップされる。
）−Ｖｌｈ（Ｑ４）にチャージ・アップされる。
この様にして出力端であるノードＮ０からは高レベルの
信号が出力される。
信号が出力される。
ノードＮ１及びノードＮ２がチャージ・アップされた後
、入力端Ｂのクロック・レベルが立下がり、入力端への
クロック・レベルが立上がると、第３図の回路は、以下
の様に動作する。
、入力端Ｂのクロック・レベルが立下がり、入力端への
クロック・レベルが立上がると、第３図の回路は、以下
の様に動作する。
入力端Ａのクロック・レベルがトランジスタＱ３の閾値
電圧を越えるとトランジスタＱ３はターンオンする。
電圧を越えるとトランジスタＱ３はターンオンする。
その結果、ノードＮ２にチャージ・アップされた電荷は
トランジスタＱ３を介してディスチャージされるので、
ノードＮ２のレベルは低下し始める。
トランジスタＱ３を介してディスチャージされるので、
ノードＮ２のレベルは低下し始める。
一方、この時点でトランジスタＱ４は未だオン状態であ
るため、トランジスタＱ４を介Ｉ−てノードＮ２へ電流
が供給され、ノードＮ２のレベルの立下がりが抑制され
る。
るため、トランジスタＱ４を介Ｉ−てノードＮ２へ電流
が供給され、ノードＮ２のレベルの立下がりが抑制され
る。
従って、ノードＮ２のレベルはＶｃｃ−ｖｔｈ （Ｑｈ
） Ｖｔｈ（Ｑ４）のチャージ・アップレベルから
ゆっくりと低下する。
） Ｖｔｈ（Ｑ４）のチャージ・アップレベルから
ゆっくりと低下する。
ノードＮ２のレベルが徐々に低下し、そのレベルか入力
端ＡのレベルからトランジスタＱ２の閾値電圧を引いた
レベルよりも低くなると、トランジスタＱ２がターン・
オンする。
端ＡのレベルからトランジスタＱ２の閾値電圧を引いた
レベルよりも低くなると、トランジスタＱ２がターン・
オンする。
その結果ノードＮ１０レベル、即ち出力レベルは立下が
り始める。
り始める。
以上の様に、第３図の回路はトランジスタＱ４の電流帰
還によってシュミット・トリガ回路として動作する。
還によってシュミット・トリガ回路として動作する。
次に第３図に於いて、ノードＮ１のチャージ・アップ後
に、電源レベルがＶ。
に、電源レベルがＶ。
０からＶ。ｃ／に低下した（ｖｏｏ＞ｖｏｏｆ）と仮定
する。
する。
このとき、ノードＮ１のチャージ・アップレベルｖｎ＝
ｖｏｏ−ｖｔｈ（Ｑｌ）が電源レベルＶｃｃ’よりも大
（Ｖｎ＞Ｖｏｏｌ）となり、且つ（Ｖｎ−ｖｃｃ’）＞
Ｙｔｈ（Ｑ７）となるとトランジスタＱｘはターン・オ
ンする。
ｖｏｏ−ｖｔｈ（Ｑｌ）が電源レベルＶｃｃ’よりも大
（Ｖｎ＞Ｖｏｏｌ）となり、且つ（Ｖｎ−ｖｃｃ’）＞
Ｙｔｈ（Ｑ７）となるとトランジスタＱｘはターン・オ
ンする。
尚、ｖｔｈ（Ｑｘ）はトランジスタＱ１の閾値電圧であ
る。
る。
この結果、ノードＮ１の余剰電荷はトランジスタＱｘを
介して電源ラインへデイスチージさね、ノードＮ１のレ
ベルは電源レベルの変動に追従して、略Ｖ。
介して電源ラインへデイスチージさね、ノードＮ１のレ
ベルは電源レベルの変動に追従して、略Ｖ。
ｃ＋Ｖｔｈ（Ｑｘ）となる。この様に、本発明に・ よ
ればノードＮ１のチャージ・アップ後に電源レベルが変
動してもノードＮ１のレベルが速やかにこれを追従して
変化するので、従来の様にノードＮ１のレベルの立下が
りに必要以上の遅れをきたすことがない。
ればノードＮ１のチャージ・アップ後に電源レベルが変
動してもノードＮ１のレベルが速やかにこれを追従して
変化するので、従来の様にノードＮ１のレベルの立下が
りに必要以上の遅れをきたすことがない。
尚、第２図には記号Ｎ１で指示し、 た１点鎖線により
、ノードＮ１に於けるレベルの低下を示しである。
、ノードＮ１に於けるレベルの低下を示しである。
以上の説明で判るように、本発明に依れば、電源レベル
・ラインと接地レベル・ラインとの間に直列接続された
少なくとも第１及び第２及び第３２ の３個のトランジ
スタと、該第１のトランジスタと第２のトランジスタと
の接続点である第１０ノードに於ける電位で制御されて
前記第２のトランジスタと第３のトランジスタとの接続
点である第２のノードに帰還電流を流す第４のトランジ
スタとを備えたシュミット・トリガ回路に於いて、前記
電源レベル・ラインと前記第１のノードとの間に接続さ
れて該第１のノードのレベルが前記電源レベル・ライン
のレベルに比較して異常に高くなることを防止する第５
のトランジスタを設けることに依り、電源レベルが低下
して第１のノードのレベルより低くなった場合には直ち
に第１のノードのレベルを引下げるようにしであるので
、電源レベルが変動しても動作不良は生じない。
・ラインと接地レベル・ラインとの間に直列接続された
少なくとも第１及び第２及び第３２ の３個のトランジ
スタと、該第１のトランジスタと第２のトランジスタと
の接続点である第１０ノードに於ける電位で制御されて
前記第２のトランジスタと第３のトランジスタとの接続
点である第２のノードに帰還電流を流す第４のトランジ
スタとを備えたシュミット・トリガ回路に於いて、前記
電源レベル・ラインと前記第１のノードとの間に接続さ
れて該第１のノードのレベルが前記電源レベル・ライン
のレベルに比較して異常に高くなることを防止する第５
のトランジスタを設けることに依り、電源レベルが低下
して第１のノードのレベルより低くなった場合には直ち
に第１のノードのレベルを引下げるようにしであるので
、電源レベルが変動しても動作不良は生じない。
第１図は従来例の回路図、第２図は回路の要所に於ける
レベルを説明するための線図、第３図は本発明一実施例
の回路図である。 図に於いて、Ｑ１〜Ｑｘは第１乃至第５のトランジスタ
、Ｎ、〜Ｎ２は第１及び第２のノード、Ａ。 Ｂは入力端、ｖｃｃは電源レベル、Ｖｓｓは接地レベル
である。
レベルを説明するための線図、第３図は本発明一実施例
の回路図である。 図に於いて、Ｑ１〜Ｑｘは第１乃至第５のトランジスタ
、Ｎ、〜Ｎ２は第１及び第２のノード、Ａ。 Ｂは入力端、ｖｃｃは電源レベル、Ｖｓｓは接地レベル
である。
Claims (1)
- １ 電源レベル・ラインと接地レベル・ラインとの間に
直列接続された少なくとも第１及び第２及び第３の３個
のトランジスタと、該第１のトランジスタと第２のトラ
ンジスタとの接続点である第１のノードに於ける電位で
制御されて前記第２のトランジスタと第３のトランジス
タとの接続点である第２のノードに帰還電流を流す第４
のトランジスタとを備えたシュミット・トリガ回路に於
いて、前記電流レベル・ラインと前記第１のノードとの
間に第５のトランジスタを接続し、前記第１のノードの
電位が前記電源レベル・ラインの電位よりも高くなった
ときに前記第５のトランジスタが導通する様にしたこと
を特徴とするシュミット・トリガ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54171184A JPS5948567B2 (ja) | 1979-12-29 | 1979-12-29 | シュミット・トリガ回路 |
| DE8080304548T DE3070353D1 (en) | 1979-12-29 | 1980-12-17 | A schmitt trigger circuit, for example for use in a dynamic mis memory circuit |
| EP80304548A EP0033033B1 (en) | 1979-12-29 | 1980-12-17 | A schmitt trigger circuit, for example for use in a dynamic mis memory circuit |
| IE2708/80A IE50619B1 (en) | 1979-12-29 | 1980-12-22 | A schmidt trigger circuit,for example for use in a dynamic mis memory circuit |
| US06/219,496 US4392066A (en) | 1979-12-29 | 1980-12-23 | Schmidt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54171184A JPS5948567B2 (ja) | 1979-12-29 | 1979-12-29 | シュミット・トリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696525A JPS5696525A (en) | 1981-08-04 |
| JPS5948567B2 true JPS5948567B2 (ja) | 1984-11-27 |
Family
ID=15918555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54171184A Expired JPS5948567B2 (ja) | 1979-12-29 | 1979-12-29 | シュミット・トリガ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4392066A (ja) |
| EP (1) | EP0033033B1 (ja) |
| JP (1) | JPS5948567B2 (ja) |
| DE (1) | DE3070353D1 (ja) |
| IE (1) | IE50619B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197911A (en) * | 1981-05-29 | 1982-12-04 | Sanyo Electric Co Ltd | Schmitt circuit |
| FR2511822A1 (fr) * | 1981-08-21 | 1983-02-25 | Thomson Csf | Circuit logique bistable utilisant des transistors a effet de champ a faible tension de seuil et dispositif de memorisation comportant un tel circuit |
| US4439691A (en) * | 1981-12-23 | 1984-03-27 | Bell Telephone Laboratories, Incorporated | Non-inverting shift register stage in MOS technology |
| JPS5936405A (ja) * | 1982-08-23 | 1984-02-28 | Mitsubishi Electric Corp | 入力増幅回路 |
| DE3417817A1 (de) * | 1984-05-14 | 1985-11-14 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur stoerbefreiung von binaersignalen |
| EP0570597B1 (en) * | 1991-12-09 | 2001-03-21 | Fujitsu Limited | Flash memory improved in erasing characteristic, and circuit therefor |
| US5381063A (en) * | 1992-11-13 | 1995-01-10 | Medtronic, Inc. | AC offset compensation for active LCD drivers |
| KR100215889B1 (ko) * | 1997-05-06 | 1999-08-16 | 구본준 | 클럭 동기 회로 |
| KR100263667B1 (ko) * | 1997-12-30 | 2000-08-01 | 김영환 | 슈미트 트리거 회로 |
| TW200735027A (en) * | 2006-01-05 | 2007-09-16 | Mitsubishi Electric Corp | Shift register and image display apparatus containing the same |
| DE102007025667A1 (de) | 2007-06-01 | 2008-12-04 | Giesecke & Devrient Gmbh | Endlosmaterial für Sicherheitselemente |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3407339A (en) * | 1966-05-02 | 1968-10-22 | North American Rockwell | Voltage protection device utilizing a field effect transistor |
| US3678293A (en) * | 1971-01-08 | 1972-07-18 | Gen Instrument Corp | Self-biasing inverter |
| US3714466A (en) * | 1971-12-22 | 1973-01-30 | North American Rockwell | Clamp circuit for bootstrap field effect transistor |
| DE2252130C2 (de) * | 1972-10-24 | 1978-06-08 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte Schmitt-Trigger-Schaltung aus Isolierschicht-Feldeffekttransistoren |
| US3959782A (en) * | 1974-12-04 | 1976-05-25 | Semi, Inc. | MOS circuit recovery time |
| DE2519323C3 (de) * | 1975-04-30 | 1979-07-12 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Statisches Drei-Transistoren-Speicherelement |
| US4115710A (en) * | 1976-12-27 | 1978-09-19 | Texas Instruments Incorporated | Substrate bias for MOS integrated circuit |
| US4101788A (en) * | 1977-03-18 | 1978-07-18 | Xerox Corporation | Mos buffer circuit |
-
1979
- 1979-12-29 JP JP54171184A patent/JPS5948567B2/ja not_active Expired
-
1980
- 1980-12-17 DE DE8080304548T patent/DE3070353D1/de not_active Expired
- 1980-12-17 EP EP80304548A patent/EP0033033B1/en not_active Expired
- 1980-12-22 IE IE2708/80A patent/IE50619B1/en not_active IP Right Cessation
- 1980-12-23 US US06/219,496 patent/US4392066A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| IE50619B1 (en) | 1986-05-28 |
| DE3070353D1 (en) | 1985-04-25 |
| US4392066A (en) | 1983-07-05 |
| IE802708L (en) | 1981-06-29 |
| EP0033033B1 (en) | 1985-03-20 |
| EP0033033A1 (en) | 1981-08-05 |
| JPS5696525A (en) | 1981-08-04 |
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