KR100263667B1 - 슈미트 트리거 회로 - Google Patents

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Abstract

본 발명은 저전압, 고속화에 적합하고, 출력 신호가 안정된 슈미트 트리거 회로를 제공하기 위한 것으로서, 이를 위해 본 발명은 입력 신호를 반전하여 제1 노드 및 제2 노드로 출력하는 입력 수단; 상기 제1 노드의 신호 및 상기 제2 노드의 신호 레벨을 감지하여, 각각 버퍼링한 후 반전하여 제3 노드 및 제4 노드로 출력하는 버퍼링-반전 수단; 및 상기 제3 노드의 신호 및 상기 제4 노드의 신호를 각각 래치하여 최종 출력 신호를 생성하는 출력 수단을 포함하고, 상기 입력 수단은 전원전압과 상기 제1 노드 간에 접속되며, 상기 입력 신호에 응답하여 상기 제1 노드를 풀-업하는 제1 풀-업 수단; 상기 제2 노드와 접지전원 간에 접속되며, 상기 입력 신호에 응답하여 상기 제2 노드를 풀-다운하는 제1 풀-다운 수단; 및 상기 제1 노드와 상기 제2 노드 간에 접속되어, 상기 제1 노드 신호 및 상기 제2 노드 신호가 서로 다른 지연 시간을 갖도록 하는 저항 수단을 포함한다.

Description

슈미트 트리거 회로
본 발명은 디지털 회로에 관한 것으로서, 특히 히스테리시스(hysteresis) 특성을 가지고 있어 입력 파형을 구형파로 만드는 슈미트 트리거 회로에 관한 것이다.
도 1 내지 도 2는 종래의 슈미트 트리거 회로로서, 입력 씨모스(CMOS, Complementary Metal Oxide Semiconductor) 인버터(inverter)로 이루어진 입력단(1), CMOS 인버터로 이루어지며, 출력 신호(OUT)를 생성하는 출력단(2), 입력단(1)으로부터 출력단(2)으로 보내지는 신호를 제어하는 피모스트랜지스터(이하, P3이라 함) 및 엔모스트랜지스터(이하, N3이라 함)로 구성된다. 입력단(1)은 전원전압과 접지전원 간에 직렬로 접속된 두 개의 피모스트랜지스터(이하, P1 및 P2이라 함) 및 두 개의 엔모스트랜지스터(이하, N2 및 N1이라 함)로 이루어지고, 이때 P3은 P1과 병렬 접속되며, 게이트로 출력 신호(OUT)를 입력받고, N3은 N1과 병렬 접속되며, 게이트로 출력 신호(OUT)를 입력받는다.
입력 신호(IN)가 "로우(LOW)"에서 "하이(HIGH)"로, 또는 "하이"에서 "로우"로 서서히 변화하면, 입력단(1)을 구성하는 인버터의 저항비(resistance ratio)가 출력단(2)의 제어를 받는 P3과 N3에 의해 변한다. 따라서, 입력 신호(IN)가 "로우"에서 "하이"로 변화할 때와 "하이"에서 "로우"로 변화할 때 각기 다른 문턱 전압(threshold voltage)을 갖게 되어 히스테리시스 특성을 만들게 된다.
도 2는 종래의 또다른 일실시예로서, 기본 동작 원리는 동일하고, 회로 구성에 있어서는 입력단(1)의 저항비를 변화시키는 P3이 접지전원에 접속되고, N3이 전원전압에 접속되는 것이 다르다.
이러한 종래의 슈미트 트리거 회로는 입력단이 직렬로 연결된 4개의 모스트랜지스터로 구성되어 저전압 고속 수행이 어렵고, 또한 "하이"에서 "로우"로 입력단을 통해 전류가 흐를 때 피모스트랜지스터(P1 및 P2), 엔모스트랜지스터(N1 및 N2)의 온 저항값(on-resistance)에 따라 회로의 문턱 전압이 변할 수 있어 프로세서(process)에 민감하다는 문제점을 가진다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 저전압, 고속화에 적합하고, 출력 신호가 안정된 슈미트 트리거 회로를 제공하는 데 그 목적이 있다.
도 1 내지 도 2는 종래의 슈미트 트리거 회로도.
도 3은 본 발명의 슈미트 트리거 회로도.
도 4는 RS-FF의 내부 회로도.
도 5a 내지 도 5b는 본 발명의 회로를 시뮬레이션한 결과 파형도.
도 6은 본 발명의 문턱 전압 파형도.
도 7 내지 도 8은 본 발명의 또다른 일실시예를 도시한 회로도.
* 도면의 주요 부분에 대한 설명
300 : 입력단
310 : 버퍼링-반전부
320 : RS 플립플롭
상기 목적을 달성하기 위한 본 발명은 입력 신호를 반전하여 제1 노드 및 제2 노드로 출력하는 입력 수단; 상기 제1 노드의 신호 및 상기 제2 노드의 신호 레벨을 감지하여, 각각 버퍼링한 후 반전하여 제3 노드 및 제4 노드로 출력하는 버퍼링 수단; 및 상기 제3 노드의 신호 및 상기 제4 노드의 신호를 각각 래치하여 최종 출력 신호를 생성하는 출력 수단을 포함하여 이루어지고, 상기 입력 수단은 전원전압과 상기 제1 노드 간에 접속되며, 상기 입력 신호에 응답하여 상기 제1 노드를 풀-업하는 제1 풀-업 수단; 상기 제2 노드와 접지전원 간에 접속되며, 상기 입력 신호에 응답하여 상기 제2 노드를 풀-다운하는 제1 풀-다운 수단; 및 상기 제1 노드와 상기 제2 노드 간에 접속되어, 상기 제1 노드 신호 및 상기 제2 노드 신호가 서로 다른 지연 시간을 갖도록 하는 저항 수단을 포함하여 이루어지는 슈미트 트리거 회로를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
도 3은 본 발명의 슈미트 트리거 회로를 도시한 것으로서, 입력 신호(IN)를 받아 들이는 입력단(300), 입력단(300)의 출력 신호 레벨을 감지 하면서 버퍼링 역할을 동시에 해주는 버퍼링-반전부(310), 버퍼링-반전부(310)의 출력을 각각 래치(latch)하여 최종 출력을 만들어 주는 RS 플립플롭(RS-FF,320)으로 구성된다.
입력단(300)은 종래 기술과 달리 3단 즉, 전원전압과 접지전원 간에 직렬 접속된 피모스트랜지스터(P1)와 엔모스트랜지스터(N2) 및 엔모스트랜지스터(N1)로 구성된다. 이때, 입력 신호(IN)를 게이트로 각각 입력받는 피모스트랜지스터(P1)와 엔모스트랜지스터(N1)는 인버터를 형성하고, 전원전압이 게이트로 입력되는 엔모스트랜지스터(N2)는 MOS 저항을 형성하여 입력단(300)의 출력노드(노드 1, 노드 2)가 항상 서로 다른 지연 시간(delay)을 갖도록 한다.
버퍼링-반전부(310)는 노드 1 및 노드 2를 각각 입력으로 받아 노드 3 및 노드 4로 각각 출력하는 두 개의 인버터(I4 및 I5)로 이루어진다.
도 4는 RS-FF(320)의 내부 회로를 도시한 것으로, RS-FF(320)는 입력 S(노드 3의 신호)와 피드백된 출력값(Q)의 신호를 논리합하는 논리합 게이트(400) 및 논리합 게이트(400)의 출력과 입력 R(노드 4의 신호)을 논리곱하여 출력값(Q)을 생성하는 논리곱 게이트(410)로 이루어진다. 이때, 생성된 출력값(Q)값을 다시 반전하여 최종 출력 신호(OUT)로 내보낸다. 즉, 노드 3의 신호와 노드 4의 신호를 각각 S와 R의 입력으로 받아들이는 RF-FF(320)은 동작 특성에 따라 노드 3의 상승 신호와 노드 4의 하강 신호에 맞춰 출력 파형을 발생하게 된다.
도 5a 내지 도 5b는 본 발명의 회로를 시뮬레이션한 결과 파형도로서, 이를 참조하여 본 발명의 동작 원리를 살펴본다. 먼저, 서서히 "로우"에서 "하이"로 증가하는 입력 신호(IN)가 들어오는 경우, P1은 서서히 닫히게 되고 반대로 N1은 서서히 열리게 된다. 따라서 노드 1의 신호는 "하이"에서 "로우"로 천이(transition)를 시작하며, 이때 노드 2의 신호 또한 "하이"에서 "로우"로 천이를 시작한다. 여기서, 노드 1과 노드 2의 천이 시점은 MOS 저항을 형성하고 있는 N2에 의해 노드 1이 노드 2 보다 느리다. 그에 따라, 버퍼링-반전부(310)의 버퍼링 인버터(I4 및 I5)의 문턱 전압에 의해 결정되는 노드 3의 신호와 노드 4의 신호는 더 많은 시간차를 갖게 된다. 최종적으로, RS-FF(320)을 통해 노드 3의 신호가 "로우"에서 "하이"로 천이하는 시점에서, 출력 신호(OUT)의 천이("하이"에서 "로우")가 일어나고, 그 "로우"값을 일정정도 유지하게 된다.
반대로 입력 신호(IN)가 서서히 "하이"에서 "로우"로 감소하게 되면, P1은 서서히 열리면서 노드 1 및 노드 2의 신호를 "하이"로 끌어올리고, N1은 서서히 닫히게 된다. 따라서 N2에 의해 앞의 경우와의 반대로 노드 1의 상승 천이 시간이 노드 2의 상승천이 시간 보다 빠르게 된다. 따라서 인버터(I4 및 I5)를 거쳐 RF-FF(320)으로 들어가는 노드 3과 노드 4의 천이 시간은 서로 다르게 된다. 최종적으로, RS-FF(320)을 통해 노드 4의 신호가 "하이"에서 "로우"로 천이하는 시점에서, 출력 신호(OUT)의 천이("로우"에서 "하이")가 일어난다.
도 6은 본 발명의 문턱 전압 파형을 도시한 것으로서, 여기서 슈미트 트리거 회로의 특성인 문턱 전압의 변화, 즉 입력 신호(IN)가 "로우"에서 "하이"로 상승하는 경우에는 Vth+만큼의 문턱 전압을 가지고, 입력 신호(IN)가 "하이"에서 "로우"로 하강하는 경우에는 Vth-만큼의 문턱 전압을 가지는 것을 알 수 있다.
참고로, 본 발명에서 실시한 시뮬레이션은 인버터(I4 및 I5)의 문턱 전압이 동일한 경우에서 실시한 것이다.
도 7은 본 발명의 다른 실시예로서, MOS 저항을 형성하기 위한 입력단(300) 내의 트랜지스터를 게이트로 접지전원이 입력되는 피모스트랜지스터(P2)로 구성한 것이다. 본 발명의 다른 실시예에 따른 슈미트 트리거 회로의 동작 원리는 상술한 본 발명의 실시예와 동일함으로 상세한 설명은 생략한다.
도 8은 본 발명의 또다른 실시예로서, MOS 저항을 형성하기 위한 입력단(300) 내의 트랜지스터를, 게이트로 접지전원이 입력되는 피모스트랜지스터(P2)와 게이트로 전원전압이 입력되는 엔모스트랜지스터(N2)를 병렬 접속하여 구성한 것이다. 본 또다른 실시예에 따른 슈미트 트리거 회로의 동작 원리는 상술한 본 발명의 실시예와 동일함으로 상세한 설명은 생략한다.
본 발명은 마이크로컨트롤러를 포함한 각종 컨트롤러를 비롯하여 모든 CMOS 집적회로의 입력 회로로 사용 가능하며, 입력 신호의 레벨 검출기로써도 사용 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 입력단의 회로를 3단으로 줄여 저전압, 고속 동작 수행이 가능하고, 출력단에 RS-FF을 채용하여 출력 신호를 안정화시킬 수 있다. 또한 프로세스 변화의 영향을 적게 받으므로 에러 발생 가능성이 줄어 수율 향상에도 큰 효과가 있다.

Claims (8)

  1. 입력 신호를 반전하여 제1 노드 및 제2 노드로 출력하는 입력 수단;
    상기 제1 노드의 신호 및 상기 제2 노드의 신호 레벨을 감지하여, 각각 버퍼링한 후 반전하여 제3 노드 및 제4 노드로 출력하는 버퍼링 수단; 및
    상기 제3 노드의 신호 및 상기 제4 노드의 신호를 각각 래치하여 최종 출력 신호를 생성하는 출력 수단
    을 포함하여 이루어지고, 상기 입력 수단은
    전원전압과 상기 제1 노드 간에 접속되며, 상기 입력 신호에 응답하여 상기 제1 노드를 풀-업하는 제1 풀-업 수단;
    상기 제2 노드와 접지전원 간에 접속되며, 상기 입력 신호에 응답하여 상기 제2 노드를 풀-다운하는 제1 풀-다운 수단; 및
    상기 제1 노드와 상기 제2 노드 간에 접속되어, 상기 제1 노드 신호 및 상기 제2 노드 신호가 서로 다른 지연 시간을 갖도록 하는 저항 수단
    을 포함하여 이루어지는 슈미트 트리거 회로.
  2. 제 1 항에 있어서,
    상기 풀-업 수단은
    피모스트랜지스터인 슈미트 트리거 회로.
  3. 제 1 항에 있어서,
    상기 풀-다운 수단은
    엔모스트랜지스터인 슈미트 트리거 회로.
  4. 제 1 항에 있어서,
    상기 저항 수단은
    게이트로 전원전압을 입력받는 엔모스트랜지스터인 슈미트 트리거 회로.
  5. 제 1 항에 있어서,
    상기 저항 수단은
    게이트로 접지전원을 입력받는 피모스트랜지스터인 슈미트 트리거 회로.
  6. 제 1 항에 있어서,
    상기 저항 수단은
    병렬로 접속되며, 게이트로 접지전원을 입력받는 피모스트랜지스터와 게이트로 전원전압을 입력받는 엔모스트랜지스터인 슈미트 트리거 회로.
  7. 제 1 항에 있어서,
    상기 출력 수단은
    상기 제3 노드의 상승 신호와 상기 제4 노드의 하강 신호에 맞춰 상기 출력 신호의 파형을 생성하는 슈미트 트리거 회로.
  8. 제 7 항에 있어서,
    상기 출력 수단은
    상기 제3 노드 신호와 피드백된 상기 최종 출력 신호를 입력받아 논리합하는 제1 논리 수단; 및
    상기 논리 수단으로부터의 출력과 상기 제4 노드 신호를 입력받아 논리곱하여 상기 출력값을 생성하는 제2 논리 수단
    을 포함하여 이루어지는 R-S 플립플롭인 슈미트 트리거 회로.
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