DE69124010T2

DE69124010T2 - Halbleiterspeicherzelle

Info

Publication number: DE69124010T2
Application number: DE69124010T
Authority: DE
Inventors: Shinsuke Takase; Yutaka Tanaka
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1990-06-08
Filing date: 1991-06-07
Publication date: 1997-05-28
Anticipated expiration: 2011-06-08
Also published as: KR920001520A; EP0460691A2; EP0460691B1; EP0460691A3; US5311464A; JPH0442499A; DE69124010D1; JP2550207B2

Description

Diese Erfindung betrifft eine Halbleiterspeicherzelle, enthaltend:
eine Wortleitung;
ein Paar Bitleitungen, das die Wortleitung kreuzt;
einen ersten Widerstand, von dem eine Seite mit einer Hochenergie-Stromversorgung und die andere Seite mit einem ersten Verbindungsknoten verbunden ist;
einen zweiten Widerstand, von dem eine Seite mit einer Hochenergie-Stromversorgung und die andere Seite mit einem zweiten Verbindungsknoten verbunden ist;
einen ersten Feldeffekttransistor, der zwischen dem ersten Verbindungsknoten und einer Niederenergie-Stromversorgung verbunden ist;
einen zweiten Feldeffekttransistor, der zwischen dem zweiten Verbindungsknoten und der Niederenergie-Stromversorgung verbunden ist;
einen dritten Feldeffekttransistor, der zwischen dem ersten Verbindungsknoten und einem Paar der Bitleitungen verbunden ist und dessen Gate mit der Wortleitung zum Steuern des Betriebs des dtitten Feldeffekttransistors durch Verändern des Potentials der Wortleitung verbunden ist; und
einen vierten Feldeffekttransistor, der zwischen dem zweiten Verbindungsknoten und der anderen von dem Paar Bitleitungen verbunden ist und dessen Gate mit der Wortleitung zum Steuern des Betriebs des vierten Feldeffekttransistors durch Verändern des Potentials der Wortleitung verbunden ist.
Eine derartige Speicherzelle ist in JP-A-55-160 392 beschrieben. Ferner sind derartige Speicherzellen in JP-A-54-146 935 und JP-A-58-094 186 beschrieben.
Ein Gate-Array-Verfahren ist ein Entwurfsverfahren oder eine Entwicklungsmethode für zahlreiche Arten von kundenspezifischen LSI-Schaltungen, die allgemein eingesetzt werden, da dieses Gate-Array-Verfahren eine kurze Entwicklungsperiode aufweist.
Bei dem Gate-Array-Verfahren sind mehrere Grundzellen regulär angeordnet, und diese sind an einem Chip gesichert. Diese Grundzellen werden für den Entwurf zahlreicher Arten von Randomlogik LSI-Schaltungen eingesetzt, um den Entwicklungszeitaufwand zu reduzieren.
Bei dem Gate-Array-Verfahren sind zwei Verfahren zum Entwerfen von Speicherschaltungen bekannt, die allgemein eingesetzt werden.
Bei dem ersten Verfahren werden die Grundzellen unter Einsatz von Maskierungsmustern (die in einer Bibliothek abgespeichert sind) verdrahtet, um zahlreiche Arten von Speicherzellen zu bilden. Die RAM- und ROM-Zellen lassen sich als Speicherzellen mit unterschiedlichen Konfigurationen ausbilden, da die bei dem ersten Verfahren eingesetzten Speicherzellen Speicherzellen vom Typ für einen allgemeinen Zweck sind.
Jedoch sind die erforderlichen Flächen für den RAM-Speicher und den ROM-Speicher auf dem Chip erhöht, da die Konfigurationen der RAM- und der ROM-Zellen platzaufwendig ist und die für den RAM-Speicher und den ROM-Speicher erforderliche Verdrahtung relativ lang ist.
Insbesondere ist es schwierig, eine LSI-Schaltung durch Einsatz des ersten Verfahrens zu entwerfen.
Andererseits sind bei dem zweiten Verfahren spezielle Speicherzellen für unterschiedliche Speicherschaltungen in der Bibliothek gespeichert, und eine Speicherzelle wird unter Einsatz der speziellen Speicherzellen entworfen.
Durch Einsatz des zweiten Verfahrens lassen sich die dem ersten Verfahren innewohnenden Probleme (verschwendete Fläche bei den RAM- und ROM-Zellen) eliminieren. Jedoch sind die speziellen Speicherzellen wie die RAM-Zellen und die ROM- Zellen zu registrieren, da sich die Funktionen der RAM- und der ROM-Zellen unterscheiden.
Weiterhin sind Speicherzellen unterschiedlicher Kapazität für die RAM-Zellen und die ROM-Zellen bei dem zweiten Verfahren zu registrieren. Demnach liegen im Vergleich zum ersten Verfahren mehr Arten von Speicherzellen vor.
Wird eine kundenspezifische LSI-Schaltung mit Speicherschaltungen unter Einsatz des zweiten Verfahrens entworfen, so sind spezielle Speicherzellen für die geforderten Funktionen zu entwerfen oder die Speicherzellen mit derartigen Funktionen sind vorab in einer Bibliothek zu registrieren, so daß die Entwurfskosten erhöht sind.
Eine Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Halbleiterspeicherzelle, die in der Lage ist, Einfachspeicherzellen unterschiedlicher Funktionen zu bilden, beispielsweise einen RAM-Speicher und einen ROM-Speicher.
Gemäß einem Aspekt der Erfindung ist die eingangs definierte Speicherzelle dadurch gekennzeichnet, daß
der erste Feldeffekttransistor vom Anreicherungstyp ist und dessen Gate mit der Niederenergie-Stromversorgung verbunden ist; und
der zweite Feldeffekttransistor vom Verarmungstyp ist und dessen Gate mit der Niederenergie-Stromversorgung verbunden ist.
Gemäß einem weiteren Aspekt der Erfindung ist die eingangs definierte Speicherzelle dadurch gekennzeichnet, daß
das Gate des ersten Feldeffekttransistors mit der Hochenergie-Stromversorgung verbunden ist; und das Gate des zweiten Feldeffekttransistors mit der Niederenergie- Stromversorgung verbunden ist.
Durch die vorliegende Erfindung läßt sich die Entwurfszeitdauer oder die Entwicklungszeitdauer einer Halbleitereinrichtung, beispielsweise einer kundenspezifischen LSI-Schaltung mit Halbleiterspeicherzellen, absenken, und der Umfang der Intergration der Speicherzellen in einer Halbleitereinrichtung läßt sich verbessern.
Die Aufgabe, die Merkmale und Vorteile der vorliegenden Erfindung ergeben sich anhand der nachfolgenden Beschreibung bevorzugter Ausführungsformen im Zusammenhang mit der beiliegenden Zeichnung; es zeigen:
Fig. 1 ein elektrisches Schaltbild einer ersten Konfiguration einer Speicherzelle;
Fig. 2 ein elektrisches Schaltbild einer zweiten Konfiguration einer Speicherzelle;
Fig. 3 ein elektrisches Schaltbild als Konfiguration einer Speicherzelle einer ersten Ausführungsform gemäß der vorliegenden Erfindung;
Fig. 4 ein elektrisches Schaltbild als Konfiguration einer Speicherzelle einer zweiten Ausführungsform gemäß der vorliegenden Erfindung;
Fig. 5 ein Verbundlayout (Musterlayout) der in Fig. 1 gezeigten Speicherzelle;
Fig. 6 ein Verbundlayout (Musterlayout) der Speicherzelle der in Fig. 3 gezeigten Ausführungsform;
Fig. 7 ein anderes Verbundlayout (Musterlayout) der Speicherzelle der in Fig. 3 gezeigten Ausführungsform;
Fig. 8 ein Verbundlayout (Musterlayout) der Speicherzelle der in Fig. 4 gezeigten Ausführungsform;
Fig. 9 ein weiteres Verbundlayout (Musterlayout) der Speicherzelle der in Fig. 4 gezeigten Ausführungsform; und
Fig. 10 ein elektrisches Schaltbild einer Speicherzelle vom Typ mit hoher Widerstandslast.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN

Die bevorzugten Ausführungsformen werden unter Bezug auf die Zeichnung beschrieben.
Fig. 1 zeigt ein elektrisches Schaltbild einer ersten Konfiguration einer Speicherzelle.
Die Speicherzelle ist als ein Bit RAM-Element unter Einsatz einer Speicherzelle vom Typ mit Widerstandslast gebildet, die allgemein als statischer RAM-Speicher eingesetzt wird, und zwar durch ein Master-Slice-Verfahren.
In dem gleichen Schaltbild ist ein großer Widerstand R1 mit einem Feldeffekttransistor (FET) T1 vom Typ mit N- Kanalleitfähigkeit (einem Anreicherungstyp) in Serie zwischen einer Stromversorgung VDD und einer Stromversorgung (Masse) VSS über einen Verbindungsknoten M1 verbunden. Ein großer Widersand R2 ist mit einem Feldeffekttransistor (FET) T2 vom Typ mit N-Kanalleitfähigkeit (vom Anreicherungstyp) in Serie zwischen einer Stromversorgung (VDD) und einer Stromversorgung (Masse) VSS über einen Verbindungsknoten M2 verbunden.
Der Verbindungsknoten M1 ist mit dem Gate von FET2 und mit einer Bitleitung BL über einen FET3-Transistor verbunden, dessen Gate mit einer Wortleitung WL verbunden ist.
Der Verbindungsknoten M2 ist mit dem Gate des FET1-Transitors verbunden, sowie mit einer Bitleitung BL über einen FET4- Transistor, dessen Gate mit einer Wortleitung WL verbunden ist.
Bei der Speicherzelle mit dem oben beschriebenen Aufbau wird der große Widerstand R2 von der Stromversorgung VDD oder der Stromversorgung VSS abgetrennt, um deren Funktion zu unterbrechen.
Nachfolgend wird ein Schreibbetrieb der Speicherzelle der vorliegenden Ausführungsform beschrieben.
Wird die Energieversorgung VDD angschaltet, so gehen der FET3-Transistor und der FET4-Transistor in den deaktivierten Zustand über, da das Potential der Wortleitung WL den L-Pegel annimmt. Anschließend geht das Potential des Verbindungsknotens M1 in den H-Pegel über, dessen Potential dasjenige der Stromversorgung VDD ist.
Gleichzeitig geht der Verbindungsknoten M2 nicht in den H- Pegel über, da da der Verbindungsknoten M2 von der Stromversorgung VDD getrennt ist.
Demnach geht der FET2-Transistor in den aktivierten Zustand über, und der Verbindungsknogen M2 geht in den L-Pegel über, bei dem das Potential mit demjenigen der Energieversorgung (Masse) VSS übereinstimmt.
Demnach wird die Information gemäß einem Bit in der Speicherzelle gespeichert, da der FET1-Transistor in den deaktivierten Zustand übergeht, der Verbindungsknoten M1 den H-Pegel gemäß VDD annimmt und der Verbindungsknoten M2 den L- Pegel gemäß VSS annimmt.
Nun wird ein Auslesebetrieb bei der Speicherzelle der vorliegenden Ausführungsform erläutert.
Geht die Wortleitung WL in den H-Pegel zum Aktivieren des FET3- und FET4-Transistors über, so fließen Ladungen der Bitleitung BL in die Stromversorgung (Masse) VSS über den FET2- und FET4-Transistor, die sich beide im aktiven Zustand befinden), und anschließend nimmt das Potential der Bitleitung BL den abgesenkten Zustand ein. Andererseits verbleibt die Bitleitung BL auf dem hohen Pegel, da der FET1- Transistor sich in dem deaktivierten Zustand befindet. In diesem Fall sind beide Bitleitungen BL und BL auf den hohen Pegel aufgeladen.
Der Wechsel des Potentials bei jeder Bitleitung läßt sich unter Einsatz eines Leseverstärkers detektieren, der beispielsweise mit den Bitleitungen BL und BL verbunden ist.
Demnach läßt sich die Information in der Speicherzelle, wie nachfolgend beschrieben, auslesen.
Geht die Wortleitung WL nach dem Auslesebetrieb der Speicherzelle in den L-Pegel über, so geht der FET3- und der FET4-Transistor in den deaktivierten Zustand über, so daß der Zustand der Verbindungsknoten M1 und M2 nicht verändert ist.
Insbesondere läßt sich die Information in der Speicherzelle nicht verändern.
In diesem Fall gehen dann, wenn die Stromversorgung zu AUS bestimmt ist, die Verbindungsknoten M1 und M2 in den L-Pegel über. Ist jedoch die Stromversorgung zu AN bestimmt, so geht das Potential des auf den H-Pegel geschalteten Verbindungsknoten M1 und das Potential des Verbindungsknotens M2 zu dem L-Pegel in derselben Weise wie oben beschrieben über, so daß sich diese Verbindungsknoten M1 und M2 in dem Zustand halten lassen, der vor dem Abtrennen der Stromversorgung vorliegt.
Insbesondere läßt sich die Information in der Speicherzelle selbst dann aufrecht erhalten, wenn die Stromversorgung zu AUS bestimmt ist, und die Speicherzelle weist die Funktion eines ROM-Speichers auf.
Bei der vorliegenden Ausführungsform läßt sich der ROM- Speicher einfach anhand der Speicherzelle vom Typ mit Widerstandslast als RAM-Speicherzelle ausbilden, die im Stand der Technik allgemein eingesetzt wird.
Bei dieser Ausführungsform ist der große Widerstand R4 von der Stromversorgung VDD abgetrennt, der große Widerstand R1 kann von VDD oder von dem Verbindungsknoten M1 abgetrennt werden, und der große Widerstand R2 kann mit der Stromversorgung VDD und dem Drain des FET2-Transistors verbunden werden. In diesem Fall ist der Betrieb der Speicherzelle im Vergleich zu der Speicherzelle der ersten Ausführungsform umgekehrt, jedoch lassen sich dieselben Wirkungen erzielen.
Die Fig. 2 zeigt ein elektrisches Schaltbild einer zweiten Konfiguration einer Speicherzelle.
Im Vergleich zu der in Fig. 1 gezeigten Speicherzelle besteht der in Fig. 2 gezeigte FET5-Transistor aus einem FET- Transistor vom Verarrnungstyp, und die anderen Elemente stimmen mit denjenigen überein, die in Fig. 1 gezeigt sind.
Selbst wenn der Verbindungsknoten M1 auf dem L-Pegel bei angeschalteter Stromversorgung liegt, geht der FETS- Transistor in den aktiven Zustand über, so daß der Verbindungsknoten M2 den L-Pegel gemäß VSS (Masse) annimmt und der FET1-Transistor den deaktivierten Zustand einnimmt, wenn die Stromversorgung zu AN bestimmt ist.
Hierdurch sind, wie in Fig. 2 gezeigt ist, die Potentiale der Verbindungsknoten M1 und M2 schneller bestimmt, als bei den in Fig. 1 gezeigten Verbindungsknoten M1 und M2.
Die Betriebsgeschwindigkeit der in Fig. 2 gezeigten Speicherzelle läßt sich nach dem Anschalten der Stromversorgung erhöhen.
Die Fig. 3 zeigt ein elektrisches Schaltbild als Konfiguration einer Speicherzelle einer ersten Ausführungsform gemäß der vorliegenden Erfindung.
Im Vergleich zu den Konfigurationen, wie sie in Fig. 1 und 2 gezeigt sind, besteht bei der Speicherzelle der ersten Ausführungsform der FET5-Transistor aus einem FET-Transistor vom Verarmungstyp, der zwischen dem Verbindungsknoten M2 und der Stromversorgung (Masse) VSS vorgesehen ist.
Zudem ist das Gate des FET1-Transistors und des FET5- Transistors mit der Stromversorgung (Masse) VSS verbunden. Hierdurch lassen sich zwei Bit Information in den Verbindungsknoten M1 und M2 speichern.
Bei der Speicherzelle der dritten Ausführungsform mit dem oben beschriebenen Aufbau wird der Verbindungsknoten M1 auf dem H-Pegel gehalten, da sich der FET1-Transistor in dem deaktivierten Zustand halten läßt, während die Energieversorgung zu AN bestimmt ist. Andererseits wird das Potential des Verbindungsknotens M2 auf dem L-Pegel gehalten, da sich der FET5-Transistor in dem aktiven Zustand halten läßt, während die Stromversorgung zu AN bestimmt ist. Demnach lassen sich zwei Bit Information in den Verbindungsknoten M1 und M2 halten.
In diesem Fall geht dann, wenn die Energie zu AUS bestimmt ist, das Potential des Verbindungsknotens M1 in den L-Pegel über. Ist anschließend die Stromversorgung erneut zu AN bestimmt, so kann das Potential an den Verbindungsknoten AN wieder den H-Pegel annehmen.
Wie oben beschrieben, läßt sich wie bei der ersten und zweiten Konfiguration die Speicherzelle der ersten Ausführungsform als nicht flüchtige Speicherzelle betreiben, beispielsweise als ein RAM-Speicher.
Die Fig. 4 zeigt ein elektrisches Schaltbild als Konfiguration einer Speicherzelle einer zweiten Ausführungsform gemäß der vorliegenden Erfindung.
Im Vergleich mit der Speicherzelle der ersten Ausführungsform, die in Fig. 3 gezeigt ist, besteht jeder FET6- und FET7-Transistor aus einem FET-Transistor vom Anreicherungstyp. Jedes Gate des FET6- und des FET7- Transistors ist mit der Stromversorgung VDD oder VSS (Masse) verbunden.
Bei der Speicherzelle mit der oben beschriebenen Konfiguration gehen die Potentiale bei den Verbindungsknoten M1 und M2 in den L-Pegel über, wenn das Gate von dem FET6und dem FET7-Transistor mit der Stromversorgung VDD verbunden ist. Umgekehrt gehen die Potentiale bei den Verbindungsknoten M1 und M2 in den H-Pegel über, wenn das Gate des FET6- und des FET7-Transistors mit der Stromversorgung (Masse) VSS verbunden ist.
Somit kann die Speicherzelle der zweiten Ausführungsform zwei Bit Information in ähnlicher Weise wie die Speicherzelle der ersten Ausführungsform speichern.
Nun werden die tatsächlichen Aufbauschaltbilder der Speicherzelle gemäß der in Fig. 1 bis 4 gezeigten Konfigurationen erläutert.
Die Fig. 5 zeigt ein Verbundlayout (Musterlayout) der Speicherzelle der ersten Ausführungsform, die in Fig. 1 gezeigt ist.
In demselben Schaltbild enthält das Gate des FET3- und des FET4-Transistors und die Worleitung L eine erste Polysiliziumschicht. Diffusionsgebiete in den ersten Polysilisiumschichten des FET3- und des FET4-Transistors sind mit den Bitleitungen BL und BL verbunden, die aus Aluminium bestehen.
Das Gate von jedem FET1- und FET2-Transistor besteht aus der ersten Polysiliziumschicht. Das Sourcegebiet des FET1- und des FET2-Transistors und die Stromversorgung VSS bestehen aus einer Diffusionsschicht.
Ein Draingebiet des FET1-Transistors ist mit dem Verbindungsknoten M1 über ein Verdrahtungsgebiet verbunden, das aus einer zweiten Polysiliziumschicht mit nierigem Widerstand besteht, die mit Dotierungsstoffen wie Verunreingigungen dotiert ist. Das Draingebiet des FET2- Transistors ist mit dem Verbindungsknoten M2 über ein Verdrahtungsgebiet verbunden, das aus einer Diffusionsschicht besteht.
Die großen Widerstände R1 und R2 bestehen aus der zweiten Polysiliziumschicht. Ein anderes Gebiet der Hochwiderstandsgebiete R1 und R2 ist mit Dotierstoffen dotiert, und die Stromversorgung VDD ist auf einer Seite der Widerstände R1 und R2 gebildet, und die Verdrahtungsgebiete werden auf der anderen Seite zum Verbinden der Verbindungsknoten M1 und M2 gebildet.
Bei dem Verbundlayout, das in Fig. 5 gezeigt ist, läßt sich die Speicherzelle der ersten Konfiguration, wie sie in Fig. 1 gezeigt ist, einfach ausgehend von der Grundzelle als RAM- Speicher innerhalb einer kurzen Entwicklungszeit ohne Zunahme der Herstellungskosten bilden, wenn eines der Gebiete gekennzeichnet durch die Buchstaben K1 und K3 bei der zweiten Polysiliziumschicht auf beiden Seiten des hohen Widerstands R1 und der Gebiete gekennzeichnet durch die Buchstaben K2 und K4 bei der zweiten Polysiliziumschicht auf beiden Seiten des hohen Widerstands R2 nicht gebildet ist.
Die Konfiguration der Speicherzelle, wie sie in Fig. 2 gezeigt ist, läßt sich einfach durch Dotieren mit Verunreinigungen in einem Gebiet bilden, das durch ein Bezugskennzeichen IP gekennzeichnet ist, wie in Fig. 5 gezeigt ist. Hierdurch verändert sich der FET2-Transistor in den FET5-Transistor vom Verarmungstyp. Die Dotierung der Verunreinigungen läßt sich betriebsgemäß durch Einsatz eines Master-Slice-Verfahrens durchführen, nach dem Bilden der Polysilizium- und der Aluminiumschichten.
Ahnlich wie die in Fig. 1 gezeigte Speicherzelle läßt sich der ROM-Speicher ausgehend von der Grundzelle des RAM- Speichers bilden.
Der Dotierungsschritt der Verunreinigungen läßt sich im Diffusionsschritt vorsehen, in dem die FET-Transistoren gebildet werden.
Die Fig. 6 zeigt ein Verbundlayout (Musterlayout) der Speicherzelle der ersten Ausführungsform, die in Fig. 3 gezeigt ist.
Bei dem in Fig. 6 gezeigten Verbundlayout sind keine Kontaktlöcher C3 und C4 gebildet, durch die das Gate des FET1- und des FET5-Transistors, bestehend aus der ersten Polysiliziumschicht, mit dem Verbindungsknoen M1 und M2 verbunden sind, und das Gate des FET1- und des FET5- Transistors ist von dem Verbindungsknoten M1 und M2 abgetrennt. Zusätzlich ist dann, wenn die Seite der ersten Polysiliziumschicht an der Seite der Diffusionsschicht der Stromversorgung VSS gebildet ist, anschließend die erste Polysiliziumschicht mit der Diffusionsschicht über die Kontaktlöcher C1 und C2 verbunden.
Demnach läßt sich die Speicherzelle der ersten Ausführungsform, die in den Fig. 3 und 6 gezeigt ist, einfach gemäß dem Vorliegen oder Nichtvorliegen von Kontaktlöchern C1, C2, C3 und C4 bilden.
Die Fig. 7 zeigt ein anderes Verbundlayout (Musterlayout) der Speicherzelle der ersten Ausführungsform, wie in Fig. 3 gezeigt ist. Im Vergleich mit dem Verbundlayout der Speicherzelle der ersten Ausführungsform, die in Fig. 6 gezeigt ist, enthält das Verbundlayout (Musterlayout) ferner Kontaktlöcher C5 und C6, durch die die erste Polysiliziumschicht für das Gate des FET1-Transistors und des FET5-Transistors mit der Stromversorgung (Masse) VSS durch das Master-Slice-Verfahren verbunden ist.
Demnach läßt sich die Speicherzelle als ROM-Speicher einfach in der oben beschriebenen Weise herstellen.
Die Fig. 8 zeigt ein Verbundlayout (Musterlayout) der Speicherzelle der zweiten Ausführungsform, die in Fig. 4 gezeigt ist.
Im Vergleich mit dem Verbundlayout der Speicherzelle der ersten Ausführungsform, das in Fig. 6 gezeigt ist, ist der Seitenabschnitt der ersten Polysiliziumschicht als Gate des FET1-Transistors und des FET5-Transistors zu der zweiten Polysiliziumschicht als Stromversorgung VDD erstreckt. Zusätzlich sind die erste Polysiliziumschicht als Gate des FET1-Transistors und des FET5-Transistors und die Diffusionsschicht als Stromversorgung VSS oder die zweite Polysiliziumschicht als Stromversorgung VDD selektiv mit den Kontaktlöchern C1, C2, C7 und C8 verbunden.
Hierdurch läßt sich, wie in Fig. 4 gezeigt, die Speicherzelle der zweiten Ausführungsform einfach gemäß dem Vorliegen oder Nichtvorliegen der Kontaktlöcher C1, C2, C7 und C8 bilden.
Die Fig. 9 zeigt ein weiteres Verbundlayout (Musterlayout) der Speicherzelle der zweiten Ausführungsform, die in Fig. 4 gezeigt ist. Im Vergleich mit dem Verbundlayout der Speicherzelle, das in Fig. 8 gezeigt ist, ist die erste Polysiliziumschicht als Gate des FET6-Transistors und des FET7-Transistors selektiv mit der Diffusionsschicht als Stromversorgung VSS oder der zweiten Polysiliziumschicht als der Stromversorgung VDD über die Kontaktlöcher C1, C2, C7 und C8 verbunden, die vorab durch Aluminiumverdrahtung mit dem Master-Slice-Verfahren gebildet werden.
Die Speicherzelle der zweiten Ausführungsform läßt sich durch die obige Vorgehensweise einfach bilden.
Wie oben beschrieben, lassen sich die Speicherzellen als ROM- Speicher mit den Verbundlayouts, wie in Fig. 1 bis 4 und den Fig. 5 bis 9 gezeigt, einfach innerhalb einer relativ kurzen Zeitperiode ausgehend von den Grundzellen als RAM-Speicher bilden.
Die Fig. 10 zeigt ein elektrisches Schaltbild einer Speicherzelle vom Typ mit hohem Lastwiderstand.
In dem gleichen Schaltbild unterscheidet sich der Wert des Widerstands R1 von demjenigen des Widerstands R2. Die Differenz der Werte der Widerstände R1 und R2 muß festgelegt werden, ohne daß die Funktionsweise der Speicherzelle als RAM-Speicher verloren geht.
Hierdurch läßt sich der Anfangszustand der Speicherzelle gewährleisten.
Die Differenz zwischen den Werten der Widerstände R1 und R2 kann durch Steuerung der Konzentration der Dotierungsverunreinigungen gebildet werden, da die Widerstände R1 und R2 aus der Polysiliziumschicht bestehen.
Demnach wird zum Beispiel dann, wenn der Wert des Widerstands R1 größer als derjenige des Widerstands R2 ist, die Stromversorgung zu AN bestimmt, der FET1-Transistor in den aktivierten Zustand über, und der FET2-Transistor geht in den deaktivierten Zustand über, der Verbindungsknoten M1 nimmt den L-Pegel an und der Verbindungsknoten M2 geht in den H- Pegel über, da das Potential in dem Verbindungsknoten M1 niedriger wird als dasjenige in dem Verbindungsknoten M2.
Demnach wird dann, wenn die Stromversorgung zu AN bestimmt ist, die in der Speicherzelle gespeicherte Information niemals zerstört, da sich die oben beschriebenen Zustände als Anfangszustände in der Speicherzelle festlegen lassen.
Zahlreiche Modifikationen sind für den mit dem Stand der Technik Vertrauten nach der Lehre der vorliegenden Offenbarung ohne Abweichen von deren Schutzbereich möglich.
Die Bezugszeichen in den Patentansprüchen dienen einem besseren Verständnis und begrezen nicht deren Schutzbereich.

Claims

1. Halbleiterspeicherzelle, enthaltend: eine Wortleitung (WL);

ein Paar Bitleitungen (BL und BL), das die Wortleitung (WL) kreuzt;

einen ersten Widerstand (R1), von dem eine Seite mit einer Hochenergie-Stromversorgung (VDD) und die andere Seite mit einem ersten Verbindungsknoten (M1) verbunden ist;

einen zweiten Widerstand (R2), von dem eine Seite mit einer Hochenergie-Stromversorgung (VDD) und die andere Seite mit einem zweiten Verbindungsknoten (M2) verbunden ist;

einen ersten Feldeffekttransistor (FET1; FET6), der zwischen dem ersten Verbindungsknoten (M1) und einer Niederenergie-Stromversorgung (VSS) verbunden ist;

einen zweiten Feldeffekttransistor (FET5; FET7), der zwischen dem zweiten Verbindungsknoten (M2) und der Niederenergie-Stromversorgung (VSS) verbunden ist;

einen dritten Feldeffekttransistor (FET3), der zwischen dem ersten Verbindungsknoten (M1) und einem Paar der Bitleitungen (B1) verbunden ist und dessen Gate mit der Wortleitung (WL) zum Steuern des Betriebs des dritten Feldeffekttransistors (FET3) durch Verändern des Potentials der Wortleitung (WL) verbunden ist; und

einen vierten Feldeffekttransistor (FET4), der zwischen dem zweiten Verbindungsknoten (M2) und der anderen von dem Paar Bitleitungen (BL) verbunden ist und dessen Gate mit der Wortleitung (WL) zum Steuern des Betriebs des vierten Feldeffekttransistors (FET4) - durch Verändern des Potentials der Wortleitung (WL) verbunden ist,

dadurch gekennzeichnet, daß

der erste Feldeffekttransistor (FET1; FET6) vom Anreicherungstyp ist und dessen Gate mit der Niederenergie-Stromversorgung (VSS) verbunden ist; und

der zweite Feldeffekttransistor (FET5; FET7) vom Verarmungstyp ist und dessen Gate mit der Niederenergie- Stromversorgung (VSS) verbunden ist.

2. Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sich die Schwellwertspannung des ersten Feldeffekttransistors (FET1) von derjenigen des zweiten Feldeffekttransistors (FET2; FET5) unterscheidet.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß sich der Widerstandswert des ersten Widerstands (R1) von demjenigen des zweiten Widerstands (R2) unterscheidet.

4. Halbleiterspeicherzelle, enthaltend: eine Wortleitung (WL);

ein Paar Bitleitungen (BL und BL), das die Wortleitung (WL) kreuzt;

einen zweiten Feldeffekttransistor (FET7), der zwischen dem zweiten Verbindungsknoten (M2) und der Niederenergie-Stromversorgung (VSS) verbunden ist;

einen dritten Feldeffekttransistor (FET3), der zwischen dem ersten Verbindungsknoten (M1) und einem Paar der Bitleitungen (BL) verbunden ist und dessen Gate mit der Wortleitung (WL) zum Steuern des Betriebs des dritten Feldeffekttransistors (FET3) durch Verändern des Potentials der Wortleitung (WL) verbunden ist; und

einen vierten Feldeffekttransistor (FET4), der zwischen dem zweiten Verbindungsknoten (M2) und der anderen von dem Paar Bitleitungen (BL) verbunden ist und dessen Gate mit der Wortleitung (WL) zum Steuern des Betriebs des vierten Feldeffekttransistors (FET4) durch Verändern des Potentials der Wortleitung (WL) verbunden ist,

dadurch gekennzeichnet, daß

das Gate des ersten Feldeffekttransistors (FET6) mit der Hochenergie-Stromversorgung (VDD) verbunden ist; und das Gate des zweiten Feldeffekttransistors (FET7) mit der Niederenergie-Stromversorgung (VSS) verbunden ist.

5. Halbleiterspeicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß sich die Schwellwertspannung des ersten Feldeffekttransistors (FET6) von derjenigen des zweiten Feldeffekttransistors (FET7) unterscheidet.

6. Halbleiterspeicherzelle nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der erste Feldeffekttransistor (FET6) ein Feldeffekttransistor vom Verarmungstyp ist und daß der zweite Feldeffekttransistor (FET7) ein Feldeffekttransistor vom Anreicherungstyp ist.

7. Halbleiterspeicherzelle nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß sich der Widerstandswert des ersten Widerstands (R1) von demjenigen des zweiten Widerstands (R2) unterscheidet.