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Die
Erfindung betrifft in MOS-Technologie ausgeführte statische Speicher mit
wahlfreiem bzw. Direkt-Zugriff (SRAM).
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Wie
bekannt, weist eine herkömmliche SRAM-Speicherzelle
sechs MOS-Transistoren auf, die so angeordnet sind, um zwischen
einem ersten und zweiten Datenknoten einen ersten und zweiten Inverter
zu bilden, die miteinander verbunden sind.
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Jeder
Inverter weist einen PMOS-Transistor in einer Reihenschaltung mit
einem NMOS-Transistor zwischen einer Gleichspannungsversorgungsquelle
und einer Erdungsschaltung auf. Die Gate-Elektroden des PMOS-Transistors
und des NMOS-Transistors jedes Inverters sind miteinander verbunden.
Die gemeinsamen Elektroden zwischen den NMOS- und PMOS-Transistoren
bilden einen Datenknoten.
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Zwei
NMOS-Transistoren stellen die Verbindung der Zelle mit einer Wortleitung
und einer Bitleitung sicher und erlauben somit ein Lesen des Speicherplatzes
oder eine Änderung
des letzteren.
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Solche
Zellen sind in dem Maße
vorteilhaft, wie sie relativ schnell sind. In der Tat entspricht
die Zykluszeit, das heißt
die minimale Zeit zwischen zwei aufeinanderfolgenden Operationen
des Speichers, seien es Lese- oder Schreiboperationen, der Zugriffszeit
auf den Speicher, das heißt,
der Zeit zwischen dem Zeitpunkt, zu welchem die Adresse vorliegt,
und dem Zeitpunkt, zu welchem das gelesene Datum am Ausgang des
Speichers verfügbar
ist.
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Jedoch
ist bei diesem Speichertyp der Speicher permanent, solange die Schaltungen
mit Energie versorgt sind. Mit anderen Worten, die Daten gehen verloren,
wenn der Speicher nicht mehr mit Energie versorgt wird.
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Es
ist also notwendig, diese Speicher mit zusätzlichen nichtflüchtigen
Speichern zu koppeln, an welche die Daten ü bertragen werden, bevor die
Energieversorgung unterbrochen wird.
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Die
US4207615 betrifft die Programmierung von nichtflüchtigen
SRAM-Zellen, die unausgeglichene erste Transistoren haben. Diese
Unausgeglichenheit wird während
der Fertigung erzielt.
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In
Hinblick auf das Vorausgehende ist das Ziel der Erfindung die Bereitstellung
einer SRAM-Speicherzelle, die nichtflüchtig ist, das heißt, die
in der Lage ist, ihren Inhalt dauerhaft zu halten.
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Somit
wird gemäß der Erfindung
eine SRAM-Speicherzelle vorgeschlagen, die einen ersten und zweiten
Inverter aufweist, die zwischen einem ersten und zweiten Datenknoten
miteinander verbunden sind, wobei jeder Inverter komplementäre MOS-Transistoren aufweist,
die in Reihenschaltung zwischen einer Gleichspannungsversorgungsquelle und
einer Erdungsschaltung angeordnet sind.
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Diese
Zelle weist nach einem allgemeinen Merkmal Einrichtungen zum Programmieren
der MOS-Transistoren auf, die geeignet sind, um nach der Programmierung
eine irreversible Degradation einer Gateoxidschicht zumindest eines
Teils der Transistoren hervorzurufen.
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Es
ist also festgestellt worden, daß eine solche Degradation eine Änderung
der Eigenschaften der Transistoren verursacht, die einen Abfall
des Drainstroms zur Folge hat, der bis ungefähr 30% betragen kann. Eine
solche Degradation wird dann verwendet, um Informationen für eine Dauer,
die bis zu etwa zehn Jahre betragen kann, zu speichern.
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Nach
einem anderen Merkmal dieser Zelle weist jeder Inverter einen ersten
PMOS-Transistor und einen zweiten NMOS-Transistor auf, die in Serie zwischen
der Versorgungsquelle und der Erdungsschaltung angeordnet sind,
wobei die Datenknoten jeweils zwischen den zwei NMOS- und PMOS-Transistoren
der Inverter gebildet sind.
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Nach
einem weiteren Merkmal der erfindungsgemäßen SRAM-Speicherzelle ist der degradierte MOS-Transistor
ein Transistor mit einer dünnen
Gateoxidschicht, der auch unter der Bezeichnung GO1-Transistor bekannt
ist.
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Nach
der Programmierung ist die Oxidschicht zumindest lokal degradiert,
so daß beim
Lesen der Zelle eine Änderung
des von dem Transistor ausgegebenen Stroms erzielt wird.
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Nach
einer Ausführungsform
weisen die Programmierungseinrichtungen für jeden Inverter einen Programmierungstransistor
auf, der zwischen einer Programmierungssteuerleitung und den Transistoren des
Inverters angeschlossen ist.
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Diese
Programmierungseinrichtungen weisen also beispielsweise einen NMOS-Transistor
auf, der die selektive Verbindung der Gate-Elektrode eines zu degradierenden
Transistors mit einer Programmierungsspannungsquelle sicherstellt,
die einen Spannungspegel bereitstellt, der in der Lage ist, gemeinsam
mit der Gleichspannungsversorgungsquelle, die mit der Drain-Elektrode dieses
Transistors verbunden ist, eine Degradation der Gateoxidschicht des
Transistors hervorzurufen, wobei der Programmierungstransistor von
der Programmierungssteuerleitung gesteuert wird.
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Ferner
weist gemäß einem
anderen Merkmal diese Zelle Einrichtungen auf, um nach der Programmierung
den Betrieb der Zelle als SRAM-Speicher zu bewirken.
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Diese
Einrichtungen können
in Form von NMOS-Transistoren ausgeführt sein, die die Verbindung
der Inverter miteinander sicherstellen, wobei diese Transistoren
an einer Leitung zur Steuerung des Betriebs der Zelle als SRAM-Speicher
angeschlossen sind.
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Die
Drain- und die Source-Elektrode jedes dieser NMOS-Transistoren sind
jeweils mit der Gate-Elektrode der Transistoren eines der Inverter verbunden.
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Andere
Ziele, Merkmale und Vorteile der Erfindung zeigen sich beim Lesen
der nun folgenden Beschreibung, die einzig und allein als Beispiel
und nicht als Einschränkung
gegeben ist und mit Bezug auf die Zeichnungen abgefaßt ist:
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1 zeigt
schematisch die Struktur einer nichtflüchtigen statischen SRAM-Speicherzelle
gemäß der Erfindung;
und
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2 zeigt
eine Entwicklung von Steuersignalen, die an der Zelle von 1 anliegen.
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In 1 ist
die allgemeine Struktur einer erfindungsgemäßen nichtflüchtigen SRAM-Zelle gezeigt,
die mit dem allgemeinen Bezugszeichen 10 bezeichnet ist.
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Wie
in dieser Figur zu sehen ist, ist diese SRAM-Speicherzelle ausgehend von einer Struktur eines
SRAM-Speicherplatzes 12,
der eine herkömmliche
Verhaltensweise hat, realisiert, und auf eine Weise ergänzt, um
zu erlauben, bei der Programmierung der Zelle 10 eine Degradation
von Transistoren die am Aufbau des Speicherplatzes 12 beteiligt
sind, hervorzurufen, um eine irreversible Degradation dieser Transistoren
hervorzurufen, derart, daß diese eine
Verringerung des Stroms, der von diesen Transistoren beim Lesen
ausgegeben wird, und eine Verringerung der Schwellenspannung hervorruft.
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Wie
in dieser 1 zu sehen ist, weist der SRAM-Speicherplatz 12 eine
Anordnung von zwei miteinander verbundenen Invertern 14 und 16 auf.
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Insbesondere
weist jeder Inverter 14 und 16 eine Serienanordnung
eines ersten PMOS-Transistors, 18 bzw. 18', und eines
zweiten NMOS-Transistors, 20 bzw. 20' auf, die in
Serienschaltung zwischen einer Gleichspannungsversorgungsquelle
VDD und einer Erdungsschaltung 22 angeordnet
sind.
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Die
Transistoren sind so angeordnet, daß die Drain-Elektrode jedes ersten PMOS-Transistors 18 bzw. 18' mit der Versorgungsquelle
VDD verbunden ist und ihre Source-Elektroden
mit der Drain-Elektrode D der zweiten NMOS-Transistoren 20 und 20' des gleichen
Inverters und mit der Gate-Elektrode G des zweiten NMOS-Transistors 20 des
anderen Inverters verbunden sind.
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Zwei
zusätzliche
Transistoren 24 und 26, die den Zugriff auf die
Datenknoten N1 und N2 der SRAM-Speicherzelle erlauben, die an der
Verbindungsstelle des ersten und zweiten Transistors 18, 18' und 20 und 20' jedes Inverters 14 und 16 gebildet sind,
werden von einer Wortleitung gesteuert, um ein gespeichertes Bit
zu den Bitleitungen BL und BL B zu übertragen.
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Zum
Programmieren der SRAM-Zelle 10 ist diese mit Programmierungstransistoren 28 und 30 versehen,
die NMOS-Transistoren aufweisen, die in Serienschaltung zwischen
den Gate-Elektroden G der ersten PMOS-Transistoren 18, 18' der Inverter 14 und 16 angeordnet
sind.
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Diese
Transistoren 28 und 30 werden von einer Programmierungssteuerleitung
PROG gesteuert, wobei die Gate-Elektrode jedes dieser Transistoren mit
dieser Steuerleitung PROG verbunden ist. Ferner sind die Drain-
und die Source-Elektrode dieser Steuertransistoren jeweils mit einer
zweiten Gleichspannungsversorgungsquelle VREF verbunden,
die vorgesehen ist, um die Gate-Elektrode der ersten Transistoren 18 auf
einen Pegel zu heben, der eine Degradation des Gateoxids erlaubt.
Gleichfalls ist die von der ersten Gleichspannungsversorgungsquelle
bereitgestellte Spannung VDD so gewählt, um
zwischen der Source- und der Drain-Elektrode dieser Transistoren
eine Spannung VDS zu erzeugen, die geeignet ist,
um eine Degradation der Gateoxidschicht dieser Transistoren hervorzurufen.
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Für die Realisierung
der ersten Transistoren 18, 18' jedes Inverters 14 und 16 werden
MOS-Transistoren eines Typs mit dünnem Gateoxid verwendet, die
auch unter der Bezeichnung "MOS-GO1-Transistor" bekannt sind. Alle
anderen Transistoren sind Transistoren mit dickem Oxid, um nicht
von dem Programmierungsstreß beeinträchtigt zu
werden.
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Um
mit solchen Transistoren eine Degradation der Gateoxidschicht hervorzurufen,
wird beispielsweise eine Spannung VDD in
der Größenordnung
von 3,3 Volt und eine Spannung VREF in der
Größenordnung
von 2 Volt verwendet. Unter diesen Bedingungen wird eine lokale
Degradation der Gateoxidschicht an der Seite der Drainzone dieser
Transistoren erzeugt, wobei die Degradation einen Abfall der Schwellenspannung
dieser Transistoren sowie einen Abfall des Drainstroms verursacht.
Ein solcher Stromabfall kann einen Wert von 30% erreichen, abhängig von
den Lesebedingungen. Beispielsweise wird für eine Gatespannung von 1,2
Volt und eine Drainspannung von 1,2 Volt eine Verringerung des Stroms
um 22% erreicht. Eine Verringerung des Stroms um 30% wird für eine Gatespannung
von 1,2 Volt und eine Drainspannung von 0,1 Volt erreicht.
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Schließlich ist
in 1 zu sehen, daß die ersten und zweiten Transistoren 18 und 20 jedes
Inverters über
zusätzliche
NMOS-Transistoren 32 und 34 miteinander verbunden
sind, die so angeordnet sind, daß ihre Gate-Elektrode G an
einer Leitung SRAM zur Steuerung des Betriebs der Zelle als SRAM-Speicher angeschlossen
ist und daß ihre Drain-
und Source-Elektrode
jeweils mit der Gate-Elektrode der ersten und zweiten Transistoren 18 und 20 verbunden
sind. Somit bewirkt ein hoher Pegel auf dieser Steuerleitung SRAM,
daß die Gate-Elektroden G der
Transistoren der Inverter 14 und 16 miteinander
verbunden werden.
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Mit
Bezug auf 2 wird nun die Entwicklung der
Spannungspegel beschrieben, die an den Leitungen VDD,
VREF, PROG und SRAM verfügbar sind.
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Wie
oben erwähnt,
befindet sich bei einem Zyklus I des Betriebs der Zelle 10 als
SRAM-Speicher die an der Leitung SRAM verfügbare Spannung auf einem hohen
Pegel, beispielsweise in der Größenordnung
von 1,2 Volt. Die Spannungspegel an den Leitungen VREF und
PROG befinden sich auf einem niedrigen Pegel und die von der ersten
Spannungsversorgungsquelle ausgegebene Spannung VDD befindet
sich auf einem niedrigen Pegel, beispielsweise 1,2 Volt.
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Um
einen Zyklus zur Eingabe einer zu programmierenden Eingabe auszuführen, wird
diese Eingabe "DATA" an den Bitleitungen
BL und BL B angeordnet, das heißt
(0-1) oder (1-0). Dann geht die Wortleitung WL in den hohen Zustand,
um den Speicherplatz zu positionieren. Die Wortleitung WL geht daraufhin
in den niedrigen Zustand. Die Bitleitungen BL und BL B können anschließend den
Zustand ändern,
um die anderen Zellen zu beschreiben, die an den gleichen Bitleitungen
angeordnet sind.
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Um
die Programmierung der Zelle auszulösen, wird die Spannung an der
Leitung SRAM zurückgesetzt
und die von den Leitungen PROG und VREF bereitgestellte
Spannung wird auf einen Pegel in der Größenordnung von 1 Volt, beispielsweise
1,2 Volt für
die Spannung an der Leitung PROG und 1 Volt für die Leitung VREF,
angehoben (Zyklus II). Um die eigentliche Programmierung vorzunehmen
(Zyklus III), werden schließlich
die Spannung an der Leitung PROG und die von der ersten Versorgungsquelle
bereitgestellte Spannung VDD auf einen Pegel
von 3,3 Volt angehoben. Was die von der zweiten Spannungsversorgungs quelle
bereitgestellte Spannung VREF betrifft,
so wird diese beispielsweise auf einen Pegel von 2,2 Volt geregelt.
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Solche
Spannungspegel verursachen, wie oben erwähnt, eine irreversible Degradation
der Transistoren 18 und 18', welche für die Speicherung einer Information
für eine
Dauer, die bis zu zehn Jahren betragen kann, verwendet werden kann.
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Beim
Setzen unter Spannung sind die Knoten N1 und N2 auf 0 V. Abhängig von
der zuvor programmierten Eingabe liefert einer der MOS-Transistoren 18 oder 18' weniger Strom
als der andere MOS 18' oder 18.
Beim Anstieg der Versorgung initialisiert sich der Knoten N2 auf
1 und N1 auf 0 V oder N2 auf 0 V und N1 auf 1. Beim Lesen sind die
Bitleitung WL und das Signal PROG auf 0. Das Signal SRAM muß vor dem
Anstieg von VDD auf 1 sein. Zuletzt wird
das Datum an den Bitleitungen BL und BLB angeordnet.
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Zum
Schluß ist
anzumerken, daß die
Transistoren 28 und 30 der Programmierungseinrichtungen
durch Dioden oder als Dioden geschaltete Transistoren ersetzt werden
können.