DE4014228A1 - Schreib-lese-speicher - Google Patents

Description

Die Erfindung betrifft allgemein Speicher, insbesondere einen statischen Schreib-Lese-Speicher mit wahlfreiem Zu­ griff (statischer RAM).

Einer der Grundbausteine eines Mikroprozessors oder ähn­ lichen datenverarbeitenden Rechners ist der Schreib-Lese- Speicher mit wahlfreiem Zugriff (RAM). In einem RAM werden Daten in einer Vielzahl von Adreßplätzen als einer von zwei gesonderten logischen Pegeln, nämlich als logische 1 oder logische 0, gespeichert. Ein logisches Signal kann aus jedem Adreßplatz ausgelesen werden, indem der Platz, aus dem das gespeicherte Signal ausgelesen wird, adressiert wird. Auch kann ein neues logisches Signal in jeden ausge­ wählten Adreßplatz eingeschrieben werden durch Anwendung eines ähnlichen Adressiervorgangs, bei dem der gewünschte Adreßplatz ausgewählt wird, in den das neue logische Signal einzuschreiben ist, um das vorher an diesem Platz gespei­ cherte logische Signal zu ersetzen.

Zwei Arten von RAM werden allgemein verwendet. Die eine Art ist der dynamische RAM. Bei einem typischen dynamischen RAM umfaßt jeder Adreßplatz eine Speicherzelle, die aus einem einzelnen MOS-Transistor und einem damit gekoppelten Kon­ densator besteht. Die Ab- oder Anwesenheit einer Ladung am Kondensator bezeichnet eine gespeicherte logische 0 bzw. logische 1. Während eines Lesevorgangs wird die Ladung am Kondensator durch den Transistor, auf den zugegriffen wird, durch die Spaltenleitung verteilt, an die die Zelle ange­ schlossen ist. Die Spaltenleitung ist mit einem Lesever­ stärker gekoppelt, der typischerweise außerdem an eine Blindzelle gekoppelt ist und ein verstärktes Signal auf der Grundlage des Datensignals auf der Spaltenleitung erzeugt. Da die Ladung am Kondensator im Lauf der Zeit abklingt, müssen die Oaten in Speicherzellen des dynamischen RAM periodisch aufgefrischt werden. Dazu verwenden dynamische RAMs relativ komplexe Auffrischungs-und zugehörige Takt­ schaltkreise.

Der andere konventionelle RAM-Typ ist der statische RAM, in dem die Information durch die Spannungspegel an zwei Daten­ knoten in einem Flipflop oder Signalspeicher dargestellt ist. Der Signalspeicher ist über Zugriffstransistoren mit den Spalten- oder Bitleitungen gekoppelt, die ihrerseits mit einem Leseverstärker gekoppelt sind. Da die in einem Signalspeicher gespeicherte Information nicht abklingt, wird bei einem statischen RAM keine gesonderte Auffri­ schungsschaltung benötigt. Typischerweise benötigt die kon­ ventionelle statische RAM-Speicherzelle wenigstens sechs MOS-Transistoren gegenüber dem einen MOS-Transistor und Kondensator, die normalerweise in der Speicherzelle eines dynamischen RAMs verwendet werden.

Wegen ihrer oben beschriebenen jeweiligen Speicherzellen­ auslegungen haben statische und dynamische RAMs diverse wesentliche Vorteile und Nachteile relativ zueinander. Dynamische RAMs, die nur einen einzigen MOS-Transistor und Kondensator zur Bildung einer Speicherzelle benötigen, bieten eine höhere Dichte, da sie gegenüber statischen RAMs weniger Platz, typischerweise 1/10, zur Herstellung brau­ chen und auch pro gespeichertem Informationsbit weniger kosten. Da sie aufgefrischt werden müssen, müssen dynami­ sche RAMs jedoch einen externen Takt- und Auffrischungsbe­ trieb anwenden. Somit brauchen dynamische RAMs relativ komplexe periphere Schaltkreise und komplexe Taktschalt­ kreise und arbeiten daher typischerweise mit einer niedri­ geren Zugriffszeit als statische RAMs. Dagegen sind stati­ sche RAMs leichter zu verwenden, da sie keinen externen Takt- und Auffrischungsbetrieb benötigen und schnellere Zugriffszeiten haben. Ihre Nachteile gegenüber dynamischen RAMs sind die geringere Dichte und die höheren Kosten pro Bit.

Diese Situation besteht seit vielen Jahren. Trotz ihrer niedrigeren Betriebsgeschwindigkeiten werden dynamische RAMs wegen ihrer höheren Dichte und niedrigeren Kosten häufiger eingesetzt als statische RAMs. In den meisten Fällen, in denen ein Schreib-Lese-Speicher benötigt wird, werden daher statische RAMs trotz ihrer inhärenten höheren Betriebsgeschwindigkeit von Mikroprozessor-Designern nicht gewählt, und zwar wegen ihrer relativ niedrigeren Dichte und der höheren Kosten.

Viele Fachleute auf dem Gebiet der Speicherkonstruktion haben bereits versucht, einige der Vorteile von dynamischen RAMs in einem statischen RAM zu realisieren. Beispiele dieser Anstrengungen sind in den folgenden Veröffentlichun­ gen beschrieben: "A 256K CMOS SRAM with Internal Refresh" von S. Hanamura et al; Proceedings of the 1987 IEEE Inter­ national Solid-State Circuits Conference, S.250; "Static RAMs" von Schuster et al, Proceedings of the 1984 IEEE International Solid-State Circuits Conference, S. 226; "A 30-µA Data Retention Pseudostatic RAM with Virtually Static RAM Mode" von Sawada et al, IEEE Journal of Solid State Circuits, vol.23, Nr. 1, Feb. 1988; "1-Mbit Virtually Static RAM", Nogami et al, IEEE Journal of Solid-State Circuits, vol. sc-21, Nr. 5, Okt. 1988; und "A 288K CMOS Pseudostatic RAM" von Kawamoto et al, IEEE Journal of Solid-State Circuits, vol. sc-18, Nr. 5, Okt. 1984.

Diese Situation wurde allgemein akzeptiert, solange der Mikroprozessor mit relativ niedrigen Geschwindigkeiten arbeitete. Neue Mikroprozessor-Konstruktionen wie etwa der Intel 80386 haben jedoch zu einem Bedarf für Speicher mit höheren Geschwindigkeiten, insbesonders als Cache-Speicher, geführt. Bei einem Versuch, diese Forderung für Speicher mit höherer Geschwindigkeit zu erfüllen, wurde ein stati­ scher RAM mit einem Mikroprozessor als Cache-Speicher in Verbindung mit einem dynamischen RAM verwendet. Der Zweck dieser Konstruktion war es, die höhere Betriebsgeschwindig­ keit des statischen RAMs zu nutzen und gleichzeitig den dynamischen RAM wegen seiner höheren Dichte und der niedri­ geren Kosten zu verwenden. Dieser kombinierte Einsatz eines statischen und eines dynamischen RAMs erhöht jedoch die Komplexität des Gesamtsystems in bezug auf die Adressierung und Steuerung der beiden verwendeten RAM-Typen.

Aufgabe der Erfindung ist daher die Bereitstellung einer statischen RAM-Speicherzelle, die weniger Transistoren be­ nötigt und daher auf einer kleineren Fläche herstellbar ist. Dabei soll allgemein eine Speicherzelle für einen statischen RAM angegeben werden, der im Hinblick auf Dichte und Kosten besser mit bestehenden dynamischen RAMs ver­ gleichbar ist, jedoch mit höherer Geschwindigkeit als be­ stehende dynamische RAMs arbeitet, so daß der Einsatz des schnelleren statischen RAMs in Anwendungsfällen ermöglicht wird, in denen bisher billigere dynamische RAMs mit höherer Dichte verwendet wurden.

Zur Lösung dieser Aufgabe sieht die Erfindung eine Spei­ cherzelle für einen statischen RAM vor, die nur vier MOS­ Transistoren gegenüber den bisher typischerweise sechs MOS- Transistoren in bekannten statischen RAM-Speicherzellen benötigt. Zwei Transistoren sind dabei als kreuzweise ge­ koppelte Flipflops geschaltet und wirken als Stromsenke- Transistoren. Die beiden anderen Transistoren wirken als Lastwiderstände im Informationsauffrischungsbetrieb und als Durchlaßtransistoren im Lese- oder Schreibbetrieb. Die Ver­ stärkung der beiden letztgenannten Transistoren ist niedri­ ger als die der Stromsenke-Transistoren. Der Betrieb der Zelle im Auffrischungs- und im Schreib-Lese-Modus wird von einem jeweils verschiedenen Pegel einer Steuer- oder Wort­ leitungsspannung gesteuert, die an die Steueranschlüsse der beiden Transistoren mit niedrigerer Verstärkung angelegt wird.

Im Lesebetrieb sind die Stromsenke-Transistoren über die Durchlaßtransistoren mit den Daten- oder Bitleitungen ge­ koppelt. Je nach der in der Zelle gespeicherten Information wird die Spannung auf einer der Bitleitungen in bezug auf die Spannung auf der anderen Bitleitung niedrig. Diese Spannungsdifferenz wird in einem Leseverstärker erfaßt und bezeichnet die Information an der Zelle, auf die zugegrif­ fen wird.

Im Schreibbetrieb werden zusätzlich zu der Anhebung der Wortleitung auf ihren höheren Pegel die an die Bitleitungen gekoppelten Transistoren so betrieben, daß sie die Spannung auf der einen Bitleitung in Abhängigkeit davon, ob eine logische 1 oder 0 in die Speicherzelle eingeschrieben wird, nach unten ziehen.

Im Auffrischungsbetrieb hat die an die Wortleitung angeleg­ te Spannung ihren niedrigeren Pegel, so daß die oberen Transistoren in der Speicherzelle als Lastwiderstände für die Zelle anstatt als Durchlaßtransistoren wie im Schreib­ oder Lesebetrieb wirken. Wenn nach einer früheren Auffri­ schung ein gewisses Abklingen der Spannung der Datenknoten der Speicherzelle infolge von Leckströmen aufgetreten ist, erfolgt eine Regenerierung oder Auffrischung der Datenkno­ tenspannungen auf die gewünschten Pegel für die beiden lo­ gischen Pegel 1 und 0. Die Größe der mit den Bitleitungen gekoppelten Transistoren ist so gewählt, daß ein Schreib­ betrieb nicht ungewollt in einer Zelle stattfinden kann, die gerade aufgefrischt wird.

Die Erfindung ist im folgenden anhand von Ausführungsbei­ spielen näher erläutert. Es zeigen:

Fig. 1 ein schematisches Blockdiagramm einer bei­ spielsweisen Speicherchip-Organisation;

Fig. 2 ein schematisches Schaltbild einer konventio­ nellen statischen RAM-Speicherzelle;

Fig. 3 ein schematisches Schaltbild einer statischen RAM-Speicherzelle gemäß einem Ausführungsbei­ spiel der Erfindung;

Fig. 4 Signalverläufe von bei Auffrischungs- und Leseoperationen in der Speicherzelle von Fig. 3 verwendeten Signalen;

Fig. 5 Signalverläufe von bei einer Schreiboperation in der Speicherzelle von Fig. 3 verwendeten Signalen;

Fig. 6a bis 6c schematische Darstellungen von Wortleitungs­ adreß- und Auffrischungsdecodern und eines Wortleitungstreiberkreises, die für die Reali­ sierung der Schreib-Lese- und Auffrischungs­ operationen in der statischen RAM-Speicher­ zelle nach der Erfindung verwendet werden können;

Fig. 7 eine schematische Darstellung eines Wortlei­ tungs-Bezugsgebers, der bei der Implementie­ rung der statischen RAM-Speicherzelle nach der Erfindung Anwendung finden kann;

Fig. 8 eine schematische Darstellung eines Ausfüh­ rungsbeispiels eines Datenleitungstreibers, der für die Implementierung der statischen RAM-Speicherzelle nach der Erfindung anwendbar ist; und

Fig. 9 eine schematische Darstellung eines Ausfüh­ rungsbeispiels eines Datenleitungs-Bezugsge­ bers, der für die Implementierung der stati­ schen RAM-Speicherzelle nach der Erfindung anwendbar ist.

Fig. 1 zeigt einen repräsentativen 16K-RAM des Typs, bei dem die Speicherzelle nach der Erfindung vorteilhaft an­ wendbar ist. Die gezeigte Speicherkonfiguration ist zum Zweck der einfacheren Erläuterung als mit jeweils einem Bit zu einem Zeitpunkt erreichbar dargestellt. Der Speicher könnte beispielsweise eine andere Anzahl Speicherzellen, typischerweise 32K, 64K oder mehr, aufweisen und kann an­ stelle der gezeigten quadratischen Form Rechteckform haben. Ferner ist zu beachten, daß der Speicher von Fig. 1 sowohl mit dynamischen RAMs als auch mit EPROMs verwendbar ist, daß er aber hier in bezug auf einen verbesserten statischen RAM dargestellt ist, der den Gegenstand der Erfindung bil­ det.

Der Speicher von Fig. 1 hat eine Vielzahl Bits, die in einer Matrix aus 128 Zeilen mal 128 Spalten angeordnet sind, wobei jedes Bit ein gespeichertes Bit einer binären Information entweder als logische 1 oder logische 0 dar­ stellt. Die Wortleitungsadreßsignale, die den 128 Wortlei­ tungen Wn (W1-W128) zugeführt werden, die die vertikalen Spalten oder Bits adressieren, werden in einem Wortlei­ tungsdecoder- und -treiberkreis 10 erzeugt. Letzterer ar­ beitet aufgrund der logischen Pegel einer 7-Bit-Wortlei­ tungsadresse, die seinem Eingang zugeführt wird, und er­ zeugt eines von 128 positiv werdenden Wortleitungssignalen, die der Spalte der ausgewählten Bitadresse entsprechen. Ebenso wird eine von 128 horizontalen Datenleitungen Dn (D1-D128) durch das positiv werdende Ausgangssignal der 128 Ausgangssignale Sn (S1-S128) ausgewählt, die von einem Da­ tenleitungsdecoder-und -auswahlkreis 20 erzeugt werden. Datenanauswahltransistoren Qn (Q1-Q128) sind jeweils zwi­ schen eine gemeinsame Datenleitung D und die 128 Zeilenlei­ tungen des Speichers geschaltet. Die Gates der Transistoren Q1-Q128 sind jeweils mit den Ausgängen des Datenleitungs­ auswahlkreises 20 gekoppelt. Das positiv werdende Sn-Signal schaltet seinen zugeordneten NMOS-Datenauswahltransistor Qn ein. Nur eine der Datenleitungen D1-D128 wird ausgewählt; d.h. zu einem Zeitpunkt wird jeweils nur ein ausgegebenes Decodersignal Sn positiv entsprechend der 7-Bit-Datenlei­ tungsadresse, die dem Eingang des Decoderkreises 20 zuge­ führt ist.

Die ausgewählten oder positiven Wortleitungs-Wn- und Daten­ leitungs-Dn-Signale bilden die Adresse, d.h. Reihe und Spalte des ausgewählten Bits, das am Schnittpunkt der aus­ gewählten vertikalen Wortleitung und horizontalen Daten- - leitung liegt. Die Datenleitungen Dn von Fig. 1 sind zwar der Einfachheit halber als Einzelleitungen dargestellt, es ist aber üblich, ein Paar von komplementären Datenleitungen zu jedem Bit zu haben. Bei einer solchen Konfiguration ist für jede Datenleitung anstelle des einzigen Datentransi­ stors, der im Speicher von Fig. 1 gezeigt ist, ein Paar von NMOS-Datenauswahltransistoren vorgesehen.

Das adressierte Datenbit ist mit der gemeinsamen Leitung D gekoppelt, die mit dem Eingang eines Leseverstärkers 12 verbunden ist. Der Ausgang des Leseverstärkers wird dem Eingang eines Ausgabepuffers 14 zugeführt, dessen Ausgang mit einem Datenausgabe-Dämpfungsglied 16 gekoppelt ist. Die gemeinsame Datenleitung D ist ferner mit der Source eines NMOS-Schreibtransistors N5 verbunden, dessen Drain mit dem Ausgang eines Dateneingabepuffers 18 gekoppelt ist. Der Eingang des Puffers 18 ist mit einem Dateneingabe-Dämp­ fungsglied 22 gekoppelt. Das Gate des Transistors N5 emp­ fängt das Schreibsignal.

Während der Durchführung eines Schreibvorgangs im Speicher von Fig. 1 wird eine Wortleitung Wn auf den Hochpegel ge­ trieben, einer der NMOS-Datenauswahltransistoren Qn wird ausgewählt, d.h. eingeschaltet, und die im ausgewählten Bit gespeicherte Information wird dem Leseverstärker 12 zugeführt, von dem die ausgelesene Information durch den Ausgabepuffer 14 geleitet wird und eine typischerweise große externe Kapazität ansteuert.

Während eines Schreibvorgangs wird eine Wortleitung Wn, die der Spalte oder dem Bit entspricht, in das die neue Infor­ mation einzuschreiben ist, auf den Hochpegel getrieben, der Transistor N5 wird durch ein Schreibsignal eingeschaltet, das den Hochpegel annimmt, und einer der ausgewählten Durchlaßtransistoren Qn für die Reihe des Bits, in das die neue Information einzuschreiben ist, wird eingeschaltet. Die Information vom Eingabepuffer 18 wird dann durch den Transistor N5 und den ausgewählten Durchlaßtransistor Qn zum ausgewählten Bit durchgelassen, wodurch das ausgewählte Bit mit einem starken logischen 1-oder 0-Signal angesteuert wird.

Wie erwähnt, kann jedes Bit im Speicher von Fig. 1 ein sta­ tischer oder ein dynamischer RAM sein. Ein typischer be­ kannter statischer RAM, wie er in Fig. 2 gezeigt ist, um­ faßt sechs MOS-Transistoren, zwei NMOS-Pull-down-Transi­ storen Tr1 und Tr3, zwei PMOS-Pull-up-Transistoren T2 und T4 und zwei NMOS-Zugriffstransistoren T5 und T6. Wie Fig. 2 zeigt, sind die Gates der Transistoren T1 und T2 ebenso wie die Gates der Transistoren T3 und T4 zusammengeschaltet. Die Sources der Transistoren T2 und T4 sind mit einer posi­ tiven Spannungsquelle von z.B. +5 V gekoppelt, und ihre Drains sind jeweils mit den Sources der Transistoren T1 und T3 und mit dem Gate des anderen PMOS-Transistors gekoppelt. Die Sources der Transistoren T1 und T3 sind mit Erde ver­ bunden.

Komplementäre Datenspeicher-Knotenpunkte d und d sind an den gemeinsamen Verbindungsstellen der Drains des NMOS- Transistors T3 und des PMOS-Transistors T4 sowie des NMOS- Transistors T1 und des PMOS-Transistors T2 ausgebildet. Diese Datenknotenpunkte sind außerdem jeweils mit den Drains der beiden NMOS-Zugriffstransistoren T5 und T6 ge­ koppelt. Die Gates der Transistoren T5 und T6 sind mit einer Wortleitung Wn und ihre Sources sind jeweils mit den abgeglichenen Daten- oder Bitleitungen D und D verbunden, die über Datenauswahltransistoren mit den Eingängen eines Leseverstärkers (in Fig. 2 nicht gezeigt) gekoppelt sind. Wegen der Notwendigkeit für die sechs MOS-Elemente und einen Kondensator benötigt der konventionelle statische RAM gemäß Fig. 2 mehr Fläche und kann daher nicht annähernd die Dichte eines dynamischen RAMs haben. Zweck der vorliegenden Erfindung ist die Schaffung einer statischen RAM-Speicher­ zelle, die weniger MOS-Elemente benötigt und daher mit grö­ ßerer Dichte herstellbar ist, die besser mit derjenigen eines dynamischen RAMs vergleichbar ist.

Wie Fig. 3 zeigt, ist daher die statische RAM-Zelle 30 des Ausführungsbeispiels als kreuzweise gekoppeltes Flipflop oder Signalspeicher ausgebildet und aus vier NMOS-Transi­ storen N1, N2, N3 und N4 aufgebaut. Insbesondere sind dabei, wie Fig. 3 zeigt, die Drains der Transistoren N1 und N2 jeweils mit den Gates der Transistoren N4 und N3 gekop­ pelt, und ihre Sources sind jeweils mit den komplementären Datenleitungen Dn und Dn verbunden. Die Drains der Transi­ storen N3 und N4 sind ferner jeweils mit den Sources der Transistoren N1 und N2 gekoppelt, und die Sources der Tran­ sistoren N3 und N4 sind beide mit Erde verbunden. Die Gates der Transistoren N1 und N2 sind jeweils mit der Wortleitung W gekoppelt, die das Wortleitungssignal Wn vom Wortlei­ tungsdecoder- und -treiberkreis (10 in Fig. 1) empfängt. Die in der Zelle gespeicherte Information ist durch das Signal am Knotenpunkt d und dessen logisches Komplement am Knotenpunkt d dargestellt.

Die Datenleitungen Dn und Dn sind jeweils durch die Source- Drain-Strecken von Signaldurchlaß-NMOS-Elementen N5 und N6 mit Datenleitungen D und D verbunden. Die Gates der Ele­ mente N5 und N6 empfangen jeweils das Datenleitungs-Aus­ wahlsignal Sn vom Datenleitungsauswahlkreis (20 in Fig. 1). Die Spaltenleitungen Dn und Dn sind ferner mit den Drains von PMOS-Transistoren P1 bzw. P2 gekoppelt. Die Sources der Transistoren P1 und P2 sind jeweils mit einer Spannungsver­ sorgung von +5 V verbunden, und ihre Gates sind jeweils geerdet, so daß sie immer eingeschaltet sind.

Das Verhältnis Breite/Länge (W/L) der Transistoren N1 und N2 in der statischen RAM-Speicherzelle von Fig. 3 ist be­ vorzugt das gleiche und bevorzugt in der Größenordnung von einem fünftel des Verhältnisses der Transistoren N3 und N4, die ebenfalls bevorzugt gleich sind. Infolge dieser relati­ ven Dimension dieser Transistoren ist der Einschaltwider­ stand der Transistoren N1 und N2 bevorzugt fünfmal größer als der der Transistoren N3 und N4. Wenn also das Wortlei­ tungssignal hoch ist, werden die Transistoren N1 und N2 eingeschaltet, so daß das Bit oder die Zelle 30 als ein kreuzweise gekoppelte Flipflop anzusehen ist, wobei die Transistoren N1 und N2 Lastwiderstände für die positiven Potentiale auf den Datenleitungen Dn und Dn sind.

Die Datenleitungen D und D sind mit dem Ausgang eines Da­ tenleitungstreibers 40 und auch mit dem Eingang eines Dif­ ferenz-Leseverstärkers 50 gekoppelt. Der Datenleitungstrei­ ber 40 empfängt ein Eingangssignal von einem Dateneingabe­ puffer (18 in Fig. 1) und das Schreibsignal. Das Ausgangs­ signal des Leseverstärkers 50 wird einem Datenausgabepuffer (14 in Fig. 1) zugeführt.

Vorteilhaft ist das W/L-Verhältnis der Transistoren P1 und P2 so gewählt, daß der Widerstand jedes Transistors im Ein­ schaltzustand niedriger als der Einschaltwiderstand der reihengeschalteten Transistoren N1 und N3 und der Transi­ storen N2 und N4 ist. Selbst wenn also ein Bit eingeschal­ tet wird, wenn seine Wortleitung Wn positiv (hoch) wird, können die Datenleitungen Dn und Dn nicht sehr weit herun­ tergezogen werden, bevorzugt um nicht mehr als 2 V unter 5 V, und zwar wegen ihrer Verbindung durch die Transistoren P1 und P2 mit der Spannungsquelle von +5 V. Die PMOS-Tran­ sistoren P1 und P2 sind ständig eingeschaltet und haben die Funktion, die Datenleitungen Dn und Dn auf +5 V zu ziehen, wenn kein Zugriff oder keine Adressierung des Bits durch das Positivwerden seiner Wortleitung Wn stattfindet.

Wenn kein Zugriff auf die Zelle 30 stattfindet (im tatsäch­ lichen Speicherbetrieb befindet sich eine Zelle normaler­ weise nicht im Zugriffszustand), hat die Wortleitung Wn 0 V, und die Transistoren N1 und N2 sind ausgeschaltet. Ob eine logische 0 oder eine logische 1 in der Zelle gespei­ chert ist, ist durch die Spannungswerte an den Knotenpunk­ ten d und d bestimmt. Es sei beispielsweise angenommen, daß eine 1 gespeichert ist, wenn der Knotenpunkt d eine hohe Spannung über einer Schwellenspannung Vtn eines NMOS-Tran­ sistors und der Knotenpunkt d 0 V hat; und daß 0 gespei­ chert ist, wenn d hoch und d bei 0 V ist. Bei niedriger Wortleitung Wn wäre jeder dieser beiden Zustände mit Aus­ nahme von Leckströmen stabil, denn wenn der eine Knoten­ punkt d oder d hoch und der jeweils andere niedrig ist, kann der die hohe Spannung aufweisende Knotenpunkt nur durch Drainleckstrom entladen werden, und der die niedri­ gere Spannung aufweisende Knotenpunkt ist bereits vollstän­ dig auf 0 V entladen. Wegen der durch diesen Leckstrom be­ wirkten Verluste muß die statische RAM-Zelle 30 periodisch aufgefrischt werden, damit die gespeicherte Information erhalten bleibt. Die gemäß der Erfindung vorgesehene Auf­ frischung der Speicherzelle wird später noch erläutert.

Der Betrieb der statischen RAM-Speicherzelle gemäß dem Aus­ führungsbeispiel von Fig. 3 wird nachstehend unter Bezug­ nahme auf die Signalverlaufsdiagramme der Fig. 4 und 5 be­ schrieben, wobei die Durchführung einer Lese-, einer Auf­ frischungs- und einer Schreiboperation erläutert wird.

LESEBETRIEB

Im Lesebetrieb erhält die Wortleitung Wn (Fig. 4) einen Impuls von 0 V auf +5 V. Wenn z.B. am Datenknotenpunkt d eine 1 gespeichert ist (eine positive Spannung, die höher als die Schwellenspannung Vtn des NMOS-Elements N3 ist) und am Datenknotenpunkt d eine 0 gespeichert ist (0 V), dann trachtet die Spannung auf der Datenleitung Dn danach (Fig. 4), niedrig zu werden, und die Datenleitung Dn bleibt auf +5 V (Fig. 4). Die Signale auf den Datenleitungen Dn und Dn einer Reihe werden von dem Datenleitungswähler 20 ausge­ wählt und zum Differenz-Leseverstärker 50 weitergeleitet, der die Differenz zwischen den Datenleitungen Dn und Dn auf einen vollen Logikhub verstärkt. Wenn beispielsweise die Spannung auf der Datenleitung Dn niedriger als diejenige auf der Datenleitung Dn ist, ist das Ausgangssignal des Leseverstärkers 50 0 V, und wenn die Spannung auf der Da­ tenleitung Dn niedriger als diejenige auf der Datenleitung Dn wäre, wäre das Ausgangssignal des Leseverstärkers +5 V. Die Knotenpunkte d und d sind zwar in Fig. 4 als sich wäh­ rend des Lesevorgangs ändernd gezeigt, aber das Signal am Knotenpunkt d ist gleich 0 V vor und nach dem Lesevorgang, obwohl es während des Lesevorgangs eine gewisse Störung enthält, und das Signal am Knotenpunkt d positiver als Vtn vor und nach dem Lesevorgang, obwohl in der Amplitude des Signals am Knotenpunkt d eine permanente Anhebung vorhanden ist.

AUFFRISCHUNGSBETRIEB

Bei einem Auffrischungsvorgang erhält, wie Fig. 4 zeigt, die Wortleitung Wn einen Impuls von nur ca. +2,5 V anstatt +5 V. Der Schaltkreis zur Lieferung der verschiedenen Wort­ leitungspegel zum Lesen und Auffrischen wird später noch unter Bezugnahme auf Fig. 6 erläutert. Vor dem Auftreten dieses Auffrischungsimpulses liegt der Knotenpunkt d bei 0 V, und der Knotenpunkt d ist durch Leckstrom auf etwas über 1 V abgefallen. Der Auffrischungsimpuls auf der Wort­ leitung Wn schaltet die Transistoren N1 und N2 als Last­ transistoren ein und macht die Speicherzelle zu einem kreuzweise gekoppelten Flipflop, das den Knotenpunkt d höher auf nahezu 2 V zieht. Wegen der verringerten Ampli­ tude der Wortleitung Wn schalten die Transistoren N1 und N2 nicht bei einem so niedrigen Widerstand ein, wie dies beim Lesen der Fall war, und die Spannung auf der Datenleitung Dn wird nicht so weit heruntergezogen. Wenn, wie Fig. 3 zeigt, eine statische RAM-Speicherzelle auf derselben Bit­ leitung ausgelesen wird, während eine andere statische RAM- Speicherzelle gerade aufgefrischt wird, werden die gleichen Datenleitungen Dn und Dn wie bei einem Lesevorgang genützt. Fig. 4 zeigt die Signalverläufe, die beim Betrieb der Spei­ cherzelle von Fig. 3 und ihrer zugehörigen Schaltkreise zur Anwendung kommen, wenn die Information, die in der gerade in Auffrischung befindlichen Speicherzelle gespeichert ist, derjenigen in der Speicherzelle, aus der Daten gerade aus­ gelesen werden, entgegengesetzt ist, was der ungünstigste Fall ist. Wie aus der rechten Seite von Fig. 4 zu sehen ist, ist in diesem Fall das Signal auf der Datenleitung Dn immer noch kleiner als dasjenige auf der Datenleitung Dn, so daß die richtige Differenz zwischen diesen Datenleitun­ gen dem Eingang des Leseverstärkers zugeführt wird, so daß am Ausgang desselben das richtige Signal erzeugt wird.

Es ist somit ersichtlich, daß ein Auffrischungsvorgang kei­ ne merkliche Auswirkung auf einen Lesevorgang hat, oder mit anderen Worten, daß bei der statischen RAM-Speicherzelle nach der Erfindung die Datenauffrischung in bezug auf das Lesen deutlich erkennbar ist. Ferner ist zu beachten, daß zu jedem gegebenen Zeitpunkt jeweils nur eine andere Zelle aufgefrischt wird unter Nutzung derselben Datenleitungen Dn und Dn wie eine gerade im Lesezustand befindliche Speicher­ zelle. Infolgedessen ist die Auswirkung der Auffrischung auf einen Lesevorgang niemals größer, als oben beschrieben wurde und aus den Signalverläufen von Fig. 4 ersichtlich ist.

SCHREIBBETRIEB

Bei einem Schreibvorgang erhält, wie Fig. 5 zeigt, die Wortleitung Wn einen Impuls von vollen +5 V. Gleichzeitig macht der Datenleitungstreiberkreis 40 die gemeinsame Da­ tenleitung D oder D niedrig. Beispielsweise ist die Daten­ leitung D niedrig, wenn eine 0 einzuschreiben ist, und die Datenleitung D ist niedrig, wenn eine 1 einzuschreiben ist. Die auf Niedrigpegel getriebene Datenleitung D oder D ist mit einer ausgewählten Datenleitung Dn oder Dn über Ele­ mente N5 bzw. N6 verbunden, die die Datenleitung Dn oder Dn herunterziehen. Der Reihenwiderstand der Transistoren N5 oder N6 und der Datenleitungstreiber-Ausgangswiderstand müssen hinreichend niedrig sein, um die Datenleitungen Dn oder Dn gegen die Transistoren P1 und P2, die danach trach­ ten, die Datenleitungen auf Hochpegel zu halten, herunter­ zuziehen. Fig. 5 zeigt den Zustand des verwendeten Signals, wobei der Knotenpunkt d anfangs 0 V und der Knotenpunkt d Hochpegel hat, wobei das Auslesesignal von Fig. 5 erzeugt wird. Während eines Schreibvorgangs wird die Datenleitung Dn heruntergezogen zum Schreiben einer 0 in den Knotenpunkt d, und die Datenleitung Dn wird hoch gelassen zum Schreiben einer 1 in den Knotenpunkt d, wodurch der Zustand des Bits geändert wird. Nachdem der Zustand des Bits so geändert wurde, bezeichnet ein anschließender Lesevorgang in der Speicherzelle eine Umkehrung der Signale auf den Datenlei­ tungen Dn und Dn.

Wie Fig. 5 zeigt, wird die Datenleitung Dn auf nur ca. 2 V und nicht auf 0 V heruntergezogen, was bedeutet, daß bei gleichzeitigem Auffrischen einer anderen Zelle auf densel­ ben Datenleitungen Dn und Dn die Gate-Source-Spannungen der Transistoren N1 und N2 nicht ausreichend hoch sind, um diese Transistoren einzuschalten und einen Schreibvorgang in dieser Speicherzelle zu ermöglichen. Die Gate-Source- Spannung ist dabei 2,5 V minus 2,0 V oder 0,5 V. Somit ist ersichtlich, daß eine Auffrischung auch in bezug auf das Einschreiben deutlich erkennbar ist; d.h. das Schreiben eines neuen Datenpegels in die Speicherzelle kann während der Auffrischung dieser Zelle nicht stattfinden; die Auf­ frischung wird also nicht nachteilig beeinflußt.

Nachdem vorstehend die Organisation und die Funktionsweise der neuen statischen RAM-Speicherzelle erläutert wurden, werden unter Bezugnahme auf die Fig. 6-9 bevorzugte Ausfüh­ rungsformen von Schaltkreisen erläutert, die vorteilhaft bei der Implementierung des Betriebs der Speicherzelle ein­ setzbar sind.

Fig. 6 zeigt die Wortleitungsdecoder (Fig. 6a und 6b), die jeweils Adreß- und Auffrischungssteuersignale an einen Wortleitungstreiber 10 (Fig. 6c) liefern. Bei einem stati­ schen 16K-RAM, wie er hier beispielsweise erläutert wird, werden die sieben Adreßbits auf sieben Adreßleitungen einem Adreßdecoder 100 zugeführt, der je nach den logischen Pe­ geln der sieben Adreßbits eine seiner Ausgangsadreßleitun­ gen An (A1-A128) auswählt, so daß diese niedrig wird (z.B. 0 V) während die übrigen 127 Adreßleitungen hoch (z.B. +5 V) bleiben.

Für einen Auffrischungsvorgang durchlaufen sieben Auffri­ schungsbits einen 7-Bit-Auffrischungszähler 110, der nach­ einander ein 7-Bit-Ausgangssignal durch sämtliche 128 mög­ lichen logischen Kombinationen erzeugt. Das 7-Bit-Ausgangs­ signal des Auffrischungszählers 110 wird einem 128-Bit-De­ coder 120 zugeführt, der je nach den logischen Pegeln der seinem Eingang vom Auffrischungszähler 110 zugeführten sieben Auffrischungsbits eines seiner 128 Bits Rn (R1-R128) auswählt und niedrig macht, z.B. auf 0 V, während die übrigen nichtausgewählten Bits hoch bleiben (z.B. auf +5 V).

Die ausgewählten Adreß- und Auffrischungssignale An und Rn werden beide einem Wortleitungstreiberkreis, etwa dem Trei­ berkreis 10 von Fig. 6c, zugeführt, wobei natürlich ein derartiger Kreis für jede der 128 Spalten eines statischen 16K-RAM vorgesehen ist. Wie Fig. 6c zeigt, hat der Wort­ leitungstreiberkreis zwei PMOS-Transistoren P3 und P3, deren Sources gemeinsam an eine +5 V-Spannungsquelle ange­ schlossen sind. Das Gate des Transistors P3 empfängt das Adreßsignal An vom Decoder von Fig. 6a, und das Gate des Transistors P4 empfängt das Auffrischungssignal Rn vom De­ coder von Fig. 6b.

Die Drains der Transistoren P3 und P4 sind ebenfalls ge­ meinsam an einen Ausgangsknotenpunkt 130 angeschlossen, an dem das Wortleitungssignal Wn erzeugt wird. Der Knotenpunkt 130 ist ferner mit der Source eines NMOS-Transistors N7 gekoppelt, dessen Gate ebenfalls das Adreßsignal An emp­ fängt. Der Drain des NMOS-Transistors N7 ist mit der Source eines weiteren NMOS-Transistors N8 verbunden, dessen Drain mit Erde verbunden ist. Das Gate des Transistors N8 emp­ fängt eine Bezugs-Gleichspannung RW von ca. 2,5 V, die je­ dem der 128 Wortleitungstreiberkreise von einem Bezugsgeber zugeführt wird, der unter Bezugnahme auf Fig. 7 noch erläu­ tert wird.

Wenn ein Wortleitungstreiberkreis ein ausgewähltes Adreß­ signal An (niedrig oder 0 V) und ein hohes (+5 V) Bezugs­ signal RW empfängt, ist der Transistor P3 eingeschaltet, die Transistoren P4 und N7 sind ausgeschaltet, und der Transistor N8 ist eingeschaltet. Das Signal Wn am Knoten­ punkt 130 ist somit durch die Source-Drain-Strecke des Transistors P3 durchgeschaltet und steigt auf +5 V. Dieser Vorgang findet für einen Lese- und für einen Schreibvorgang statt.

Für einen Auffrischungsvorgang ist das ausgewählts Auffri­ schungssignal Rn, wie oben erläutert, niedrig oder auf 0 V. Das niedrige Signal Rn schaltet den Transistor P4 ein, wo­ gegen das nichtausgewählte hohe Signal An (+5 V) am Gate des Transistors N7 diesen einschaltet. In diesem Zustand bildet der Widerstand der eingeschalteten Elemente, der Transistoren P4 sowie N7 und N8 in Reihe zwischen der +5-V- Spannungsquelle und Erde einen Spannungsteiler Infolgedes­ sen steigt bei einem Auffrischungsvorgang das Wortleitungs­ signal Wn am Knotenpunkt 130 nicht auf +5 V, sondern steigt nur auf ca. 2-2,5 V aufgrund des Betriebs dieses Spannungs­ teilers.

Der in Fig. 7 gezeigte Bezugssignalgeber erzeugt das Be­ zugssignal RW, das im 8etrieb des Wortleitungstreiberkrei­ ses von Fig. 6c verwendet wird. Wie Fig. 7 zeigt, ist in dem Strichlinienblock ein CMOS-Differenzverstärker 140 vor­ gesehen. Der Differenzverstärker 140 hat zwei Zweige, deren einer den PMOS-Transistor P7 und den NMOS-Transistor N13 umfaßt, während der andere den PMOS-Transistor P8 und den NMOS-Transistdor N14 umfaßt. Die Gates der Transistoren P7 und P8 sind zusammengeschaltet und mit der Source des Tran­ sistors N13 verbunden. Die Drains der Transistoren N13 und N14 sind mit Erde verbunden, und die Sources der Transi­ storen P7 und P8 sind mit einer +V-Spannungsquelle verbun­ den. Die Source des Transistors N14 ist mit dem Drain des Transistors P8 und einem Ausgangsknotenpunkt 150 verbunden.

Der Differenzverstärker 140 empfängt komplementäre Eingänge In und In und erzeugt das Bezugssignal RW an seinem Aus­ gangsknotenpunkt 150, der die gleiche Phase wie der Eingang In hat und zum Eingang In phasenverschoben ist. Der Eingang In wird an einem Knotenpunkt 160 erhalten, der am gemein­ samen Verbindungspunkt des Drains des PMOS-Transistors P5 und des Drains des NMOS-Transistors N10 gebildet ist. Die Source des Transistors P5 ist mit einer +V-Versorgungslei­ tung gekoppelt. Das Gate des Transistors P5 ist mit Erde verbunden, das Gate des Transistors N10 empfängt die posi­ tive Speisespannung +V, und seine Source ist mit der Source des NMOS-Transistors N9 gekoppelt. Der Drain des Transi­ stors N9 ist mit Erde verbunden, und sein Gate ist mit dem Ausgangsknotenpunkt 150 gekoppelt.

Ebenso wird der komplementäre Eingang In an einem Knoten­ punkt 170 erzeugt, der am gemeinsamen Verbindungspunkt zwi­ schen den Drains eines PMOS-Transistors P6 und eines NMOS- Transistors N12 gebildet ist. Die Source des Transistors P6 ist mit der +V-Leitung und sein Gate mit Erde verbunden. Die Source des Transistors N12 ist sowohl mit dem Drain als auch mit dem Gate eines NMOS-Transistors N11 verbunden, dessen Source mit Erde verbunden ist. Der Eingang In am Knotenpunkt 170 ist mit einer Bezugsspannung gekoppelt, die von dem aus den Transistoren P6, N12 und N11 bestehenden Spannungsteiler abgeleitet ist. Die W/L-Verhältnisse der Transistoren N11 und N12 sind gegenüber demjenigen des Transistors P6 groß, so daß der Spannungspegel des Eingangs In höher als zwei NMOS-Schwellenspannungen oder typischer­ weise zwischen 2,0 und 2,5 V ist.

Der Eingang In wird am Knotenpunkt 150 vom Spannungsteiler abgeleitet, der aus dem PMOS-Transistor P5 und den NMOS- Transistoren N10 und N9 besteht. Dieser Spannungsteiler ist vorteilhaft eng an den Teil des Wortleitungstreibers (Fig. 6c) aus den Transistoren P4, N7 und N8 angepaßt. In dem Schaltkreis von Fig. 7 ist der Transistor P5 vorteilhaft identisch mit dem Transistor P4 im Schaltkreis von Fig. 6c und ist ständig eingeschaltet. Ebenso ist der Transistor N9 in Fig. 9 vorteilhaft mit dem Transistor N8 der Schaltung von Fig. 6c identisch, und der Transistor N10 in Fig. 3 ist vorteilhaft mit dem Transistor N7 der Schaltung von Fig. 6c identisch. Der Transistor N10 ist ständig leitfähig, d. h., eingeschaltet, da sein Gate mit der positiven Spannungs­ quelle +V gekoppelt ist.

Im Betrieb des Schaltkreises von Fig. 7 wird das Ausgangs­ signal des Differenzverstärkers 140, das Bezugssignal RW am Ausgangsknotenpunkt 150, durch eine Rückkopplungsstrecke (Transistoren N9, N10 und P5) zum Eingangsknotenpunkt 160 gezogen, dem das Eingangssignal In zugeführt wird. Der Dif­ ferenzverstärker 140 versucht, sein Ausgangssignal zu ändern, um seine beiden Eingänge In und In gleich zu ma­ chen, aber da der Verstärkungsfaktor des Differenzverstär­ kers 140 nicht sehr hoch ist, sind die Pegel der Eingänge In und In nicht vollkommen gleich, sie sind allerdings aus­ reichend weit aneinander angenähert.

Diese Ausgangsspannung, die das dem Gate des Transistors N8 im Wortleitungstreiberkreis von Fig. 6c zugeführte Bezugs­ signal RW ist, hat einen geeigneten Pegel, um sicherzustel­ len, daß beim Anlegen des Bezugssignals RW an das Gate des Transistors P4 in dem Schaltkreis von Fig. 6c der Ausgang dieses Schaltkreises, die Wortleitung Wn, in der gewünsch­ ten Weise zwischen 2 und 2,5 V liegt. Der Schaltkreis von Fig. 7, der die Bezugsspannung RW erzeugt, folgt daher Än­ derungen in jedem NMOS- oder PMOS-Transistor der Schaltung, die z.B. aufgrund von Prozeßänderungen oder Änderungen der Speisespannung oder Temperatur auftreten können, und ist von diesen Änderungen unabhängig. Der Effekt dieser Schal­ tungsanordnung ist, daß der Pegel der Wortleitung Wn wäh­ rend des Auffrischens (wenn Rn niedrig ist) immer in der gewünschten Weise geringfügig höher als zwei NMOS-Schwel­ lenspannungen ist.

Der Datenleitungstreiberkreis 40 (Fig. 1), der die beiden komplementären Signale auf den komplementären Datenleitun­ gen D und D erzeugt und für den Betrieb der statischen RAM- Speicherzelle von Fig. 3 verwendet wird, ist in Fig. 8 ge­ zeigt. Dort empfängt der Schaltkreis eine Bezugs-Eingangs­ spannung RD, die den gemeinsamen Source-Drain-Kreisen der Transistoren P9, N17 und P10, N19 zugeführt wird. Ein wei­ terer Eingang zum Schaltkreis, nämlich das Dateneingangs­ signal I, wird einem Eingang eines NAND-Glieds 172 und durch ein Nichtglied 174 einem Eingang eines zweiten NAND- Glieds 176 zugeführt. Das Schreibsignal wird den anderen Eingängen der NAND-Glieder 172 und 176 zugeführt.

Das Ausgangssignal des NAND-Glieds 172 wird den Gates des PMOS-Transistors P9 und eines NMOS-Transistors N18 und über ein Nichtglied 178 dem Gate des NMOS-Transistors N17 zuge­ führt. Das Ausgangssignal des NAND-Gliedd 176 wird den Gates des PMOS-Transistors P10 und eines NMOS-Transistors N20 und durch ein Nichtglied 180 dem Gate des NMOS-Transi­ stors N19 zugeführt.

Die Source des Transistors N18 ist mit dem gemeinsamen Source-Drain-Anschluß der Transistoren P9, N17 und mit dem Gate eines Endstufentransistors N15 verbunden. Der Drain des Transistors N18 ist mit Erde verbunden. Ebenso ist der Drain des Transistors N20 mit dem Source-Drain-Anschluß der Transistoren P10, N19 und dem Gate eines Endstufen-NMOS- Transistors N16 verbunden. Die Sources der Transistoren N15 und N16 sind mit Erde verbunden, und ihre Drains liefern jeweils die Datenleitungsausgangssignale D und D.

Wenn im Betrieb der Schaltung von Fig. 8 das Schreibsignal niedrig ist, sind beide Signale an den Gates der Transi­ storen N15 und N16 niedrig (0 V). Wenn das Schreib-und das I-Signal beide hoch sind, wird die Bezugsspannung RD an das Gate des Transistors N15 angelegt, während 0 V dem Gate des Transistors N16 zugeführt wird. Wenn das Schreibsignal hoch und das I-Signal niedrig ist, wird die Bezugsspannung RD dem Gate des Transistors N16 zugeführt, und dem Gate des Transistors N15 wird 0 V zugeführt. Wenn einer der Transi­ storen N15 oder N16 durch das Anlegen des Bezugssignals RD an sein Gate leitfähig gemacht wird, wird er mit einem ge­ regelten Widerstand eingeschaltet, der ausreicht, um sicherzustellen, daß die Datenleitungen D und D und damit die Datenleitungen Dn und Dn (Fig. 3), je nach Fall, nicht auf 0 V, sondern nur auf ca. 1,5-2,0 V heruntergezogen wer­ den.

Fig. 9 zeigt einen Schaltkreis zur Erzeugung der Bezugs­ spannung RD, die im Datenleitungstreiberkreis von Fig. 8 verwendet wird. Der Schaltkreis von Fig. 9 hat einen Dif­ ferenzverstärker 190 innerhalb des in Strichlinien bezeich­ neten Blocks. Der Verstärker 190 hat einen Zweig mit einem PMOS-Transistor P13 und einem NMOS-Transistor N24 und einen zweiten Zweig mit einem PMOS-Transistor P14 und einem NMOS- Transistor N25. Die Bezugsspannung RD wird an einem Aus­ gangsknotenpunkt 200 des gemeinsamen Verbindungspunkts der Drains der Transistoren P14 und N25 erzeugt.

Ein In-Signal wird an einem Knotenpunkt 210 von einem Span­ nungsteiler abgeleitet, der einen PMOS-Transistor P11 und NMOS-Transistoren N21 und N22 umfaßt, die in Reihe zwischen die +V-Spannungsquelle und Erde geschaltet sind. Das Gate des Transistors P11 ist geerdet, das Gate des Transistors 21 empfängt die +V-Speisespannung und ist somit immer ein­ geschaltet, und das Gate des Transistors N22 ist mit dem Knotenpunkt 200 gekoppelt und empfängt das Ausgangssignal RD des Differenzverstärkers. Ebenso wird das In-Signal an einem Knotenpunkt 220 eines Spannungsteilers abgeleitet, der einen PMOS-Transistor P12 und einen NMOS-Transistor N23 aufweist, die zwischen die +V-Speiseleitung und Erde ge­ schaltet sind.

Die Größe des Transistors P11 ist gleich derjenigen der Transistoren P1 und P2 (Fig. 3), die Größe des Transistors N21 ist gleich derjenigen der Transistoren N5 und N6 (Fig. 3), und die Größe des Transistors N22 ist gleich derjenigen der Transistoren N15 und N16 (Fig. 8). Ferner ist das W/L- Verhältnis des Transistors N23 größer als das des Transi­ stors P12, so daß das In-Signal typischerweise 1,5 V hat und damit geringfügig über einer NMOS-Schwellenspannung liegt.

Im Betrieb des Schaltkreises von Fig. 9 trachtet der Dif­ ferenzverstärker 190 danach, sein Ausgangssignal, nämlich das Bezugs-Treibersignal RD, so einzustellen, daß die Pegel der Signale In und In gleich werden. Infolgedessen folgt der Pegel des Bezugs-Treibersignals RD sämtlichen Änderun­ gen von Verarbeitungs- und Betriebsparametern, so daß auto­ matisch ein Bezugssignal von ca. 1,5 V erzeugt wird.

Es ist zu beachten, daß eine statische RAM-Speicherzelle, die nur vier MOS-Transistoren gegenüber den sechs MOS-Ele­ menten einer typischen statischen RAM-Speicherzelle benö­ tigt, als nur NMOS-Transistoren aufweisend beschrieben wur­ de; dies ist für die Implementierung der Erfindung jedoch nicht notwendig, obwohl die vier MOS-Transistoren, die die neue statische RAM-Speicherzelle bilden, bevorzugt vom gleichen Leitfähigkeitstyp sind. Ferner ist es selbstver­ ständlich, daß die zum Betrieb der statischen RAM-Speicher­ zelle beschriebenen Ansteuer- und Adreßschaltkreise sowie Schaltungseinzelheiten der statischen RAM-Speicherzelle ebenfalls modifizierbar sind.

Claims (14)

1. Schreib-Lese-Speicher mit einer Wortleitung (Wn) und komplementären Datenleitungen (Dn, Dn) sowie einer Spei­ cherzelle (30), wobei die Speicherzelle (30) komplementäre Datenknotenpunkte zur Speicherung von Datensignalen mit einem von zwei Pegeln aufweist und die Datensignale an den Datenknotenpunkten periodisch aufzufrischen sind, so daß sie ihre gewünschten Werte behalten, dadurch gekennzeichnet, daß die Speicherzelle (30) umfaßt:
einen ersten und einen zweiten MOS-Transistor (N1, N2) deren jeweils einer Ausgang mit einer der Datenleitungen und deren jeweils anderer Ausgang mit einem Datenknoten­ punkt (d, d) und deren Steueranschluß mit der Wortleitung (Wn) verbunden ist,
einen dritten und einen vierten MOS-Transistor (N3, N4), deren jeweils einer Ausgang mit einem der Datenknotenpunkte (d, d) und deren Steueranschluß mit dem jeweils anderen Datenknotenpunkt verbunden ist,
wobei ferner Einrichtungen (10) vorgesehen sind zum Anlegen eines einen ersten Pegel aufweisenden ersten Steuersignals an die Wortleitung während eines Lese- oder Schreibvorgangs und zum Anlegen eines zweiten Steuersignals mit einem niedrigeren Pegel als das erste Steuersignals während eines Auffrischungsvorgangs, wobei das Signal mit niedrigerem Pegel den ersten und den zweiten Transistor (N1, N2) auf einen höheren Einschaltwiderstand als das erste Steuersi­ gnal mit höherem Pegel einschaltet.

2. Schreib-Lese-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstände des ersten und des zweiten Transistors (N1, N2) im wesentlichen gleich und die Widerstände des dritten und des vierten Transistors (N3, N4) im wesentli­ chen gleich sind.

3. Schreib-Lese-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstände des ersten und des zweiten Transistors (N1, N2) größer als diejenigen des dritten und des vierten Transistors (N3, N4) sind.

4. Schreib-Lese-Speicher nach Anspruch 3, dadurch gekennzeichnet, daß der Widerstand des ersten und des zweiten Transistors (N1, N2) fünfmal größer als derjenige des dritten und des vierten Transistors (N3, N4) ist.

5. Schreib-Lese-Speicher nach Anspruch 4, gekennzeichnet durch einen fünften und einen sechsten Transistor (N5, N6), die jeweils einen mit einer Datenleitung (Dn, Dn) gekoppelten Ausgangsanschluß haben.

6. Schreib-Lese-Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die Widerstände des fünften und des sechsten Transi­ stors (N5, N6) jeweils kleiner als die kombinierten Reihen­ widerstände des ersten und dritten (N1, N3) bzw. des zwei­ ten und vierten (N2, N4) Transistors sind.

7. Schreib-Lese-Speicher nach Anspruch 6, dadurch gekennzeichnet, daß der erste bis vierte Transistor (N1-N4) sämtlich vom ersten Leitfähigkeitstyp sind.

8. Schreib-Lese-Speicher nach Anspruch 7, dadurch gekennzeichnet, daß der fünfte und der sechste Transistor (N5, N6) jeweils vom zweiten Leitfähigkeitstyp sind.

9. Schreib-Lese-Speicher nach Anspruch 8, dadurch gekennzeichnet, daß der erste bis vierte Transistor (N1-N4) NMOS-Transi­ storen und der fünfte und sechste Transistor (N5, N6) PMOS-Transistoren sind.

10. Schreib-Lese-Speicher nach Anspruch 1, gekennzeichnet durch einen fünften und einen sechsten Transistor (N5, N6), die jeweils einen mit einer Datenleitung (Dn, Dn) gekoppelten Ausgangsanschluß haben.

11. Schreib-Lese-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstände des fünften und des sechsten Transi­ stors (N5, N6) jeweils kleiner als die kombinierten Rei­ henwiderstände des ersten und dritten Transistors (N1, N3) bzw. des zweiten und vierten Transistors (N2, N4) sind.

12. Schreib-Lese-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der erste bis vierte Transistor (N1-N4) samtlich vom ersten Leitfähigkeitstyp sind.

13. Schreib-Lese-Speicher nach Anspruch 2, dadurch gekennzeichnet, daß der fünfte und der sechste Transistor (N5, N6) jeweils vom zweiten Leitfähigkeitstyp sind.

14. Schreib-Lese-Speicher nach Anspruch 3, dadurch gekennzeichnet, daß der erste bis vierte Transistor (N1-N4) NMOS-Transi­ storen und der fünfte und sechste Transistor (N5, N6) PMOS-Transistoren sind.