DE3876902T2

DE3876902T2 - Stromsensitiver differenzverstaerker.

Info

Publication number: DE3876902T2
Application number: DE8888903068T
Authority: DE
Inventors: J Mobley
Original assignee: Thorn EMI North America Inc
Current assignee: Thorn EMI North America Inc
Priority date: 1987-03-09
Filing date: 1988-03-08
Publication date: 1993-05-19
Anticipated expiration: 2008-03-09
Also published as: JPH01503030A; DE3876902D1; EP0306519A4; US4766333A; WO1988007290A1; EP0306519B1; EP0306519A1

Description

Technisches Gebiet

Die Erfindung ist auf abtastende Verstärker für Halbleiterspeicher und insbesondere auf einen Differentialverstärker gerichtet, der Strom für die Verwendung in einem statischen Random-Access-Speicher (SRAM) mit niedriger Leistung abtastet.

Hintergrund der Erfindung

Halbleiterspeicher weisen allgemein eine orhtogonale Anordnung von Speicherzellen zum Speichern von Binärdaten in Form von Einsen und Nullen auf. In statischen RAMS weist gewöhnlich jede Speicherzelle vier oder sechs Transistoren auf, die in einem kreuzweise gekoppelten Flip-Flop angeordnet und mit einem Paar von Bitleitungen und einer Wortleitung verbunden sind. Die Anordnung weist normalerweise Spalten von Bitleitungen und Zeilen von Wortleitungen auf. Gewöhnlich sind die Bitleitungen paarweise zusammengefaßt. Eine Speicherzelle ist an jeder Schnittstelle eines Bitleitungspaars und einer Wortleitung angeordnet. Ein Paar von Bitleitungen kann unter der Steuerung einer aus einer Anzahl von Spaltenwählleitungen, die von einem Spaltenadressdekoder ausgehen, selektiv mit Datenleitungen gekoppelt werden. Jede der Wortleitungen, die von einem Zeilenadressdekoder ausgeht, kann selektiv die Speicherzellen in dieser Zeile mit ihren entsprechenden Bitleitungen durch Einschalten von Zugrifftransistoren in der Speicherzelle koppeln. Eingangsadressen werden von den Spaltenadressdekodern und Zeilenadressdekodern dekodiert, um eine bestimmte Speicherzelle, d.h. die an der Schnittstelle der ausgewählten Bitleitungen und Wortleitungen angeordnete Speicherzelle mit Datenleitungen zu verbinden. Auf diese Weise können in den Speicherzellen gespeicherte Binärdaten auf die Bitleitungen und sodann auf die Datenleitungen für eine eventuelle Übertragung auf eine Speicherausgangsanordnung übertragen werden. Allgemein in der gleichen Weise werden Daten in die Speicherzellen eingeschrieben. Eine gute Beschreibung eines Beispiels für eine statische RAM-Schaltung ist in der US-PS 41355,377 der Inmos Corporation unter dem Titel "Asynchron abgeglichener und vorgeladener statischer RAM" beschrieben, auf deren Darstellung hiermit Bezug genommen wird.
Das Datensignal, das aus einer Speicherzelle, ob diese von dem beschriebenen Typ supra ist oder nicht, über die Bitleitungen gelesen wird, erfordert eine Verstärkung, bevor es zum Ansteuern der Speicherausgangsanordnung verwendet werden kann. Diese Verstärkung wird gewöhnlich in einer Anzahl von Stufen erzielt, und die für diesen Zweck verwendeten Verstärker werden Abtastverstärker (sense amplifiers) genannt. Übliche Abtastverstärker haben eine Spannungsdifferenz zwischen Bitleitungen abgetastet. Die normalerweise zwischen Bitleitungen erzeugte Spannungsdifferenz liegt in der Größenordnung von 5 % bis 10 % der Versorgungsspannung des Geräts. So liegt bei einer Versorgungspannung von 5 Volt die Bitleitungs-Spannungsdifferenz im Bereich von 0,25 bis 0,5 Volt.
Ein Problem beim Abtasten der Spannungsdifferenz zwischen den Bitleitungen besteht darin, daß die Bitleitungen und Datenleitungen kapazitiv geladen sind. Daher bedingt die Erzeugung der erforderlichen Spannungsdifferenz eine Zeitverzögerung. Die durch die Kapazität bewirkte Zeitverzögerung vergrößert notwendigerweise die für das Lesen von Daten aus einer Speicherzelle erforderliche Zeit.
Ein weiteres mit existierenden Spannungsabtastverfahren verbundenes Problem besteht darin, daß die in der anderen Bitleitung von einem vorangehenden Vorgang (Lesen oder Schreiben) verbleibende Spannungsdifferenz für einen korrekten Betrieb umgekehrt werden muß. Wenn beispielsweise eine Bitleitung 0,5 Volt unterhalb der zugehörigen Bitleitung liegt, nachdem Daten aus einer ersten Speicherzelle gelesen worden sind, können die Bitleitungen beim Lesen der Daten aus einer zweiten Speicherzelle geändert werden müssen, so daß die erste Bitleitung nun 0,5 Volt oberhalb ihrer zugehörigen Bitleitung liegt. Um die Arbeitsgeschwindigkeit der Speicherschaltung zu erhöhen, sind Verfahren entwickelt worden, die Bitleitungen "abzugleichen" oder zusammenzuschließen, so daß die an den Bits von einem früheren Vorgang verbleibende Spannungsdifferenz beseitigt wird. Z.B. beschreibt die US-A 4,355,377 eine Adressenübergangs-Erkennungsschaltung, die mit einem Zeitgenerator verbunden ist, welcher Vorlade- und Abgleichschaltungen ansteuert. Ein Nachteil dieser Verfahren besteht darin, daß die Schaltung sehr empfindlich auf die Zeitsteuerung der zur Steuerung des Abgleichvorgangs verwendeten Signale reagiert.
Weitere Nachteile der Anwendung von Abtastverfahren, die von der Spannungsdifferenz zwischen den Bitleitungen abhängen, liegen in der Schwierigkeit, optimale Signalverstärkung von den Abtastverstärkern zu erhalten, und in der Verschiebung des Gleichtakt-Spannungswertes an den Bitleitungen, bevor das Differenzsignal als Speicherausgangssignal verwendet werden kann. Diese beiden Probleme werden dadurch hervorgerufen, daß die Bitleitungen oberhalb einer Spannung gehalten werden müssen, die etwa gleich 80 % der Geräteversorgungsspannung beträgt, um die Speicherzellenstabilität zu erhalten.
Es wird auf US-A 4,523,110 Bezug genommen, die einen Abtastverstärker beschreibt, durch den die Gleichtakt-Empfindlichkeit reduziert und die Stufenverstärkung erhöht werden soll. Ein Merkmal der Schaltung ist die Aufgabe beider Eingangssignale auf die Source und das Gate jedes von zwei Eingangstransistoren. Die Schaltung befaßt sich nicht mit den oben erwähnten Problemen.
Es ist daher eine Aufgabe der Erfindung, Abtastverstärker für ein Speichergerät zu schaffen, bei dem die Arbeitsgeschwindigkeit des Geräts durch die mit den Bitleitungen verbundene Kapazität nicht nachteilig beeinflußt wird.
Eine weitere Aufgabe der Erfindung ist die Schaffung einer Bitleitungs-Abgleichtechnik, die nicht von kritischen Zeitsteuersignalen abhängt.
Eine weitere Aufgabe der Erfindung besteht in der Schaffung von Abtastverstärkern, die eine hohe Verstärkung haben und das Problem der Pegelverschiebung des Bitleitungs-Differenzsignals zur Erzielung eines Ausgangssignals vereinfachen.
Gemäß einem Aspekt schafft die Erfindung einen Verstärker für eine Halbleiterschaltung mit:
einem ersten und zweiten Eingang;
einem ersten und zweiten Ausgang;
einem ersten und zweiten Schaltungsweg, deren jeder eine Betriebsspannungsquelle mit einer Bezugspannung verbindet, wobei der erste Schaltungsweg mit dem ersten Eingang und dem ersten Ausgang verbunden ist, der zweite Schaltungsweg mit dem zweiten Eingang und dem zweiten Ausgang verbunden ist, der erste und zweite Schaltungsweg einen ersten und zweiten Transistor enthält, der Source-Drain-Weg des ersten Transistors zwischen den ersten Eingang und den ersten Ausgang geschaltet ist, der Source-Drain-Weg des zweiten Transistors zwischen den zweiten Eingang und den zweiten Ausgang geschaltet ist, und wobei der erste und zweite Transistor aneinander angepaßt sind; gekennzeichnet durch eine Spannungsklemmschaltung mit einem dritten und vierten aneinander angepaßten Transistor, einem gemeinsamen Verzweigungspunkt und einer Einrichtung zur Verbindung einer Betriebsspannungsquelle mit dem gemeinsamen Verzweigungspunkt, wobei der Source-Drain-Weg des dritten Transistors zwischen den ersten Eingang und den gemeinsamen Verzweigungspunkt geschaltet ist, der Source-Drain-Weg des vierten Transistors zwischen den zweiten Eingang und den gemeinsamen Verzweigungspunkt geschaltet ist, und wobei der gemeinsame Verzweigungspunkt mit den Gate-Elektroden des ersten, zweiten, dritten und vierten Transistors verbunden ist, um eine gemeinsame Vorspannung auf die Gate-Elektroden des ersten und zweiten Transistors zu geben.
Gemäß einem weiteren Aspekt schafft die Erfindung ein Verfahren zum Abtasten des Zustands einer Speicherzelle, bei welchem:
a) Differenzströme an zwei Eingängen eines Verstärkers aufgrund von Impedanzen erzeugt werden, die auf den Zustand der Speicherzelle bezogen sind;
b) ein erster und zweiter Transistor jeweils in einen ersten bzw. zweiten Schaltungsweg zwischen einer Bezugsspannung und einer Betriebsspannungsquelle geschaltet werden;
c) Übergangsspannungen in dem Verstärker entsprechend den beiden Strömen erzeugt werden;
d) die Spannungen während der Erzeugung der Ströme an den beiden Eingängen so gesteuert werden, daß sie gleich sind; und
e) unterschiedliche Spannungen an den beiden Ausgängen aufgrund der beiden Ströme erzeugt werden,
dadurch gekennzeichnet, daß beim Schritt e) des Steuerns der Spannungen eine Betriebsspannungsquelle mit einem gemeinsamen Verzweigungspunkt verbunden wird, welcher mit den Gates des ersten und zweiten Transistors und mit den Gates des dritten und vierten Transistors verbunden ist, deren Source- Drain-Weg zwischen den gemeinsamen Verzweigungspunkt und den ersten bzw. zweiten Eingang geschaltet ist.

Übersicht über die Erfindung

Entsprechend diesen und anderen Aufgaben der Erfindung tasten die Abtastverstärker gemäß der Erfindung die auf den Verstärker gegebene Stromdifferenz zwischen Eingangsleitungen ab.
Vorzugsweise erzeugt der Differenzstrom eine Differenzspannung am Ausgang des Verstärkers. Infolge der relativen Größe der Komponenten im Verstärker wird die an den Verstärkereingängen erzeugte Spannungsdifferenz auf einem Minimum gehalten. Vorzugsweie wird ein Transistor, der einen Eingangs- Verzweigungspunkt mit einem entsprechenden Ausgangs-Verzweigungspunkt verbindet, in Sättigung gehalten. Weiter ist der Verstärker so ausgebildet, daß er als eine aktive Spannungsklemme wirkt. D.h., wenn die Spannung an einem ersten Eingang des Verstärkers sich bezüglich eines zweiten Eingangs infolge einer Eingangs-Stromdifferenz ändert, zwingt der Verstärker die Spannung am zweiten Eingang, sich der Spannung am ersten Eingang anzunähern und dadurch eine Eingangs- Spannungsdifferenz minimal zu machen.
Gemäß einem weiteren Aspekt der Erfindung kann der Abtastweg für die Verstärkung des von einer Speicherzelle erzeugten Datensignals einen ersten Stromabtastverstärker aufweisen, gefolgt von einem Spannungsabtastverstärker, dem wiederum ein zweiter Stromabtastverstärker folgt. Der erste und zweite Stromabtastverstärker können mit verhältnismäßig langen Eingangsleitungen verbunden sein, da jedoch diese Verstärker Strom abtasten, verzögert die mit den langen Leitungen verbundene Kapazität die Erzeugung eines Ausgangssignals nicht wesentlich. Ferner sieht eine solche Anordnung eine einfache Verstärkung des aus einer Speicherzelle gelesenen Datensignals vor und vereinfacht das Problem der Pegelverschiebung des Bitleitungs-Differenzsignals zur Erzeugung eines Ausgangssignals.
Die Erfindung findet Anwendung bei statischen RAMS, ist jedoch nicht hierauf beschränkt. Auch bei anderen Halbleiterschaltungen kann ein erfindungsgemäßer Verstärker verwendet werden.

Kurze Beschreibung der Zeichnung

Zur Beschreibung des bevorzugten Ausführungsbeispiels der Erfindung weird auf die Zeichnung Bezug genommen, in der zeigen:
Fig. 1 und 1A vereinfachte Schaltbilder von Stromabtast-Differenzverstärkern gemäß einigen Aspekten der Erfindung;
Fig. 2 ein Blockschaltbild, welches einen Abtastweg für einen statischen RAM gemäß weiteren Aspekten der Erfindung darstellt;
Fig. 3 ein Schaltbild des Vor-Abtastverstärkers gemäß der Erfindung, der allgemein in den Figuren 1A und 2 dargestellt ist; und
Fig. 4 ein Schaltbild des Hauptabtastverstärkers gemäß der Erfindung, der allgemein in den Figuren 1 und 2 dargestellt ist.

Beschreibung der bevorzugten Ausführungsform

Ein vereinfachter Abtastverstärker 10 gemäß der Erfindung ist in Fig. 1 dargestellt. Es ist ersichtlich, daß zwar in Fig. 1 allgemein auf n-Kanal-MOS-Transistoren des angereicherten Typs Bezug genommen wird, jedoch auch andere Transistortypen an deren Stelle gesetzt werden können. Tatsächlich zeigt Fig. 1A einen entsprechenden Verstärker 10A unter Verwendung von p-Kanal-MOS-Transistoren. Der Verstärker 10 weist eine erste Eingangsklemme 12 und eine zweite Eingangsklemme 14 auf. Die Eingangsklemmen 12 und 14 sind mit Erde (einer Bezugsspannung) über Impedanzen 16 bzw. 18 verbunden. Die Eingangsklemme 12 ist mit den Source-Elektroden von n- Kanal-Anreicherungs-Transistoren 22 und 24 verbunden. Die Eingangsklemme 14 ist mit den Source-Elektroden von n-Kanal- Transistoren 26 und 28 verbunden. Die Gate-Elektroden der Transistoren 22, 24, 26 und 28 und die Drain-Elektroden der Transistoren 24 und 26 sind mit einem gemeinsamen Verzweigungspunkt 30 verbunden. Der Verzweigungspunkt 30 ist mit einer Spannungsquelle VCC über eine Last 32 verbunden. Die Drain-Elektrode des Transistors 22 ist mit VCC über eine Last 34 und mit einer ersten Ausgangsklemme 38 verbunden. In gleicher Weise ist die Drain-Elektrode des Transistors 28 mit VCC über eine Last 36 und mit einer zweiten Ausgangsklemme 40 verbunden. Transistoren 22 und 28 können als "Primäreingangstransistoren" für den Verstärker 10 bezeichnet werden. Die Transistoren 24 und 26 können als "Sekundäreingangstransistoren" bezeichnet werden.
Die relativen Größen der Transistoren 22 bis 28 sowie Lasten 32 bis 36 sind wichtig für die Arbeitsweise der Schaltung 10, und beispielhafte Bemessungen dieser Transistoren und Lasten sind in den Figuren 3 und 4 gezeigt. Allgemein werden die Primäreingangstransistoren 22 und 28 in Sättigung gehalten, so daß der sie durchfließende Strom im wesentlichen unabhängig von der Drain-Source-Spannung ist. Sie sind elektrisch identisch und sind groß im Vergleich zu den Sekundäreingangstransistoren 24 und 26, so daß der größere Teil des durch die Transistoren 22 bis 28 gezogenen Stromes von den Transistoren 22 und 28 geliefert wird. Wenn die Impedanzen 16 und 18 vorzugsweise durch Zugriff auf eine Speicherzelle oder das Schreiben von Daten einen ungleichen Wert erhalten, fließen unterschiedliche Ströme durch die Eingangs-Verzweigungspunkte 12 und 14. Die Transistoren 22 und 28 sind groß genug bemessen, um sicherzustellen, daß die an den Eingangs- Verzweigungspunkten 12 und 14 infolge der Eingangsstromdifferenz erzeugte Spannungsdifferenz über den ganzen Bereich der an den Eingangs-Verzweigungspunkten 12, 14 zu erwartenden Stromdifferenz minimal ist.
Die durch die Source-Drain-Wege der Transistoren 22 und 28 gezogenen unterschiedlichen Ströme bewirken die Erzeugung einer Spannungsdifferenz an den Ausgangs-Verzweigungspunkten 38 und 40. Bei einer vorgegebenen Stromdifferenz wird die Spannungsdifferenz durch die Größe der Lasten 34 und 36 sowie die Größe der Transistoren 22 und 28 bezüglich der Transistoren 24 und 26 bestimmt. Die Lasten 34 und 36 sind elektrisch symmetrisch und sind zusammen mit den Transistoren 22 und 28 so bemessen, daß die maximale Spannungsdifferenz an den Ausgangs-Verzweigungspunkten 38 und 40 ermöglicht wird, ohne daß die Transistoren 22 und 28 aus dem Sättigungsbereich herausfallen können (was stattfinden würde, wenn man der Spannung am Ausgangs-Verzweigungspunkt 38 oder 40 ermöglichen würde, weiter als eine n-Kanal-Schwellenspannung unterhalb die Spannung am Verzweigungpunkt 30 abzufallen), und zwar unter der maximalen an den Eingängen 12, 14 zu erwartenden Stromdifferenz.
Die Sekundäreingangstransistoren 24 und 26 sind elektrisch identisch und sind zusammen mit den Lasten 32 so bemessen, daß der Verzweigungspunkt 30 annähernd mit einer n-Kanal- Schwellenspannung oberhalb der gewünschten Gleichtaktspannung (common mode voltage) an den Eingangs-Verzweigungspunkten 12 und 14 über den ganzen Bereich der an den Eingangs- Verzweigungspunkten zu erwartenden Gleichtaktströme vorgespannt wird. Die Gleichtakt-Eingangsspannung kann durch Änderung der Größe der Last 32 eingestellt werden. Ferner sind die Transistoren 24 und 26 zusammen mit der Last 32 so bemessen, daß der Vorspannungspunkt des Verzweigungspunktes 30 nach einem plötzlichen Wechsel der Eingangsströme wieder einen angemessenen Wert einnimmt, um sicherzustellen, daß die Schaltung 10 unter nicht ausgeglichenen Spannungsbedingungen an den Eingangs-Verzweigungspunkten 12 und 14 richtig arbeitet. Die Rückgewinnung der Spannung am Verzweigungspunkt 30 wird ausführlich weiter unten erläutert.
Wenn die Eingangs-Verzweigungspunkte 12 und 14 über die Impedanzen 16 und 18 mit Erde verbunden wrden, wird Strom durch die Primär- unmd Sekundär-Eingangstransistoren 22 bis 28 gezogen. Dieser Strom bewirkt einen Spannungsabfall am gemeinsamen Verzweigungspunkt 30 und an den Ausgangs-Verzweigungspunkten 38 und 40, um einen von ihren jeweiligen Lasten 32, 34 und 36 bestehenden Betrag. Da die Transistoren 22 und 28 infolge der geeigneten Bemessung der Transistoren 22 und 28 bezüglich 24 und 26 unter Lasten 34 und 36 bezüglich der Last 32 im Sättigungsbereich verbleiben, hat die Spannung an den Ausgangs-Verzweigungspunkten 38 und 40 geringe Wirkung auf die Spannung an den Eingangs-Verzweigungspunkten 12 und 14. So wird die Spannung an den Eingangs-Verzweigungspunkten 12 und 14 durch die in die Eingänge 12 und 14 fließenden Ströme, die Größen der Transistoren 22 und 28, und die Spannung am Verzweigungspunkt 30 bestimmt. Wenn die Transistoren 22 und 28 groß sind, liegt die Spannung an den Verzweigungspunkten 12, 14 sehr nahe an der Spannung am Verzweigungspunkt 30 minus der Schwellenspannung der Transistoren 22 und 28. So wird die Eingangspannungsdifferenz minimal gemacht.
Bei Betrieb erzeugt der Abtastverstärker 10 eine Spannungsdifferenz an den Ausgangs-Verzweigungspunkten 38 und 40 proportional zu oder entsprechend der Eingangsstromdifferenz an den Eingangs-Verzweigungspunkten 12 und 14. In Fig. 1 wird die Eingangsstromdifferenz erzeugt, wenn die Impedanzen 16 und 18 einen ungleichen Wert erhalten. Wie weiter unten erläutert, wird die Eingangsstromdifferenz über Bitleitungen zugeführt, wenn die Schaltung gemäß Fig. 1 als Vor-Abtastverstärker verwendet wird. Wenn die Schaltung gemäß Fig. 1 als Hauptabtastverstärker verwendet wird, wird die Eingangsstromdifferenz durch Datenleseleitungen zugeführt.
Wenn die Impedanz 16 bezüglich der Impedanz 18 verringert wird, steigt der durch die Source-Drain-Wege der Haupteingangstransistoren 22 und 24 gezogene Strom an, und die Spannung am Eingangs-Verzweigungspunkt 12 fällt um einen Betrag ab, der zur Lieferung des Extrastroms notwendig ist. Dieser Spannungsabfall ist jedoch klein, da der Transistor 22 vorzugsweise ein großer Bauteil ist. Der Extrastromfluß durch den Transistor 22 führt zu einem Spannungsabfall am Ausgangs-Verzweigungspunkt 38 infolge des Vorhandenseins der Last 34. So wird eine Spannungsdifferenz an den Ausgangs- Verzweigungspunkten 38 und 40 infolge der Aufgabe der Eingangsstromdifferenz an den Eingangs-Verzweigungspunkten 12 und 14 erzeugt. Wie oben erwähnt, sind die Lasten 34 und 36 zusammen mit den Transistoren 22 bis 28 so bemessen, daß die maximale Spannungsdifferenz an den Ausgangs-Verzweigungspunkten 38 und 40 ermöglicht wird, ohne daß die Transistoren 22 und 28 aus dem Sättigungsbereich herausfallen können.
Ferner fällt die Spannung am gemeinsamen Verzweigungspunkt 30 gemäß einem weiteren Aspekt der Erfindung ab, wenn der Strom durch den Sekundäreingangstransistor 24 ansteigt. Dadurch wird die Spannung an den Gate-Elektroden der Transistoren 26 und 28 erniedrigt und infolgedessen wird die Spannung an den Source-Elektroden dieser Transistoren (d.h. am Verzweigungspunkt 14) veranlaßt, abzusinken. So wird ein Spannungsabfall am Eingangs-Verzweigungspunkt 12 durch einen Spannungsabfall am Verzweigungspunkt 30 und infolgedessen durch einen Spannungsabfall am Eingangs-Verzweigungspunkt 14 nachgeahmt. Auf diese Weise wird die zwischen den Eingangs- Verzweigungspunkten erzeugte langfristige Spannungsdifferenz weiter minimal gemacht. Die erforderliche Zeit, bis der Verzweigungspunkt 30 seinen normalen Vorspannungspunkt wieder erreicht, ist eine Funktion davon, ein wie großer Anteil des aus den Eingangs-Verzweigungspunkten 12 und 14 fließenden Gesamtstroms durch die Sekundär-Eingangstransistoren 24 und 26 fließen kann. Dies wird durch das Verhältnis der Größe der Transistoren 22 und 28 zur Größe der Transistoren 24 und 26 bestimmt.
Wenn die Impedanz 16 bezüglich der Impedanz 18 vergrößert wird, fällt der Betrag des durch die Transistoren 22 und 24 gezogenen Stromes ab. Dies bewirkt einen Anstieg des Spannungspegels am Ausgangs-Verzweigungspunkt 38 infolge der Anwesenheit der Last 34 und einen Anstieg des Spannungspegels am Verzweigungspunkt 30, der wiederum durch einen Spannungsanstieg am Eingangs-Verzweigungspunkt 14 nachgeahmt wird.
Da die Primäreingangstransistoren 22 und 28 im Vergleich zu den Sekundäreingangstransistoren 24 und 26 groß sind, wird der größte Teil des durch die Verzweigungspunkte 12 und 14 fließenden Stromes durch die Transistoren 22 und 28 und dementsprechend durch die Lasten 34 und 36 geliefert (wobei angenommen wird, daß ein vernachläßigbarer Strom durch die Ausgänge 38 und 40 geliefert wird). So gibt die Spannungsdifferenz an den Ausgangs-Verzweigungspunkten 38 und 40 die Stromdifferenz an den Eingangs-Verzweigungspunkten 12 und 14 in einer durch die Lasten 34 und 36 bestimmten Weise wieder. Da die Spannung an den Eingangs-Verzweigungspunkten weiterhin von der Spannung am Verzweigungspunkt 30 abhängt, beeinflussen die Ausgangsspannungen nicht die Eingangspannungen, und die Spannungsdifferenz an den Eingangs-Verzweigungspunkten bleibt klein. Da eine begrenzte Verzögerung zwischen dem Zeitpunkt, zu dem der Eingangsstrom sich verändert, und dem Zeitpunkt vorhanden ist, an dem der Verzweigungspunkt 30 und entsprechend die Spannung am entgegengesetzten Eingangs-Verzweigungspunkt auf abgeglichene Pegel eingestellt werden, wird die Stromdifferenz durch die Transistoren 22 und 28 über die Anfangsperiode des Übergangs am Ausgang verstärkt und daher die Reaktionsgeschwindigkeit der Abtastschaltung auf eine Änderung der Stromdifferenz an den Eingangs-Verzweigungspunkten beschleunigt. Da ferner nur kleine Spannungsdifferenzen an den Eingangs-Verzweigungen 12 und 14 erzeugt werden, ist die Zeitperiode, die die Eingangsspannungen zur Einstellung derselben auf den richtigen Spannungszustand brauchen (nach einer plötzlichen Änderung der Eingangsstromdifferenz-Signalzustände) für eine vorgegebene Kapazitanz an den Eingangs-Verzweigungspunkten 12 und 14 kurz.
In Fig. 1A ist die komplementäre CMOS-Version 10A des vereinfachten Abtastverstärkers 10 gemäß der Erfindung dargestellt. Der Verstärker 10A umfaßt eine erste Eingangsklemme 12A und eine zweite Eingangsklemme 14A. Die Eingangsklemmen 12A und 14A sind mit VCC über Impedanzen 16A bzw. 18A verbunden. Die Eingangsklemme 12A ist mit den Source-Elektroden von p-Kanal-Transistoren 22A und 24A verbunden. Die Eingangsklemme 14A ist mit den Source-Elektroden von p-Kanal- Transistoren 26A und 28A verbunden. Die Gate-Elektroden der Transistoren 22A, 24A, 26A und 28A und die Drain-Elektroden der Transistoren 24A und 26A sind mit einem gemeinsamen Verzweigungspunkt 30A verbunden. Der Verzweigungspunkt 30A ist mit Erde über eine Last 32A verbunden. Die Drain-Elektrode des Transistors 22A ist mit Erde über eine Last 34A und mit einer ersten Ausgangsklemme 38A verbunden. In gleicher Weise ist die Drain-Elektrode des Transistors 28A mit Erde über eine Last 36A und mit einer zweiten Ausgangsklemme 40A verbunden.
Der Betrieb des Abtastverstärkers 10A ist mit dem Betrieb des Verstärkers 10 identisch, mit der Ausnahme, daß der Verstärker 10A eine Impedanzdifferenz gegen VCC abtastet, statt eine Impedanzdifferenz gegen Erde abzutasten. So erzeugt der Abtastverstärker 10A eine Spannungsdifferenz an den Ausgangs-Verzweigungspunkten 38A und 40A entsprechend der Eingangsstromdifferenz an den Eingangs-Verzweigungspunkten l1A und 14A. In Fig. 1A wird die Eingangs-Spannungsdifferenz erzeugt, wenn die Impedanzen 16A und 18A einen ungleichen Wert bekommen. Wie weiter unten erläutert wird, wird die Eingangsstromdifferenz durch Bitleitungen über Daten-Pulsleitungen zugeführt, wenn die Schaltung gemäß Fig. l1A als Vor-Abtastverstärker verwendet wird.
Es ist daher zusammenfassend verständlich, daß die Schaltungen 10 und 10A Strom- oder Impedanzdifferenzen abtasten, wobei die Spannungsdifferenz an ihren Eingangs-Verzweigungspunkten minimal gemacht und so eine Spannungsdifferenz an den Ausgängen ohne eine große Differenzspannung zwischen den Eingängen erzeugt wird.
Fig. 2 zeigt zwei repräsentative Spalten von Speicherzellen, die mit einer illustrativen Anordnung von Abtastverstärkern gemäß weiteren Aspekten der Erfindung verbunden sind. Speicherzellen 40a, b und c sind in einer ersten Spalte 42 dargestellt. Speicherzellen 44a, b und c sind in einer zweiten Spalte 45 dargestellt. Von diesen ist nur die Speicherzelle 40a als volles Schaltbild dargestellt, wobei die anderen Speicherzellen den gleichen Schaltungsaufbau haben. Beispielhaft sind die Speicherzellen vom Vier-Transistor-Typ, die mit einer Wortleitung 46 und mit Leitungspaaren zusammenarbeiten. Spalte 42 umfaßt ein komplemtäres Paar von Bitleitungen 50, 52, während die Spalte 45 ein komplementäres Paar von Bitleitungen 54, 56 aufweist.
Die Bitleitungen 50, 52 und die Spalte 42 sind mit einer Betriebsspannungsquelle VCC über die Source-Drain-Wege von p- Kanal-Transistoren 58, 60 verbunden. Die Bitleitungspaare jeder Spalte sind in gleicher Weise mit VCC über entsprechende Transistoren verbunden. Um Zugriff zu einer Speicherzelle in der Spalte 42 zu nehmen, wird ein Signal Yo auf den niedrigen Wert gebracht, um p-Kanal-Zugrifftransistoren 62, 64 einzuschalten, die die Bitleitungen 50, 52 jeweils mit Datenleitungen 66, 68 verbinden. Ein entsprechendes Paar von Zugrifftransistoren wird durch ein Signal Yx für die Spalte 45 aufgesteuert. Es ist zweckmäßig, die Speicheranordnung in Blocks von Speicherzellen zu organisieren. Die Spalten 42 und 45 sind in einem linken Block enthalten, der durch ein Signal BSL gewählt wird, und andere (nicht gezeigte) Spalten sind Teil eines rechten Speicherblocks, der durch ein Signal BSR gewählt wird.
Die Datenleitungen 66, 68 für den linken Block sind mit einem Vor-Abtastverstärker 70 verbunden. Ein weiterer Vor- Abtastverstärker 72 ist mit Datenleitungen 74, 76 verbunden, die in einer in bezug auf die Spalten 42, 45 erläuterten Weise mit Bitleitungspaaren über Säulenzugrifftransistoren verbunden sind, die durch geeignete Spaltenwählsignale aufgesteuert werden.
Jeder Vor-Abtastverstärker 70, 72 erzeugt komplementäre Ausgänge PRE und PRE BAR (PRE Quer) auf Leitungen 78, 80, die als Eingänge auf einen weiteren Verstärker 82 gegeben werden, der als "Blockverstärker" bezeichnet wird. Es ist verständlich, daß Ausgänge 84, 86 des Verstärkers 82 dem Ausgang für einen größeren Block der Speicheranordnung entsprechen. Die Leitungen 84, 86 sind mit weiteren Leitungen 88, 90 verbunden, die Eingänge zu einem Hauptabtastverstärker 92 sind. Es ist ersichtlich, daß der Verstärker 92 über Leitungen 88, 90 mit mehreren Blockverstärkern, wie dem Verstärker 82, verbunden ist. Der Verstärker 92 gibt Ausgangssignale auf Leitungen 94, 96 zu einer (nicht dargestellten) Ausgangsschaltung.
Nebenbei wird bemerkt, daß der Vor-Abtastverstärker 70 weitere Eingangssignale einschließlich eines Signals BSL aufweist, während der Verstärker 72 ein Eingangssignal BSR aufweist. Diese sind Wählsignale, die der Wahl eines linken oder rechten Teils eines Blocks entsprechen. Der Verstärker 82 wird entweder durch das Signal BSL oder BSR aktiviert. Diese Blockwählsignale können durch Kombinieren eines Chip- Aktiviersignals mit Adressinformation gebildet werden. Statt dessen kann die Chip-Aktivierinformation auch allein verwendet werden. Ferner werden Abgleich-Taktsignale EQ und deren Komplement auf die Verstärker 70, 72 gegeben. Diese Signale werden zum Abgleich innerhalb der Verstärker verwendet und beruhen auf dem Abtasten eines Adressenwechsels. US-A 4,355, 377 zeigt ein Beispiel für die Erzeugung solcher Signale. Der Verstärker 92 empfängt Wählsignale S und dessen Komplement. Diese sind im Grunde gepufferte Chip-Aktiviersignale.
Es ist zu bemerken, daß zwar jede Speicherzelle 40 und 44 beispielhaft Vier-Transistor-Flip-Flops aufweist, jedoch auch andere verwendet werden können. Bei diesem Beispiel ist eine Betriebsspannungsquelle (VCC) über Widerstandslasten mit Verzweigungspunkten verbunden, die mit Erde über die Source-Drain-Wege von Transfer-Transistoren 98, 100 verbunden sind. Die Gate-Elektroden der Transfer-Transistoren 98, 100 sind mit den Verzweigungspunkten kreuzweise verbunden, die außerdem mit Zugrifftransistoren 102, 104 verbunden sind. Die Gate-Elektroden der Zugrifftransistoren sind mit der Wortleitung 46 verbunden. Wenn daher die Wortleitung 46 auf einen höheren Wert geht, werden die Zellen längs der Wortleitung mit ihren Bitleitungen verbunden. D.h. die Zellen 40a, 44a und andere (nicht gezeigte) Zellen längs der Wortleitung 46 werden jeweils mit Bitleitungspaaren 50 und 52, 54 und 56 und weiteren (nicht gezeigten) verbunden. Bezüglich der Zelle 40a werden die Zugrifftransistoren 102 und 104 eingeschaltet und verbinden die Bitleitungen 50, 52 mit den Verzweigungspunkten in der Speicherzelle. Das darin gebildete Flip-Flop befindet sich in einem von zwei stabilen Zuständen, so daß entweder der Transistor 98 eingeschaltet und der Transistor 100 ausgeschaltet ist oder umgekehrt. Der jeweils eingeschaltete Transfer-Transistor 98, 100 verbindet eine Bitleitung über den Zugrifftransistor mit Erde und verringert den Strombetrag, der auf die Datenleitungen 66, 68 durch den Transistor 58 oder 60 gegeben wird, während der andere Transfer-Transistor für eine entsprechende Bitleitung keinen Weg zur Erde bildet und daher den Strombetrag nicht verringert, der von seinen ensprechenden Datenleitungen 66, 68 geliefert wird (und daher deren effektive Impedanz gegen VCC erhöht). Auf diese Weise wird die effektive Impedanz gegen VCC in einer der Datenleitungen 66, 68 vergrößert, wenn die Wortleitung für die Speicherzelle auf einen höheren Wert geht.
Beispielsweise kann jede Bitleitung 275 Mikroampere Strom auf die Datenleitungen 66, 68 (unter einer vorgegebenen Gleichtakt-Spannungs-Bedingung der Datenleitungen) geben. Wenn Zugriff zu einer Speicherzelle durch eine auf einen höheren Wert gehende Wortleitung genommen wird, liefert eine der Bitleitungen etwa 155 Mikroampere Strom, während der Rest des Stroms durch die Zelle aufgenommen wird. Die andere Bitleitung liefert die vollen 275 Mikroampere. Es ist ersichtlich, daß die Spalten-Zugriff-Transistoren 62 und 64 durch das Signal Yo eingeschaltet werden, während das Signal Yx die andere dargestellte Spalte 45 unverbunden mit den Datenleitungen 66, 68 beläßt, wodurch nur eine Zelle mit den Datenleitungen 66, 68 verbunden wird.
Wenn Zugriff auf eine solche Speicherzelle genommen wird, wird die Impedanzdifferenz zwischen den Bitleitungen und VCC durch den Stromabtastverstärker 70 abgetastet, der vorzugsweise allgemein in Übereinstimmung mit Fig. 1A aufgebaut ist. So entspricht die Impedanz 16A in Fig. 1A der effektiven kollektiven Impedanz des Source-Drain-Weges des Transistors 58, der Bitleitung 50, des Source-Drain-Weges des Transistors 62, der Datenleitung 66, des Source-Drain-Weges des Transistors 102 und des Source-Drain-Weges des Transistors 98. Die Impedanz 18A in Fig. 1A entspricht in Fig. 2 den Impedanzen des Transistors 60, der Bitleitung 52, des Transistors 64, der Datenleitung 68 und der Transistoren 100, 104.
Der Vor-Abtastverstärker 70 ist vorzugsweise ein Stromabtastverstärker gemäß verschiedenen Aspekten der Erfindung, der eine Spannungsifferenz auf seine Ausgangsleitungen 78, 80 gibt. Der Blockverstärker 82 ist beispielsweise von üblicher Bauart, tastet die Spannungsdifferenz an den Leitungen 78, 80 ab und gibt entsprechende Ströme an seine Ausgangsleitungen 84, 86. Der Hauptabtastverstärker 92 ist vorzugsweise ein Stromabtastverstärker gemäß der Erfindung, der die Stromdifferenzen an seinen Eingangsleitungen 88, 90 abtastet und eine verhältnismäßig große Spannungsdifferenz auf seine Ausgangsleitungen 94, 96 gibt.
Fig. 3 zeigt eine bevorzugte Ausführungsform des Vor-Abtastverstärkers 70, bei dem in großem Umfang p-Kanal-MOS-Transistoren verwendet werden. Er enthält Eingangs-Verzweigungspunkte 112, 114 auf der linken und rechten Seite dieses Schaltschemas. Der Eingangs-Verzweigungspunkt 112 ist beispielsweise mit der Datenleitung 68 (Fig. 2) verbunden, während der Eingangs-Verzweigungspunkt 114 mit der Datenleitung 66 verbunden ist. Es ist festzustellen, daß dieses Schaltbild allgemein demjenigen der Fig. 1A entspricht.
So ist der Eingangs-Verzweigungspunkt 112 mit der Source- Elektrode eines Primär-p-Kanal-Eingangstransistors 122 verbunden, der dem Transistor 22A in Fig. 1A entspricht. Ein weiterer p-Kanal-Transistor 124 entspricht dem Transistor 24A. Weiter sind entsprechende p-Kanal-Transistoren 126 und 128 mit dem Eingangs-Verzweigungspunkt 114 verbunden und entsprechen jeweils den Transistoren 26A und 28A der Fig. 1A.
Ein Verzweigungspunkt 130 entspricht dem Verzweigungspunkt 30A der Fig. 1A und ist in Fig. 3 mit den Gate-Elektroden der Transistoren 122, 124, 126 und 128 verbunden. Der Verzweigungspunkt 130 ist über den Source-Drain-Weg eines Transistors 131 mit einer "Last" verbunden, die aus einem n-Kanal-Transistor 132 besteht, dessen Source-Elektrode mit Erde verbunden ist. Der Transistor 132 entspricht der Last 32A in Fig. 1A.
In gleicher Weise ist die Drain-Elektrode des Transistors 122 mit einer "Last" verbunden, die aus einem n-Kanal-Transistor 134 besteht, dessen Source-Elektrode ebenfalls mit Erde verbunden ist. Ferner ist die Drain-Elektrode des Transistors 128 mit einer "Last" verbunden, die aus einem n-Kanal-Transistor 136 besteht, dessen Source-Elektrode mit Erde verbunden ist. Die Gate-Elektroden der Transistoren 132, 134 und 136 sind alle mit einem Verzweigungspunkt 133 verbunden, der mit dem Verzweigungspunkt 130 über den Source-Drain-Weg des Transistors 131 verbunden ist, welcher durch ein Blockwählsignal BSL aufgesteuert wird. Bei dieser Ausführungsform werden den Strom wiedergebende Lasten verwendet, jedoch können auch andere Lastarten bei besonderen Anwendungen der Erfindung verwendet werden.
Den Ausgangs-Verzweigungspunkten 38A, 40A der Fig. 1A entsprechen die Ausgangs-Verzweigungspunkte 138 und 140 in Fig. 3. Es ist ersichtlich, daß diese mit den Drain-Elektroden der Transistoren 122 bzw. 128 verbunden sind. Ein p-Kanal- Transistor 142 verbindet den Verzweigungspunkt 130 mit Betriebsspannung VCC über seinen Source-Drain-Weg und wird durch das Blockwählsignal BSL aufgesteuert. Ein weiteres Paar von Transistoren 144, 146 verbindet jeweils über ihre Source-Drain-Wege den Eingangs-Verzweigungspunkt 112 mit VCC. Diese sind p-Kanal-Transistoren, und der Transistor 144 wird durch das Signal BSL aufgesteuert, während der Transistor 146 durch ein Signal, welches das logische Komplement des Signals EQ und hier mit EQ BAR bezeichnet ist, über einen Verzweigungspunkt 148 aufgesteuert wird. In gleicher Weise verbindet ein Paar von p-Kanal-Transistoren 150, 152 VCC über ihre Source-Drain-Wege mit dem Eingangs-Verzweigungspunkt 114. Die Gate-Elektrode des Transistors 150 ist mit dem Verzweigungspunkt 148 verbunden, während die Gate- Elektrode des Transistors 152 mit dem Signal BSL verbunden ist.
Ein Abgleich-p-Kanal-Transistor 154 wird ebenfalls durch das Signal am Verzweigungspunkt 148 aufgesteuert, so daß sein Source-Drain-Weg die Eingangs-Verzweigungspunkte 112, 114 miteinander verbindet.
Ein n-Kanal-Transistor 156 wird durch das Signal aufgesteuert, welches das logische Komplement des Signals BSL ist, und hier mit BSL BAR bezeichnet wird, so daß sein Source-Drain-Weg die Drain-Elektroden der Transistoren 124, 126 und die Source-Elektrode des Transistors 131 mit Erde verbindet. Weiter ist die Drain-Elektrode des Transistors 156 mit den Ausgangs-Verzweigungspunkten 138, 140 über die Source-Drain-Wege der p-Kanal-Abgleich-Transistoren 158, 160 verbunden, die beide durch ein logisches UND der Signale BSL und EQ aufgesteuert werden. So ist verständlich, daß, wenn BSL hoch ist, BSL BAR niedrig ist und der Transistor 156 den Verzweigungspunkt 133 von Erde trennt. Weiter verbindet das hohe BSL-Signal den Verzweigungspunkt 130 mit dem Verzweigungspunkt 133 (über den Transistor 131) und mit seinem "Last"-Transistor 132. Außerdem trennen die Transistoren 144, 152 und 142 die Verzweigungspunkte 112, 114 bzw. 130 von VCC, so daß die Schaltung in der oben beschriebenen Weise arbeitet.
Die Wahl der Transistorgrößen für die Schaltung von Fig. 3 wurde sorgfältig beachtet und zweckmäßigerweise werden diese Transistorgrößen in Fig. 3 beibehalten. Es ist ersichtlich, daß der Transistor 122 viermal größer ist als der Transistor 124, wie der Transistor 128 viermal größer ist als der Transistor 126. Da die Transistoren 122 bis 128 alle vom Verzweigungspunkt 130 aufgesteuert werden und alle im Sättigungsbereich arbeiten, fließt ein Anteil von 0,8 des durch den Verzweigungspunkt 112 fließenden Stromes durch den Transistor 122 und ein Anteil von 0,2 des Stromes fließt durch den Transistor 124. Da der Verzweigungspunkt 133 mit beiden Eingängen verbunden ist, beträgt der durch den Lasttransistor 132 fließende Strom einen Anteil von 0,2 des durch beide Eingangs-Verzweigungspunkte 112, 114 zusammen fließenden Gesamtstroms.
Es ist zu beachten, daß die Transistoren 134 und 136 gleich groß sind, daß jedoch der Transistor 132 nur halb so groß ist wie die Transistoren 134, 136. Wenn, wie in Fig. 3 gezeigt, die Primäreingangstransistoren 122, 128 viermal größer sind als die Sekundäreingangstransistoren 124, 126, dann sind die Spannungen an den Verzweigungspunkten 138, 140 und 133 gleich, wenn die in beiden Eingängen 112, 114 fließenden Ströme gleich sind. Dies läßt einen Abgleich des Verzweigungspunktes 133 mit den Ausgangs-Verzweigungspunkten 138, 140 erfolgen, wenn er durch andere Signalaktivitäten (wie eine Desaktivierung oder einen VCC-Stoß) aus seinem Abgleich ausgelenkt wird.
Wie mit Bezug auf Fig. 1A beschrieben, ergibt die auf die Verzweigungspunkte 112, 114 gegebene Stromdifferenz eine Spannungsdifferenz zwischen den Ausgangs-Verzweigungspunkten 138 und 140, um die Stromdifferenz zwischen den Eingangs- Verzweigungspunkten 112 und 114 wiederzuspielgen.
In Fig. 3 werden Maßnahmen zum Abgleich der Ausgänge 138, 140 getroffen. Die Transistoren 158, 160 werden aufgesteuert durch ein logisches Signal auf der Basis des Blockwellensignals BSL und des Abgleich-Taktsignals EQ (Beispielsweise aus US-A 4,355,377). Wie ersichtlich ist, gleichen die Source- Drain-Wege dieser n-Kanal-Transistoren die Ausgänge zum Verzweigungspunkt 133 ab. Ein Transistor 162 verbindet mit seinem Source-Drain-Weg den Eingangs-Verzweigungspunkt 138 mit dem Ausgangs-Verzweigungspunkt 140. Durch das Abgleichsignal EQ aufgesteuert, trägt dieser zum Abgleichvorgang bei. Statt dessen können andere spezifische Schaltungen für den Abgleich eingesetzt werden.
Fig. 4 zeigt die bevorzugte Ausführungsform des Hauptabtastverstärkers 92. Es wird bemerkt, daß er allgemein der Fig. 1 entspricht und ein Stromabtast-Differenzverstärker gemäß verschiedenen Aspekten der vorliegenden Erfindung ist. So entsprechen seine Eingänge 212, 214 den Eingängen 12, 14 in Fig. 1. Ein n-Kanal-Eingangstransistor 222 ist mit dem Eingangs-Verzweigungspunkt 212 verbunden, und ein Eingangstransistor 228 ist mit dem Eingangsverzweigungspunkt 214 verbunden. Die Gate-Elektroden der Transistoren 222 und 228 sind mit einem Verzweigungspunkt 230 verbunden. Der Source-Drain- Weg eines Transistors 232 verbindet VCC mit Verzweigungspunkt 230. In gleicher Weise verbindet der Source-Drain-Weg des Transistors 234 VCC mit der Drain-Elektrode des Transistors 222. Der Source-Drain-Weg des Transistors 236 verbindet VCC mit der Drain-Elektrode des Eingangstransistors 228. Ein Ausgangs-Verzweigungspunkt 238 ist zwischen die Drain- Elektrode des Transistors 222 und die Drain-Elektrode seines Lasttransistors 234 geschaltet, und ein zweiter Ausgangs- Verzweigungspunkt 240 ist zwischen die Drain-Elektroden des Eingangstransistors 228 und des Lasttransistors 236 geschaltet.
Die Transistorgrößen sind zweckmäßigerweise in Fig. 4 beibehalten worden. Es ist ersichtlich, daß die Größe des Transistors 222 das Vierfache der Größe des Transistors 224 beträgt. Das Verhältnis zwischen den Transistoren 228 und 226 ist das gleiche. Dies stellt sicher, daß der größere Teil des Eingangsstroms über die Transistoren 222 und 228 zugeführt wird.
Die Schaltung 92 wird durch Aufgabe eines hohen Signals S auf die Gate-Elektrode eines p-Kanal-Transistors 250 und eines niedrigen Signals (S BAR) auf die Gate-Elektrode eines p-Kanal-Transistors 252 aktiviert. Das niedrige S BAR-Signal wird auch auf die Gate-Elektroden von Transistoren 254, 256 gegeben. Der Transistor 250 wird daher abgeschaltet und die n-Kanal-Transistoren 254, 256 werden ebenfalls abgeschaltet. Der Transistor 252 wird durch das S BAR-Signal eingeschaltet.
Um irgendwelche falschen Auslesungen aufgrund von Spannungsdifferenzen zu verhindern, die von vorangehenden, unterschiedliche Speicheradressen umfassenden Vorgängen verbleiben, werden die Verzweigungspunkte 212, 214 vor einem Lesevorgang abgeglichen, der auf einen Adressenwechsel folgt. Dies wird erreicht, indem ein EQ-Signal auf die Gate-Elektrode eines Transistors 260 und dessen Komplement EQ BAR auf die Gate-Elektroden der Transistoren 262, 264 gegeben werden. Die EQ und EQ BAR-Impulse sind einzelne Taktimpulse von gesteuerter Dauer, die von einem Taktgenerator erzeugt werden, welcher von einem Adresswechseldetektor in der in der genannten US-A 4,355,377 beschriebenen Art ausgelöst wird. Das hohe EQ-Signal schaltet den n-Kanal-Transistor 260 ein, während die niedrigen EQ BAR-Signale die Transistoren 262 und 264 einschalten, deren Source-Drain-Wege die Eingangs- Verzweigungspunkte 238 und 240 miteinander verbinden.
Die Größen der Lasttransistoren 232, 234 und 236 werden so gewählt, daß bei Null-Abgleichbedingungen das Potential an den Verzweigungspunkten 238, 240 und 230 gleich sein sollte. Der Verzweigungspunkt 230 wird mit den Ausgangs-Verzweigungspunkten 238, 240 abgeglichen, falls er aus seinem Abgleichpotential durch andere Signalaktivitäten, wie eine Desaktivierung oder einen VCC-Stoß ausgelenkt worden ist. Während des Lesevorgangs selbst ist das EQ-Signal niedrig und der Transistor 260 ist abgeschaltet, wie auch die Transistoren 262 und 264.
Bei diesen Ausführungsformen haben die Transistorgrößen beispielsweise die Verhältnisse von 4 : 1 (Primär- gegen Sekundär-Eingangs-FETS) und 2 : 1 (Lasten). Diese Größen können innerhalb des Rahmens der Erfindung verändert werden. Kurz gesagt, man entscheidet, wieviel von dem Strom der Bitleitung verwendet wird, um die Vorspannung für die Verzweigungspunkte zu erzeugen. In Fig. 1, bedeutet ein Verhältnis von 4 :1 (FET22 : FET24 und FET28 : FET26), daß ein Fünftel des Stromes zur Erzeugung der Vorspannung für den Verzweigungspunkt 30 (130, 230) verwendet wird und bestimmt, wie schnell dieser Verzweigungspunkt in den Ausgangszustand zurückkehrt. Nach der Entscheidung, wie schnell die Vorspannung am Verzweigungspunkt zurückkehren soll, wird der dafür benötigte Strom bestimmt und diese Verhältnisse werden eingerichtet. Sodann wird die Last 32 (132, 232) so bemessen, daß die Vorspannung am Verzweigungspunkt eingestellt wird, wenn der Gleichtakt der Eingänge vorgegeben ist. Sodann werden die Lasten 34 und 36 (134, 136; 234, 236) eingestellt, um sicherzustellen, daß die Primärtransistoren in Sättigung verbleiben. Alle FETS können sodann skaliert werden, wenn gewünscht, aber die Vorspannungs-Verzweigungspunktlast kann dann eine Nachstellung erfordern. Im allgemeinen sind die Primär-Eingangs-FETS groß im Vergleich zu den Sekundär-Eingangs-FETS, um sicherzustellen, daß der Eingang jederzeit eine n-Kanal-Schwellenspannung ist, die unter der Spannung des Vorspannungs-Verzweigungspunktes liegt.

Claims

1. Verstärker (l10,10A) für eine Halbleiterschaltung mit:

einem ersten und zweiten Eingang (12,14; 12A,14A);

einem ersten und zweiten Ausgang (38,40; 38A,40A);

einem ersten und zweiten Schaltungsweg, deren jeder eine Betriebsspannungsquelle (Vcc) mit einer Bezugsspannung verbindet, wobei der erste Schaltungsweg mit dem ersten Eingang (12,12A) und dem ersten Ausgang (38,38A) verbunden ist, der zweite Schaltungsweg mit dem zweiten Eingang (14,14A) und dem zweiten Ausgang (40,40A) verbunden ist, der erste und zweite Schaltungsweg einen ersten und zweiten Transistor (22,28; 22A,28A) enthält, der Source-Drain-Weg des ersten Transistors (22,22A) zwischen den ersten Eingang (12, 12A) und den ersten Ausgang (38,38A) geschaltet ist, der Source-Drain-Weg des zweiten Transistors (28,28A) zwischen den zweiten Eingang (14,14A) und den zweiten Ausgang (40,40A) geschaltet ist, und wobei der erste und zweite Transistor aneinander angepasst sind; gekennzeichnet durch eine Spannungsklemmschaltung mit einem dritten und vierten aneinander angepassten Transistor (24,26; 24A,26A), einem gemeinsamen Verzweigungspunkt (30,30A) und einer Einrichtung (32,32A) zur Verbindung einer Betriebsspannungsquelle (Vcc) mit dem gemeinsamen Verzweigungspunkt, wobei der Source-Drain- Weg des dritten Transistors (24,24A) zwischen den ersten Eingang (12,12A) und den gemeinsamen Verzweigungspunkt (30,30A) geschaltet ist, der Source-Drain- Weg des vierten Transistors (26,26A) zwischen den zweiten Eingang (14,14A) und den gemeinsamen Verzweigungspunkt (30,30A) geschaltet ist, und wobei der gemeinsame Verzweigungspunkt (30,30A) mit den Gate- Elektroden des ersten, zweiten, dritten und vierten Transistors verbunden ist, um eine gemeinsame Vorspannung auf die Gate-Elektroden des ersten und zweiten Transistors zu geben.

2. Verstärker nach Anspruch 1, bei dem der dritte und vierte Transistor (24,26; 24A,26A) kleiner als der erste und zweite Transistor (22,28; 22A,28A) ist.

3. Verstärker nach Anspruch 1, bei dem der erste und zweite Transistor (22,28; 22A,28A) so bemessen sind, daß die an den Eingängen erzeugte Spannungsdifferenz, wenn unterschiedliche Eingangsimpedanzen mit dem ersten und zweiten Eingang (12,14; 12A,14A) verbunden sind, über den Bereich des am ersten und zweiten Eingang zu erwartenden Differenzstromes klein ist.

4. Verstärker nach Anspruch 3, bei dem die Schaltungswege eine erste Last (34,34A) im ersten Schaltungsweg und eine zweite Last (36,36A) im zweiten Schaltungsweg umfassen, wobei die erste und zweite Last größenmäßig dem ersten und zweiten Transistor angepasst sind, um eine Spannungsdifferenz an den Ausgängen in Abhängigkeit von den mit den Eingängen verbundenen unterschiedlichen Impedanzen zu erzeugen.

5. Verstärker nach einem der vorangehenden Ansprüche, bei dem der erste und zweite Eingang mit einem Paar von Bit-Leitungen in einem Halbleiterspeicher verbunden sind.

6. Verfahren zum Äbtasten des Zustands einer Speicherzelle, bei welchem:

a) Differenzströme an zwei Eingängen (12,14;) 12A,14A) eines Verstärkers (10,10A) aufgrund von Impedanzen erzeugt werden, die auf den Zustand der Speicherzelle bezogen sind;

b) ein erster und zweiter Transistor jeweils in einen ersten bzw. zweiten Schaltungsweg zwischen einer Bezugsspannung und einer Betriebsspannungsquelle geschaltet werden;

c) Übergangsspannungen in dem Verstärker entsprechend den beiden Strömen erzeugt werden;

d) die Spannungen während der Erzeugung der Ströme an den beiden Eingängen so gesteuert werden, daß sie gleich sind; und

e) unterschiedliche Spannungen an den beiden Ausgängen aufgrund der beiden Ströme erzeugt werden, dadurch gekennzeichnet, daß beim Schritt e) des Steuerns der Spannungen eine Betriebsspannungsquelle (Vcc) mit einem gemeinsamen Verzweigungspunkt (30,30A) verbunden wird, welcher mit den Gates des ersten und zweiten Transistors und mit den Gates des dritten und vierten Transistors verbunden ist, deren Source-Drain- Weg zwischen den gemeinsamen Verzweigungspunkt (30,30A) und den ersten bzw. zweiten Eingang geschaltet ist.

7. Verfahren nach Anspruch 6, bei dem die Differenzspannungen an den Ausgängen abgetastet werden, um einen weiteren Differenzstrom zu erzeugen, und der weitere Differenzstrom verstärkt wird, um weitere Differenzspannungen zu erzeugen.

8. Verfahren nach Anspruch 6, bei dem der erste und zweite Transistor in Übersteuerung gehalten werden, die Eingänge mit einer ausgewählten Source und einer ausgewählten Drain des ersten und zweiten Transistors verbunden werden und die Differenzspannungen an der jeweils anderen Source und Drain erzeugt werden.