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Die vorliegende Erfindung betrifft eine elektrisch
programmierbare nichtflüchtige Speicherschaltung, gebildet
in einer integrierten Halbleiterschaltungsvorrichtung, und
insbesondere eine nichtflüchtige
Speicherschaltungsvorrichtung mit einem Abtastverstärker zum
Erfassen von Speicherdaten basierend auf einer Differenz
zwischen Strömen, die durch eine Dummy-Zelle und eine
Speicherzelle fließen, van der Daten ausgelesen werden, um
somit einen stabilen Schaltungsbetrieb in einem breiten
Bereich van Leistungsquellen-Spannungspegeln durchzuführen.
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Herkömmlicherweise ist die Ausleseschaltung der
nichtflüchtigen Speicherschaltungsvorrichtung aufgebaut, wie
gezeigt in Figur 1 als Beispiel. Ein Kamparator 1, agierend
als ein Abtastverstärker, erfaßt Speicherdaten durch
Vergleichen eines Referenzpotentials Vref mit einem
Auslesesignalpotential Vin van einer ausgewählten der
Speicherzellen 4 im Speicherzellenfeld 6 und gibt ein Signal
Dout entsprechend den Speicherdaten aus. Das
Referenzpatential Vref wird erzeugt van einer
Referenzpotential-Erzeugungsschaltung 2 und angelegt an
einen Eingangsanschluß des Komparators 1. Eine
Zwischenpotential-Erzeugungsschaltung 3 erzeugt ein
Zwischenpotential VDD zwischen den
Leistungsquellenpotentialen VCC und VSS. Das
Referenzpotential Vref ist eingestellt, leicht niedriger zu
sein als das Potential VDD. In der miniaturisierten
Speicherzelle kann die Speicherzelle beschädigt werden, oder
ein irrtümlicher Programmmierbetrieb wirdt bewirkt werden,
falls eine Leistungsquellenspannung VCC an den Drain
angelegt wird, wie es im Datenauslesemodus ist. Um dieses
Problem zu lösen, wird die Zwischenpotential-
Erzeugungsschaltung 3 benutzt zum Unterdrücken des
Drainpotentials auf ein Minimum in dem Datenauslesemodus.
Der Ausgangsanschluß der Zwischenpotential-
Erzeugungsschaltung 3 ist verbunden mit einem Ende des
Strompfades jedes Spaltenauswahltransistors 5 und mit dem
anderen Eingangsanschluß des Komparators 1. Das andere Ende
des Strompfades jedes Spaltenauswahltransistors 5 ist
verbunden mit einer entsprechenden von Bitleitungen BL. Das
Gate jedes Spaltenauswahltransistors 5 ist versorgt mit
einem Spaltenauswahlsignal CSS von einem Spaltendekoder
(nicht gezeigt). Wortleitungen WL sind angeordnet,
Bitleitungen BL zu schneiden. Speicherzellen 4, jeweils
gebildet aus einem Transistor einer erdfreien Gatestruktur,
sind angeordnet an dem Schnittpunkt der Wortleitungen WL und
Bitleitungen BL und sind angeordnet in einer Matrixform. Der
Drain jeder Speicherzelle 4 ist verbunden mit einer
Bitleitung BL, deren Source verbunden mit einem
Masseanschluß Vss und das Steuergate davon ist verbunden mit
einer Wortleitung WL. Jede Wortleitung WL ist versorgt mit
einem Reihenauswahlsignal RSS von einem Reihendekoder (nicht
gezeigt). Speicherzelle 4 des Speicherzellenfeldes 6 wird
ausgewählt basierend auf einem Spaltenauswahlsignal CSS und
Reihenauswahlsignal ASS. Die Auslesedaten von einer
ausgewählten der Speicherzellen 4 werden zugeführt an den
anderen Eingangsanschluß des Komparators 1 über eine
Bitleitung BL und den Strompfad des
Spaltenauswahltransistors 5. Im Datenauslesemodus wird der
Drain der Speicherzelle 4 versorgt mit einem Potential VDD,
das niedriger ist als das Leistungspotential Vcc von der
Zwischenpotential-Erzeugungsschaltung 3. Daraus resultierend
wird die Potentialamplitude der Auslesedaten kleiner als in
dem Fall, in dem das Leistungsquellenpotential Vcc angelegt
ist, und es wird zugeführt an den Komparator 1 als ein
Auslesesignalpotential Vin von Speicherzelle 4.
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Da jedoch viele Analogschaltungen, wie zum Beispiel der
Komparator 1, die Referenzpotential-Erzeugungsschaltung 2
und die Zwischenpotential-Erzeugungsschaltung 3 in der
Schaltung von Figur 1 vorgesehen ist, ist der Bereich des
Betriebs-Leistungsquellen-Spannungspegels eng, und der
Leistungsverbrauch wird groß. Da insbesondere die
Potentialamplitude der Eingangsspannung, die angelegt ist an
den anderen Eingangsanschluß des Komparators 1, begrenzt ist
durch die Zwischenpotential-Erzeugungsschaltung 3, wird es
notwendig, den Komparator 1 in komplexem Aufbau vorzusehen,
welcher einer Analogschaltung inhärent ist. Bei solch einem
Abtastverstärker ist der Bereich des Betriebs-
Leistungsquellen-Spannungspegels eng, und daher ist es
schwierig, den Abtastverstärker bei einer niedrigen Spannung
zu betreiben, und der Leistungsverbrauch wird groß.
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Aus der EP-A-0 175 101 ist eine Speicherschaltung bekannt,
welche ein Paar von Bitleitungen umfaßt. Eine Vielzahl von
Speicherzellen mit einem nichtflüchtigen
Datenspeichertransistor mit einem erdfreien Gate und ein
Auswahltransistor sind verbunden mit einer der Bitleitungen,
mit der ebenfalls eine Dummy-Zelle verbunden ist. Die Dummy-
Zelle umfaßt einen nichtflüchtigen Transistor mit einer
kleineren Leitfähigkeit als der von jedem der
nichtflüchtigen Datenspeichertransistoren und
Auswahltransistoren. In ähnlicher Weise sind Speicherzellen
mit der gleichen Struktur und eine Dummy-Zelle verbunden mit
der anderen Bitleitung. Ein Datenerfassungs-
Differenzverstärker ist angeordnet zwischen den
Bitleitungen. Da die Anzahl von Speicherzellen und Dummy-
Zellen, die mit den Bitleitungen verbunden sind, die gleiche
ist für beide Bitleitungen, werden parasitische Kapazitäten
im wesentlichen dieselben. Deshalb wird eine Verzögerung
nicht auftreten zwischen der Änderung im Potential an der
Bitleitung, die verbunden ist mit einer bezeichneten Dummy-
Zelle, und einer Änderung im Potential an der Bitleitung,
die verbunden ist mit der bezeichneten Speicherzelle. In
einer spezifischen Ausführungsform hat der
Differenzverstärker beschreibungsgemäß eine Flip-Flop-
Schaltung und insbesondere einen CMOS-Tnverter eines p-Kanal
MOS-Transistors und eines n-Kanal MOS-Transistors, und einen
CMOS-Inverter eines p-Kanal MOS-Transistors und eines n-
Kanal MOS-Transistors.
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Aufgabe der vorliegenden Erfindugn ist es, eine elektrisch
programmierbare nichtflüchtige Speicherschaltungsvorrichtung
zu schaffen, welche stabil betrieben werden kann in einem
breiten Bereich von Leistungsquellen-Spannungspegeln und bei
der der Leistungsverbrauch erniedrigt werden kann.
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Die obige Aufgabe wird gelöst durch eine elektrisch
programmmierbare nichtflüchtige
Speicherschaltungsvorrichtung mit den Merkmalen des
Anspruches 1. Vorteilhafte Weiterbildungen sind in den
abhängigen Ansprüchen beschrieben.
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Die Erfindung kann vollständiger verstanden werden aus der
folgenden detaillierten Beschreibung im Zusammenhang mit der
begleitenden Zeichnung.
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Die Figuren zeigen im einzelnen:
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Fig. 1 ein Schaltungsdiagramm einer
Ausleseschaltung bei der herkömmlichen
nicht flüchtigen
Speicherschaltungsvorrichtung;
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Fig. 2 ein Schaltungsdiagramm einer
Ausleseschaltung in einer
nichtflüchtigen
Speicherschaltungsvorrichtung gemäß
einer Ausführungsform der vorliegenden
Erfindung;
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Fig. 3A eine ebene Musteransicht zum Zeigen des
Aufbaus von Speicherzellen und einer
Dummy-Zelle in der Schaltung von
Figur 2;
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Fig. 3B eine Querschnittsansicht des in Figur 3A
gezeigten Musters, und zwar aufgenommen
entlang der Linie X-X';
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Fig. 3C eine Querschnittsansicht des in Figur 3A
gezeigten Musters, und zwar aufgenommen
entlang der Linie Y-Y';
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Fig. 4 einen Zeitablaufplan zum Zeigen einer
Variation in dem Potential des Knotens
und eines Steuersignals zum Steuern des
Vorlade-/Entlade-Betriebs zum
Illustrieren des Betriebs der in Figur 2
gezeigten Schaltung;
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Fig. 5 ein Diagramm zum Zeigen der
Charakteristik eines Drain-Source-Stroms
bezüglich einer Spannung zwischen dem
Gate und der Source der Speicherzelle
und der Dummy-Zelle in dem Fall, wo eine
Musterkonstruktion, wie gezeigt in
Figuren 3A bis 3C, benutzt wird;
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Fig. 6 ein Diagramm zum Zeigen des Bereichs des
Betriebs-Leistungsquellen-
Spannungspegels der nicht
nichtflüchtigen
Speicherschaltungsvorrichtung der
vorliegenden Erfindung im Vergleich mit
dem der herkömmlichen nichtflüchtigen
Speicherschaltungsvorrichtung;
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Fig. 7A und 7B Querschnittsansichten zum Zeigen der
Konstruktionen des
Speicherzellentransistors und des Dummy-
Zellentransistors in der Schaltung von
Figur 2 zum Illustrieren einer weiteren
Ausführungsform der vorliegenden
Erfindung;
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Fig. 8A und 8B Querschnittsansichten zum Zeigen der
Konstruktionen des Dummy-
Zellentransistors und
Speicherzellentransistors in der
Schaltung von Figur 2 zum Illustrieren
noch einer weiteren Ausführungsform der
vorliegenden Erfindung;
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Fig. 9A ein Spannungs-Strom-
Charakteristikdiagramm zum Zeigen einer
Variation in der Schwellspannung des
Speicherzellentransistors durch den
Programmierbetrieb;
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Fig. 9B ein Spannungs-Strom-
Charakteristikdiagramm, das in einem
Fall erhalten wird, in dem die
Kopplungsverhältnisse des
Speicherzellentransistors und des Dummy-
Zellentransistors auf den gleichen Wert
eingestellt sind, und die Verhältnisse
der Kanalbreite/Kanallänge des
Speicherzellentransistors und des Dummy-
Zellentransistors variiert werden; und
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Fig. 9C ein Spannungs-Strom-
Charakteristikdiagramm, das in einem
Fall erhalten wird, in dem die
Verhältnisse der Kanalbreite/Kanallänge
von dem Speicherzellentransistor und dem
Dummy-Zellentransistor auf den gleichen
Wert eingestellt sind und die
Kopplungsverhältnisse des
Speicherzellentransistors und des Dummy-
Zellentransistors variiert werden.
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Figur 2 zeigt eine Ausleseschaltungsabschnitt in einer
nichtflüchtigen Speicherschaltungsvorrichtung gemäß einer
Ausführungsform der vorliegenden Erfindung. Ein erstes
Speicherzellenfeld 10-1 beinhaltet Speicherzellen 11-1, aus
denen Daten ausgelesen werden und welche in einer Matrixform
angeordnet sind. Eine Dummy-Zellen 12-1 ist vorgesehen für
jede der Spalten der Speicherzellen 11-1 im
Speicherzellenfeld 10-1. Der Source-Drain-Strom von Dummy-
Zelle 12-1, der fließt, wenn sie eingeschaltet ist, ist
eingestellt im wesentlichen ein Halb (1/2) vom Source-Drain-
Strom der Speicherzelle 10-1 zu sein, der fließt, wenn sie
eingeschaltet ist. Die Drain der Transistoren
(Speicherzellentransistoren), die benutzt werden als die
Speicherzellen 11-1, und Transistoren (Dummy-
Zellentransistoren), die benutzt werden als Dummy-Zellen
12-1, welche auf derselben Spalte angeordnet sind, sind
verbunden mit derselben Bitleitung BL1. Die Steuergates von
Speicherzellentransistoren 11-1, die angeordnet sind auf
derselben Reihe, sind verbunden mit derselben Wortleitung
WL1. Genauso sind die Steuergates von Dummy-
Zellentransistoren 12-1 verbunden mit einer Dummy-
Wortleitung DWL1. Die Strompfade der
Spaltenauswahltransistoren 13-1 des N-Kanaltyps sind
verbunden an einem Ende mit jeweiligen Bitleitungen BL1. Die
anderen Enden der Schaltungswege der
Spaltenauswahltransistoren 13-1 sind miteinander verbunden.
Weiterhin sind die Gates der Spaltenauswahltransistoren 13-1
verbunden mit den Ausgangsanschlüssen des Spaltendekoders
18. Der Strompfad des Vorladetransistors 14-1 des P-
Kanaltyps ist verbunden zwischen dem gemeinsamen
Verbindungsknoten (Knoten N1) der Strompfade der
Spaltenauswahltransistoren 13-1 und der Leistungsquelle Vcc.
Die Sources der Speicherzellentransistoren 11-1 und Dummy-
Zellentransistoren 12-1 sind gemeinsam verbunden, und der
Strompfad des Entladetransistors 15-1 des N-Kanaltyps ist
verbunden zwischen dem gemeinsamen Sourceverbindungknoten
und dem Masseanschluß Vss. Ein Steuersignal φROM wird
zugeführt an die Gates der Vorlade- und Entlade-Transistoren
14-1 und 15-1 zum Steuern der Leitungszustände davon, um
dadurch die Vorlade-/Entlade-Operationen zu steuern.
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Ein zweites Speicherzellenfeld 10-2 ist gebildet mit im
wesentlichen der gleichen Konstruktion wie das erste
Speicherzellenfeld 10-1, und Speicherzellentransistoren
11-2, Dummy-Zellentransistoren 12-2,
Spaltenauswahltransistoren 13-2, Vorladetransistoren 14-2,
Entladetransistoren 15-2, Bitleitungen BL2, Wortleitungen
WL2 und eine Dummy-Wortleitung DWL2 des zweiten
Speicherzellenfelds 10-2 sind auf die gleiche Art und Weise
verbunden wie entsprechende Abschnitte des ersten
Speicherzellenfeldes 10-1. Zwei Eingangsanschlüsse eines
Abtastverstärkers 16 sind jeweils verbunden mit Knoten N1
und N2. Der Abtastverstärker 16 ist gebildet aus NOR-Gattern
16-1 und 16-2, welche verbunden sind, ein Flip-Flop zu
bilden. Das heißt, der erste Eingangsanschluß des NCR-
Gatters 16-1 ist verbunden mit Knoten N1 und der zweite
Eingangsanschluß davon ist verbunden mit dem
Ausgangsanschluß (Knoten N4) des NOR-Gatters 16-2. Der erste
Eingangsanschluß des NOR-Gatters 16-2 ist verbunden mit
Knoten N2 und der zweite Eingangsanschluß davon ist
verbunden mit dem Ausgangsanschluß (Knoten N3) des NOR-
Gatters 16-1. Daten Dout werden ausgegeben von dem
Ausgangsanschluß des Abtastverstärkers 16.
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Wortleitungen WL1 und WL2 und eine Dummy-Wortleitung DWL2
werden selektiv angetrieben durch ein Reihenauswahlsignal
RSS, das ausgegeben wird vom Reihendekoder 17. Der
Reihendekoder 17 dekodiert ein Reihenadreßsignal und gibt
ein Reihenauswahlsignal RSS aus zum selektiven Aktivieren
von Speicherzellentransistoren 11-1, 11-2 und Dummy-
Zellentransistoren 12-1, 12-2. Wenn einer der
Speicherzellentransistoren 11-1 des Speicherzellenfeldes
10-1 ausgewählt wird, wird ein Dummy-Zellentransistor 12-2
des Speicherzellenfeldes 10-2 ausgewählt, und wenn einer der
Speicherzellentransistoren 11-2 des Speicherzellenfeldes 10-
2 ausgewählt wird, wird ein Speicherzellentransistor 12-1
des Speicherzellenfeldes 10-1 ausgewählt. Die
Leitungszustände der Spaltenauswahltransistoren 13-1, 13-2
werden selektiv gesteuert durch Spaltenauswahlsignale CSS,
die ausgegeben werden vom Spaltendekoder 18. Der
Spaltendekoder 18 dekodiert ein Spaltenadreßsignal und gibt
Spaltenauswahlsignale CSS aus zum simultanen Auswählen von
Spaltenauswahltransistoren 13-1 und 13-2, die verbunden sind
mit jeweiligen Bitleitungen BL1 und BL2 an entsprechenden
Reihen der Speicherzellenfelder 10-1 und 10-2. Weiterhin
wird der Spaltendekoder 18 betrieben auf das Potential VDD
hin, das erzeugt wird von der Zwischenpotential-
Erzeugungsschaltung 19, und erzeugt ein Spaltenauswahlsignal
CSS des VDD-Pegels.
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Figuren 3A bis 3C zeigen den Aufbau von
Speicherezellentransistoren 11 (11-1 und 11-2) und Dummy-
Zellentransistoren 12 (12-1 und 12-2). Figur 3A ist eine
ebene Musteransicht, Figur 3B ist eine Querschnittsansicht
eines Muster, das in Figur 3A gezeigt ist, und zwar
aufgenommen entlang der Linie X-X', und Figur 3C ist eine
Querschnittsansicht des Musters, das in Figur 3A gezeigt
ist, und zwar aufgenommen entlang der Linie Y-Y',
Speicherzellentransistoren 11 und Dummy-Zellentransistoren
12 sind simultan gebildet im gleichen Herstellungsprozeß.
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Ein gemeinsamer Sourcebereich 21A von
Speicherzellentransistoren 11 und Dummy-Zellentransistoren
12, ein Drainbereich 21B von Speicherzellentransistoren 11
und ein Drainbereich 21C von Dummy-Zellentransistoren 12
werden separat gebildet mit einem voreingestellten Abstand
in dem Oberflächenbereich des P-Typ-Halbleitersubstrats 20.
Bereiche 21A, 21B und 21C sind jeweils aus einer
N&spplus;-Verunreinigungsdiffusionsschicht. Erdfreie Gates FG1 von
Speicherzellentransistoren 11 sind gebildet auf erstem
Isolationsfilm 22A, welche wiederum gebildet sind auf den
Abschnitten des Subtrats 20, welche zwischen dem gemeinsamen
Sourcebereich 21A und dem Drainbereich 21B liegen. Ein
zweiter Isolationsfilm 23A ist gebildet auf dem erdfreien
Gate FG1, und ein Steuergate CG1 des
Speicherzellentransistors 11 ist gebildet auf dem zweiten
Isolationsfilm 23A. Genauso sind erdfreie Gates FG2 der
Dummy-Zellentransistoren 12 gebildet auf ersten
Isolationsfilmen 22B, welche wiederum gebildet sind auf den
Abschnitten des Substrats 20, welche zwischen dem
gemeinsamen Sourcebereich 21A und dem Drainbereich 21C
liegen. Ein zweiter Isolationsfilm 23B ist gebildet auf dem
erdfreien Gate FG2, und ein Steuergate CG2 des Dummy-
Zellentransistors 12 ist gebildet auf dem zweiten
Isolationsfilm 23B. Jetzt sei angenommen, daß die Kanallänge
des Speicherzellentransistors 11 L1 ist und die Kanallänge
des Dummy-Zellentransistors 12 L2 ist. Dann werden die
Kanallängen der Transistoren 11 und 12 eingestellt, der
Beziehung "L1 < L2" zu genügen. Die übrigen Dimensionen des
Speicherzellentransistors 11 und Dummy-Zellentransistors 12
sind die gleichen.
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Als nächstes wird der Datenauslesebetrieb der
Halbleiterschaltungsvorrichtung, die in Figuren 2 und 3A bis
3C gezeigt ist, erklärt werden mit Bezug auf Figur 4. Wenn
das Signal φROM auf einem "0"-Pegel ist, werden
Vorladetransistoren 14-1 und 14-2 in den EIN-Zustand
versetzt, und Entladetransistoren 15-1 und 15-2 werden in
den AUS-Zustand versetzt, um somit Knoten N1 und N2 auf das
Leistungsversorgungspotential Vcc vorzuladen. Auf diese Art
und Weise werden die Knoten N1 und N2, die verbunden sind
mit Eingangsanschlüssen des Abtastverstärkers 16, beide
eingestellt auf einen Vcc-Pegel oder einen "1"-Pegel, und
deshalb werden Ausgabedaten Dout des Abtastverstärkers 16
eingestellt auf einen "0"-Pegel, Da zu dieser Zeit die
Entladetransistoren 15-1 und 15-2 eingestellt sind in den
AUS-Zustand, wird kein Gleichstrom-Durchdringungsstrom
fließen zwischen Leistungsquellenanschlüssen Vcc und Vss.
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Wenn das Signal φROM geändert auf einen "1"-Pegel, werden
Transistoren 14-1 und 14-2 ausgeschaltet, und Transistoren
15-1 und 15-2 werden eingeschalatet, um dadurch das
Sourcepotential der Speicherzellentransistoren 11-1, 11-2
und Dummy-Zellentransistoren 12-1, 12-2 auf Massepotential
Vss zu setzen. Weiterhin werden Spaltenauswahltransistoren
13-1 und 13-2 an durch ein Spaltenadreßsignal spezifizierten
Spalten ausgewählt, und ein Zwischenpotential VDD wird
angelegt an die Gates der ausgewählten Transistoren 13-1 und
13-2 zum Einschalten derselbigen. Da das Gatepotential der
Transistoren 13-1 und 13-2 niedriger eingestellt ist als das
Leistungsquellenpotential Vcc, wird ein Potential niedriger
als ein Leistungsquellenpotential Vcc angelegt werden an
Bitleitungen BL1 und BL2, die verbunden sind mit den
Strompfaden der Spaltenauswahltransistoren 13-1 und 13-2.
Dabei wird eine der Wortleitungen WL1 und WL2 und eine der
Dummy-Wortleitungen DWL2 und DWL1 ausgewählt durch ein
Reihenadreßsignal. Daraus resultierend wird derjenige der
Speicherzellentransistoren 11-1 und 11-2, welche angeordnet
ist am Schnittpunkt zwischen der ausgewählten Bitleitung und
der ausgewählten Wortleitung selektiert. Wenn einer der
Speicherzellentransistoren 11-1 des Speicherzellenfeldes
10-1 gewählt wird, wird derjenige der Dummy-
Zellentransistoren 12-2 des Speicherzellenfeldes 10-2,
welcher mit der Bitleitung BL2 derselben Spalte verbunden
ist, selektiert. Im Gegensatz dazu wird, wenn einer der
Speicherzellentransistoren 11-1 des Speicherzellenfeldes
10-2 ausgewählt wird, derjenige der Dummy-Zellentransistoren
12-1 des Speicherzellenfeldes 10-1, welcher mit der
Bitleitung BL1 derselben Spalte verbunden ist, selektiert.
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Es sei jetzt angenommen, daß einer der
Speicherzellentransistoren 11-1 des Speicherzellenfeldes
10-1 selektiert wird und einer der Dummy-Zellentransistoren
12-2 des Speicherzellenfeldes 10-2 selektiert wird. Falls
der selektierte Speicherzellentransistor 11-1 programmmiert
worden ist mit einer niedrigen schwellspannung, wird der
Speicherzellentransistor 11-1 eingeschaltet, zum Entladen
der Bitleitung BL1 und des Knotens N1 auf Massepotential
Vss. Falls der ausgewählte Speicherzellentransistor 11-1
programmiert worden ist mit einer hohen Schwellspannung,
wird Speicherzellentransistor 11-1 ausgeschaltet, um somit
zu verhindern, daß eine Bitleitung BLI und ein Knoten N1
entladen werden auf Massepotential Vss.
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Es sei angenommen, daß der ausgewählte
Speicherzellentransistor 11-1 des Speicherzellenfeldes 10-1
programmiert worden ist mit einer niedrigen Schwellspannung
und Knoten N1 entladen wird auf Massepotential Vss. Da in
diesem Fall der Source-Drain-Strom der Dummy-Zelle 12-2 des
Speicherzellenfeldes 10-2 eingestellt ist auf ein Halb (1/2)
von dem der Speicherzelle 11-1 des Speicherzellenfeldes 10-
1, wird das Potential von Knoten N1 eingestellt auf
Massepotential Vss bei einer höheren Geschwindigkeit als das
Potential von Knoten N2. Daraus resultierend wird das
Ausgangssignal Dout des Abtastverstärkers 16 geändert von
einem "0"-Pegel auf einen "1"-Pegel. Wenn im Gegensatz dazu
die Schwellspannung der Speicherzelle 11-1 des
Speicherzellenfeldes 10-1 hoch hist, wird Knoten N1 nicht
entladen und nur Knoten N2 wird entladen. Daraus
resultierend wird die Ausgabe Dout des Abtastverstärkers 16
auf einen "0"-Pegel gehalten. Auf diese Art und Weise werden
Daten ausgelesen von der Speicherzelle 11-1.
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Ebenfalls werden, wenn Speicherzelle 11-2 des
Speicherzellenfeldes 10-2 selektiert ist und Dummy-Zelle
12-1 des Speicherzellenfeldes 10-1 selektiert ist, Daten
ausgelesen auf die gleiche Art und Weise, wie oben
beschrieben.
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Es wird jetzt die Bedingung erklärt werden für die Source-
Drain-Ströme der Speicherzellentransistoren 11-1, 11-2 und
Dummy-Zellentransistoren 12-1, 12-2, die erforderlich sind
zum Erhalten eines stabilen Auslesebetriebs in einem breiten
Bereich von Leistungsquellen-Spannungspegeln. Es sei
angenommen, daß der Source-Drain-Strom eines
Speicherzellentransistors in dem unprogrammierten Zustand
(entsprechend "1") 11 ist. Der Source-Drain-Strom eines
Dummy-Zellentransistors 12 ist und der Source-Drain-Strom
eines Speicherzellentransistors in dem programmierten
Zustand (entsprechend "0") 13 ist. Zum Bewirken einer
korrekten Ausleseoperation ist es notwendig, die
Strombedingung
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"I1 > I2 > I3"
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zu gewährleisten.
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Um die obige Strombedingung zu gewährleisten, sind der
Speicherzellentransistor und der Dummy-Zellentransistor
gebildet mit der Musterkonstruktion, wie in gezeigt in
Figur 3A bis 3C. In diesem Fall sind die Kanallängen L1 und
L2 folgendermaßen eingestellt. Das heißt, unter der Annahme,
daß eine Spannung zwischen der Drain und der Source des
Speicherzellentransistors und des Dummy-Zellentransistors,
die eingestellt ist, während Bitleitungen BL1 und BL2 in den
vorgeladenen Zustand versetzt sind, VDS ist, ist die
Steuergatespannung des Speicherzellentransistors und Dummy-
Zellentransistors Vcc, die Kanalbreite/Kanallänge des
Speicherzellentransistors W0/L0, die Kanalbreite/Kanallänge
des Dummy-Zellentransistors Wd/Ld, die
Anfangsschwellspannung des Speicherzellentransistors und
Dummy-Zellentransistors Vth0 und eine Variation der
Schwellspannung des Speicherzellentransistors, verursacht
durch Datenprogrammmieren ΔVth ist, werden die Ströme des
Speicherzellentransistors und des Dummy-Zellentransistors
folgendermaßen abgeleitet. In diesem Fall ist β eine
Konstante.
Strom I1, der in der in den unprogrammierten Zustand
versetzten speicherzelle fließt, wird folgendermaßen
erhalten:
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Strom I3, der in der in den programmierten Zustand
versetzten Speicherzelle fließt, wird folgendermaßen
erhalten:
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Strom I2, der in der Dummy-Zelle fließt, wird folgendermaßen
erhalten:
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Zum Gewährleisten der Strombedingung von "I1 > I2" ist es
notwendig, der Beziehung Wd/Ld < W0/L0 zu genügen, und um
die Strombedingung von "I3 < I2" zu genügen, ist es
notwendig, die folgende Beziehung zu erfüllen:
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Wenn tatsächliche numerische Werte benutzt werden von
beispeilsweise Vcc = 8 V, Vth0 = ΔVth = 2 V und VDS = 5 V,
kann die obige Strombedingung erfüllt werden durch Setzen
der folgenden Beziehung:
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Wie oben beschrieben, ist es vorzuziehen, daß das
Dimensionsverhältnis (Kanalbreite/Kanallänge, des Dummy-
Zellentransistors eingestellt ist, größer als 0,43 mal dem
Dimensionsverhältnis des Speicherzellentransistors zu sein.
In diesem Fall kann die obige Strombedingung hinreichend
erfüllt werden durch einfaches Setzen der Kanallänge L2 des
Dummy-Zellentransistors 12 auf zwei Mal die Kanallänge L1
des Speicherzellentransistors 11. Im allgemeinen ist es
hinreichend, die Kanallänge L2 des Dummy-Zellentransistors
12 auf 1,5 bis 3 mal der Kanallänge L1 des
Speicherzellentransistors 11 zu setzen.
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Da der Dummy-Zellentransistor und der
Speicherzellentransistor in dem gleichen Herstellungsprozeß
gebildet werden, sind die Schwellspannungen (die
Anfangsschwellspannung in der Spannungs-Strom-Charakteristik
des Transistors) der Transistoren auf den gleichen Wert
eingestellt, wie gezeigt in Figur 5. Die Spannungs-Strom-
Charakteristik einer programmierten Speicherzelle entspricht
der, die erhalten wird durch Verschieben der Spannungs-
Strom-Charakteristik eines unprogrammierten Transistors
durch die Schwellspannung (ΔVth) des Transistors oder
einigen Spannungen. Unter der Annahme, daß die
Anfangsschwellspannung 2V ist, kann die Strombedingung für
den in jeder Zelle fließenden Strom gewährleistet werden in
einem breiten Bereich von Leistungsquellen-Spannungspegeln
von 2 V bis 7 V (entsprechend einem stabil betreibbaren
Leistungsquellen-Spannungsbereich, wie gezeigt in Figur 5),
sogar falls ein verschobener Betrag Δvth von der
Schwellspannung des programmierten Speicherzellentransistors
etwa 2 V ist. Falls die Strombeziehung "I1 > I2 > I3"
gesetzt ist, wird das Potential von dem einen der zwei
Eingangsanschlüsse des Abtastverstärkers 16, welcher
verbunden ist mit der Speicherzelle, schnell erniedrigt in
dem Fall der unprogrammierten Speicherzelle, und das
Potential desjenigen der zwei Eingangsanschlüsse des
Abtastverstärkers 16, welcher verbunden ist mit der Dummy-
Zelle, wird schnell erniedrigt werden in dem Fall der
programmierten Speicherzelle. Auf diese Art und Weise ist
der Ausgangszustand des Abtastverstärkers 16 bestimmt
entsprechend des Potentials des Eingangsanschlusses davon,
welcher schneller erniedrigt wird als das Potential des
anderen Eingangsanschlusses.
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Wie oben beschrieben, werden in der nichtflüchtigen
Speicherschaltungsvorrichtung, die gezeigt ist in Figuren 2
und 3A bis 3C, Knoten N1 und N2, die verbunden sind mit den
Eingangsanschlüssen des Abtastverstärkers 16, vorgeladen auf
Leistungsquellenpotential Vcc durch Vorladetransistoren 14-1
und 14-2. Nachdem die Speicherzellen und die Dummy-Zelle
ausgewählt sind, werden Daten ausgelesen, während die Source
jeder Zelle entladen wird über Entladetransistoren 15-1 und
15-2. Deshalb wird kein Gleichstrom-Durchdringungstrom
fließen zwischen Leistungsquellenanschlüssen Vcc und Vss, um
dadurch den Stromverbrauch zu reduzieren. Weiterhin werden,
da Knoten N1 und N2, die verbunden sind mit dem
Abtastverstärker 16, vorgeladen werden auf
Leistungsquellenpotential Vcc, die Potentialamplituden der
Knoten N1 und N2, die verbunden sind mit den
Eingangsanschlüssen des Abtastverstärkers 16, hinreichend
groß werden. Deshalb kann eine Logikgatterschaltung, welche
einen weiten Bereich von Betriebs-Leistungsquellen-
Spannungspegeln hat, welche betrieben werden kann bei
niedriger Spannung und deren Leistungsverbrauch klein ist,
benutzt werden als der Abtastverstärker 16. Aus diesem Grund
kann, wie gezeigt in Figur 6, die
Leistungsquellenspannungsspanne des Abtastverstärkers 16
vergrößert werden, das heißt der
Leistungsquellenspannungsbereich, innerhalb dessen der
korrekte Betrieb gewährleistet werden kann, kann aufgeweitet
werden und gleichzeitig kann der Stromverbrauch reduziert
werden. Da dabei das Potential VDD niedriger als das
Leistungsquellenpotential Vcc angelegt wird an das Gate der
Spaltenauswahltransistoren 13-1 und 13-2, kann das
Drainpotential der Speicherzellentransistoren 11-1, 11-2 und
Dummy-Zellentransistoren 12-1, 12-2 zur Auslesezeit niedrig
gehalten werden. Deshalb kann, sogar bei miniaturisierten
Speicherzellen eine Beschädigung der Speicherzellen und ein
irrtümlicher Programmierbetrieb verhindert werden. Da
weiterhin Speicherzellentransistor 11 und Dummy-
Zellentransistor 12 in dem gleichen Herstellungsprozeß
gebildet werden, wird der Herstellungsprozeß nicht
kompliziert, die Anpassung zwischen den
Elementcharakteristika der Transistoren kann verbessert
sein, und die Amplitudenbeziehung der Ströme kann
stabilisiert werden gegenüber einer Variation in der
Schwellspannung, die beim Herstellungsprozeß verursacht
wird. Da es in diesem Fall notwendig ist, die Kanallänge von
nur den Dummy-Zellentransistoren 12 zu erhöhen und die
Kanallänge der Speicherzellentransistoren 11, die den
größten Bereich des Musters besetzen, eingestellt werden
kann auf einen minimalen zulässigen Wert in dem
Musterdesign, kann ein Anstieg im Musterbereich unterdrückt
werden auf ein Minimum.
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In der obigen Ausführungsform wird die Kanallänge L2 des
Dummy-Zellentransistors 12 eingestellt auf einen größeren
Wert als die Kanallänge L1 des Speicherzellentransistors 11.
Jedoch sogar falls das Kopplungsverhältnis des Dummy-
Zellentransistors 12 kleiner eingestellt wird als das des
Speicherzellentransistors 11, können die
Stromtreibeigenschaften des Speicherzellentransistors 11 und
des Dummy-Zellentransistors 12 so geändert werden, daß die
Strombedingung jedes Zellentransistors, wie zuvor
beschrieben, gewährleistet werden kann. Beispielsweise wird
die Kapazität zwischen dem Steuergate und dem erdfreien Gate
des Dummy-Zellentransistors 12 eingestellt auf einen
kleineren Wert als den des Speicherzellentransistors 11.
Alternativ werden die Kanallänge L1 des
Speicherzellentransistors 11 und die Kanallänge L2 des
Dummy-Zellentransistors 12 einander gleich eingestellt und
die Breite des erdfreien Gates des Dummy-Zellentransistors
12 wird kleiner eingestellt als die des
Speicherzellentransistors 11. In den Figuren 7A und 7B ist
die Kapazität zwischen dem Steuergate und dem erdfreien Gate
des Dummy-Zellentransistors 12 eingestellt, kleiner zu sein
als die des Speicherzellentransistors 11, und in Figuren 8A
und BB ist die Breite des erdfreien Gates des Dummy-
Zellentransistors 12 eingestellt, größer zu sein als die des
Speicherzellentransistors 11.
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Jetzt wird die Spannungs-Stromcharakteristik des
Zellentransistors erklärt für einen Fall, in dem W/L
geändert ist und für einen Fall, in dem das
Kopplungsverhältnis geändert ist. Es sei angenommen, daß der
Drain-Source-Strom des Zellentransistors IDS ist und eine
Spannung zwischen dem Gate und der Source VGS ist. Dann wird
eine Variation AVth in der Schwellspannung, die verursacht
wird durch Programmieren von Daten in die Speicherzelle,
erhalten, wie gezeigt in Figur 9A. In einem Fall, in dem W/L
des Speicherzellentransistors 11 und Dummy-Zellentransistors
12 geändert wird, wobei das Kopplungsverhältnis auf dem
gleichen Wert gehalten wird, wird die Spannungs-Strom-
Charakteristik, wie gezeigt in Figur 9B, erhalten. In einem
Fall, in dem das Kopplungsverhältnis geändert wird, wobei
W/L des Speicherzellentransistors 11 und Dummy-
Zellentransistors 12 unverändert gehalten wird, wird die
Spannungs-Strom-Charakteristik, die in Figur 9C gezeigt ist,
erhalten.
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Jetzt wird eine Ausführungsform, bei der das
Kopplungsverhältnis geändert ist, erklärt werden. Figuren 7A
und 7B zeigen andere Konstruktionen von
Speicherzellentransistor 11 und Dummy-Zellentransistor 12,
gebildet zum Gewährleisten der Strombedingung von
"I1 > I2 > I3" der Zellentransistoren. Figur 7A zeigt einen
Querschnitt des Speicherzellentransistors 11 (11-1, 11-2) in
der Schaltung von Figur 2, und Figur 7B zeigt einen
Querschnitt des Dummy-Zellentransistors 12 (12-1, 12-2). InN
Figuren 7A und 7B sind einer der Speicherzellentrnasistoren
und einer der Dummy-Zellentransistoren gezeigt und die
Transistoren sind gebildet in Elementbereichen, die
voneinander durch einen Feldoxidfilm 31, gebildet im
Halbleitersubstrat 20, getrennt sind. Weiterhin sind der
Speicherzellentransistor 11 und Dummy-Zellentransistor 12
gebildet mit der gleichen Kanallänge und Kanalbreite.
Zusätzlich ist ein Kondensator C1 des
Speicherzellentransistors 11 gebildet zwischen dem erdfreien
Gate FG1 und dem Substrat 20, und ein Kondensator C2 des
Speicherzellentransistors 11 ist gebildet zwischen dem
Steuergate CG1 und erdfreien Gate FG1. Das
Kopplungsverhälntis des Speicherzellentransistors wird
ausgedrückt durch C2/C1. Genauso ist ein Kondensator C3 des
Dummy-Zellentransistors 12 gebildet zwischen dem erdfreien
Gate FG2 und dem Substrat 20, und ein Kondensator C4 des
Dummy-Zellentransistors 12 ist gebildet zwischen dem
Steuergate CG2 und erdfreien Gate FG2. Das
Kopplungsverhältnis des Dummy-Zellentransistors wird
ausgedrückt durch C4/C3. Die Filmdicke des Isolationsfilms
22A zwischen erdfreien Gate FG1 des
Speicherzellentransistors 12 und dem Subsrat 20 ist gleich
derer des Isolationsfilms 22B zwischen dem erdfreien Gate
FG2 des Dummy-Zellentransistors 12 und dem Substrat 20.
Weiterhin ist die Filmdicke des isolierenden Films 23B
zwischen Steuergate CG2 und erdfreiem Gate FG2 des Dummy-
Zellentransistors 12 dicker gebildet als die des
Isolationsfilms 23A zwischen Steuergate CG1 und erdfreiem
Gate FG1 des Speicherzellentransistors 11. Deshalb können
die Beziehungen "C1 = C3" und "C2 > C4" erhalten werden.
Daraus resultierend wird das Kopplungsverhälntis des Dummy-
Zellentransistors 12 kleiner als das des
Speicherzellentransistors 11. Das heißt, die Beziehung von
"C4/C2 < C2/C1" wird erhalten.
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Die oben beschriebene Strombedingung des
Speicherzellentransistors 11 und Dummy-Zellentransistors 12
kann gewährleistet werden durch geeignetes Setzen der
Kopplungsverhältnisse. Deshalb kann derselbe Effekt wie bei
der vorhergehenden Ausführungsform beschrieben erhalten
werden. Da jedoch Isolationsfilm 23A und 23B des
Speicherezellentransistors 11 und Dummy-Zellentransistors 12
nicht im gleichen Herstellungsschritt gebildet werden
können, ist es notwendig, sie in verschiedenen
Herstellungsschritten zu bilden.
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Figuren 8A und 8B zeigen ein weiteres Beispiel der
Konstruktion des Speicherzellentransistors und Dummy-
Zellentransistors, welche so gebildet sind, daß sie die
Strombedingung von "I1 > I2 > I3" für jeden der
Zellentransistoren erfüllen. Figur 8B zeigt einen
Querschnitt von Speicherzellentransistor 11 in der Schaltung
von Figur 2, und Figur 8A zeigt einen Querschnitt des Dummy-
Zellentransistors 12. Die Kanallängen des
Speicherzellentransistors 11 und Dummy-Zellentransistors 12
sind einander gleich eingestellt, und die Dicken der
Isolationsfilme 22A und 23A des Speicherzellentransistors 11
sind gleich eingestellt zu denen des Isolationsfilms 22B und
23B des Dummy-Zellentransistors 12. Die Breite FW1 des
erdfreien Gates FG1 des Dummy-Zellentransistors 12 ist
kleiner eingestellt als die Breite FG2 des erdfreien Gates
FG2 des speicherzellentransistors 11. Bei dieser
Konstruktion ist die Kapazität C2 größer eingestellt als die
Kapazität C4. Die anderen Elementdimensionen sind einander
gleich eingestellt. Deshalb werden die Beziehungen "C3 = C1"
und "C2 > C4" erhalten. Daraus resultierend ist das
Kopplungsverhältnis des Dummy-Zellentransistors 12 kleiner
eingestellt als das des Speicherzellentransistors 11, wie
bei der Konstruktion, wie in Figuren 7A und 7B gezeigt. Das
heißt, die Relation von "C4/C3 < C2/C1" wird erhalten.
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Wie oben beschrieben, kann das Stromtreibevermögen des
Dummy-Zellentransistors kleiner eingestellt werden als das
des Speicherzellentransistors durch Ändern der
Koppllungsverhältnisse der Zelltransistoren sowie durch
Ändern der Kanallängen der Zelltransistoren. Somit kann die
Beziehung von "I1 > I2 > I3" ohne Scheitern erhalten werden
und der gleiche Effekt, der erhalten wird in der vorherigen
Ausführungsform, kann erhalten werden.
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Weiterhin werden bei der obigen Ausführungsform entweder die
Kanallängen oder die Kopplungsverhältnisse des
Speicherzellentransistors und Dummy-Zellentransistors
geändert, aber es ist natürlich möglich, sowohl die
Kanallängen als auch die Kopplungsverhältnisse davon zu
ändern.
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Bezugszeichen in den Patentansprüchen dienen zum besseren
Verständnis und sollen den Schutzumfang nicht beschränken.