JPH027293A

JPH027293A - 不揮発性メモリ回路装置

Info

Publication number: JPH027293A
Application number: JP63156462A
Authority: JP
Inventors: Nobutaka Kitagawa; 信孝北川; Makoto Ito; 真伊東
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-06-24
Filing date: 1988-06-24
Publication date: 1990-01-11
Anticipated expiration: 2010-07-31
Also published as: EP0347909A2; JPH0770235B2; US4972378A; KR900000916A; KR920001077B1; EP0347909A3; EP0347909B1; DE68919545T2; DE68919545D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は、半導体集積回路装置内に設けられた不揮発性
メモリ回路に関し、特に広範囲な電源電圧範囲に於ても
安定した回路動作が得られる様、ダミーセルと対象セル
（読み出しの対象となるメモリセルトランジスタ）を用
い、その電流差によつて対象セルの記憶データを検知す
るセンス回路を有するメモリに使用されるものである。

（従来の技術）従来、不揮発性メモリの読み出し回路は第５図に示す様
に、基準電圧■ｒ８ｆとメモリ読み出し信号ｖｉｎとを
コンパレートするのが一般的に行なわれていた。しかし
ながら比較器１、基準電圧発生回路２、中間電位発生図
Ｆ！！１３などアナログ的な要素が多いため、電源電圧
範囲、消費電力の面で不利であった。第５図中４はメモ
リセルトランジスタ、５はカラムデコーダを構成するカ
ラム選択トランジスタ、Ｖｏｏは電源である。中間電位
発生回路３はメモリセル４のドレインに電源■ｃｏより
低い電圧”ＤＤを印加するためのものである。

（発明が解決しようとする課題）そこで本出願人は、回路をＣＭＯＳダイナミック化し、
ダミーセルとの比較にて対象セルの論理を読み取る方式
を提案した（特願昭６３−５５３７３号）、これにより
広範囲な電源電圧範囲で安定した動作を低消費電力化を
図りつつ実現させる回８構成が得られた。

第６図はこの先願の回路図、第７図は同回路の信号波形
図である。第６図において１１は対象セル、１２ダミー
セル、１３はカラム選択トランジスタ、１４はプリチャ
ージ用トランジスタ、１５はディスチャージ用トランジ
スタ、１６はフリップフロップでなるセンスアンプ、φ
ＲＯ１４はプリチャージの切り換え信号である０列選択
トランジスタ１３のゲートは、電源■。０より低い中間
電位Ｖ　Ｄ　Ｄ　”Ｃ″駆動される。

次に、このメモリ回路におけるデータ読み出し動作につ
いて説明する。まず、信号φＲＯＨが“０“レベルにな
り、Ａｌｌプリチャージ用トランジスタ１４がオン状態
になる。これによりノードＡは電源電位■。０までプリ
チャージされる。このとき、Ａ　Ｃ！ディスチャージ用
トランジスタ１５はオフ状態になり、電源電位Ｖ。０と
アース電位との間には直流貫通電流は流れない。一方、
Ｂ側トランジスタ１４がオン状態、Ｂ側トランジスタ１
５ガオフ状態になり、センスアンプ１６に接続されたノ
ードＢは電源電位Ｖ。０までプリチャージされる。この
場合、ノードＡ、Ｂが共にｖｃｏレベル、すなわち“１
″レベルになるため、センスアンプ１６の出力データＤ
。、１は“０”になる。

次に、ａ号φＲＯＨが“１″レベルに変化することによ
ってＡ側トランジスタ１５がオン状態になり、ＡＩＰＩ
対象メモリセル１１のソースかアース電位に設定される
。また、列選択アドレスに応じていずれか１個のＡ側列
選択用トランジスタ１３が選択され、選択されたトラン
ジスタ１３のゲートに中間電位ＶＤＤが印加される。こ
れにより、列選択用トランジスタ１３がオンするが、そ
のゲート電位はｔｉｔ位Ｖｃｏよりも低い値であるため
、この列選択用トランジスタ１３に接続されたＡ側ビッ
ト線１７には電源電位ｖｃｃよりも低い電位が出力され
る。一方、ロードアドレスに応じていずれか１本のワー
ド線１８が選択される。これにより、選択されたワード
線１８に接続されているＡ側メモリセル１１のゲートに
“１″レベルの駆動信号が印加される。これにより、電
源電位Ｖｃｃよりも低い電位が出力されているビット線
１７と、選択ワード線１８との交差位置に配置されたＡ
ｆＪｌ対象メモリセル１１が選択される。いま、この選
択メモリセルの閾ｉ電圧が低い状態でプログラムされて
いるならば、このメモリセルはオン状態となり、ビット
線１７及びノードＡはアース電位にディスチャージされ
る６選択対象メモリセルの閾値電圧が高い状態でプログ
ラムされているならば、このメモリセルはオフ状態とな
り、ビット線１７及びノードＡはディスチャージされな
い。

一方、信号’ＲＯＭが“１″レベルに変化することによ
ってＢｒｆＡＪトランジスタ１５もオン状態になり、か
つＡ側列選択用トランジスタ１３のいずれか１つが選択
されるときに、同時にＢ側トラジスタ１３のゲートに中
間電位■ＤＤが供給される。これによりノードＢの電位
は■ｃｃがらディスチャージされる。ここで、いま、上
記選択されたＡ側メモリセル１１の閾値電圧が低く、ノ
ードＡの電位がディスチャージされる場合、Ｂ側タミー
セル１２のソース、ドレイン間電流がＡＩ？１１メモリ
セル１１の約半分となるように設定されているため、ノ
ードＡの電位の方がノードＢの電位よりも速くアース電
位に近づくため、センスアンプ１６の出力データＤ。ｕ
ｔは“Ｏ”レベルから“１”レベルに反転する。選択さ
れたＡ側メモリセル１１の閾値電圧が高い場合、ノード
Ａの電位はディスチャージされず、ノードＢの電位がデ
ィスチャージされるため、センスアンプ１０の出力デー
タＤ。、ｔは元の“０″レベルのまま変化しない。この
ようにして選択メモリセルからデータ読み出しが行なわ
れる。なおり側対像メモリセル１１が選択される場合も
、上記動作と対応して考えることができる。

この第６図の不揮発性メモリ回路では、列選択用トラン
ジスタ１３のゲートに、電源電位■。。よりも低い電位
を印加することによってセル１１゜１２のドレイン電位
を低く抑えるようにしている。

列選択用トランジスタにゲート電位を供給する電位供給
回路は、列選択用トランジスタのゲート容量を充電すれ
ばよく、この電位供給回路の電流容量を少なくでき、構
成が簡単になる。さらにこの回路ではセンスアンプ１６
が接続されたノードをプリチャージ用トランジスタで電
源電位にプリチャージし、対象メモリセルの選択時には
各対象メモリセルのソースをディスチャージ用トランジ
スタでディスチャージするようにしているので、電源Ｖ
。０とアース間に直流貫通を流は発生せず、消費を流の
低減化を図ることができる。しかも、センスアンプ１６
が接続されたノードはｔｍ電位■ｃｃである電位までプ
リチャージされるので、センスアンプ接続ノードの電位
振幅が十分に大きくなり、このノードに接続されるセン
スアンプを論理ゲート回路を用いて構成することができ
る。このため、第８図の如くセンスアンプにおける電源
マージンの向上つまり正常動作を保障する電源電圧範囲
の拡大、並びに消費を流の低減化を図ることができる。

しかしながら、上記ダミーセルを用いた方式でも、セル
の素子寸法（例えばトランジスタのチャネル＠Ｗ／チャ
ネル長し）等については特定の設定条件、つまり広範囲
な電源電圧に於て、非書き込み（“１′″に対応）対象
セル電流のソース、ドレイン間電流をＩ１、ダミーセル
のソース、ドレイン間電流をＩ２、書き込み済（“０”
に対応）対象セルのソース、ドレイン間電流を１３とし
たとき、必ずＩｌ　＞Ｉ２　＞Ｉ３どなるようにマスク
寸法の条件を満足させないと、期待した回路動作が期待
した電源電圧範囲にて得られない可能性があった。

本発明は上記実情に鑑みてなされたもので、広範囲なｔ
源雷圧にて安定した正常動作か期待できる不揮発性メモ
リ回路を満足することを目的とする。

［発明の構成］（課題を解決するための手段と作用）本発明は、半導体集積回路装置内に設けられた電気的書
き込み可能不揮発性メモリ回路に於て、読み出しの対象
となったメモリセルトランジスタ（以下対象セル）及び
これと同時に同一条件にて駆動されるダミーセルトラン
ジスタ（以下ダミーセル）と、前記対象セルとダミーセ
ルのｔ流特性の差によって対象セルの書き込み状態を論
理値に変換する論理ゲート回路でなるセンスアンプとを
有し、前記各セルは、非書き込み対象セルのソース、ド
レイン間電流を１１　、ダミーセルのソース、ドレイン
間電流をＩ２、書き込み済対象セルのソース、ドレイン
間電流を１３としたとき、１１＞Ｉ　２　＞　Ｉ　３の
関係を持つ構成とした事を特徴とする不揮発性メモリ回
ｆＩ＠装置である。また本発明は、このメモリ回路装置
に於て、対象セルとダミーセルは同一製造工程にて製造
され、トランジスタの素子寸法と、第１層ポリ・シリコ
ンにて構成されるフローティング・ゲート及び第２層ポ
リ・シリコンにて構成されるコントロールゲートによっ
て構成されたセルに於るカッブリング比であるコントロ
ールゲート、フローティングゲート間容量／フローティ
ングゲートと基板間容量とのうち、いづれかもしくは両
方を異ならせた事を特徴とする。

また本発明は上記メモリ回路装置に於て、トランジスタ
の寸法比であるチャネル幅／チャネル長を、対象セルの
それに比べダミーセルのそれを１／１．５〜１／３にし
た事を特徴とする。

即ち本発明は、必ずＩｆ＞Ｉ２＞Ｉ３の関係として正常
動作を確保する。またその具体的手段として、セルトラ
ンジスタの電流を規定する素子閾値、ゲート、ソース間
電圧、カップリング比、素子寸法の支配的４項目に関し
、ダミーセルと対象セルを同じ製造工程にて製造し、ま
た回路的に同じゲート、ソース間電圧にて駆動させる事
で前者２項目を同一条件とし、ダミーセルの素子寸法と
カップリング比についていずれか一方または両方を対象
セルと異なる様設定する事で、上記目的を達成するもの
である。

更に具体的に云えは、同一製造工程にてダミーセル、対
象セルを製造するため、共に素子閾値（第２図の各セル
トランジスタの電流特性での初期閾値）が等しくなって
おり、また書き込み済対象セルの電流特性は非書き込み
の場合に比べて素子間値のみが数Ｖ（Δ■ｔｈ）シフト
した特性を持つ、また第２図に於て、ダミーセルの素子
寸法及びまたはカップリング比のみを加減し、ダミーセ
ルの電流能力を低下させる。回路的に同一のゲート、ソ
ース間電圧にて共に駆動されるため、上記二つのみが支
配的にダミーセルの特性を決める事になる。この時、例
えばダミーセルの素子寸法比（チャネル幅／チャネル長
）を対象セルのそれに比べ１／２程度にするのは容易に
実現が可能であり、書き込みセルの閾値シフト値２Ｖ（
第２図のΔ■ｔｈ）程度であってら、初期の閾値を２■
として、２ｖ〜７Ｖ（第２図の電源雷圧保ｉ範囲）程度
の広範囲なｔ源雷圧に渡って電流の大小関係を満足させ
る事が可能である。そして電流関係が上記の如く、非書
き込み対象セル電流〉ダミーセルを流〉書き込み済対象
セル電流となっている間は、読み取り回路としてのセン
スアンプの二つの入力の内、対象セルが非書き込みの場
合は、対象セル側が素早く変化し、対象セルが書き込み
済の場合はダミーセル側が早く変化する。従ってどちら
側の入力が先に変化したかによってセンスアンプが特定
の状態へ導かれ、論理が正常に読まれた事になる。

（実施例）以下図面を参照して本発明の一実施例を説明する。第１
図に、本発明を適用した第６図る１使用されるＩＣパタ
ーン例を示す、第１図におｔｌて２１はソース、２２１
は対象セルトランジスタのドレイン、２２２はダミーセ
ル列のドレイン、ＦＧｌは対象セルのフローティングゲ
ート、ＦＧ２はダミーセルのフローティングゲートＣＧ
１は対象セルのコントロールゲート、ＣＧ２はダミーセ
ルのコントロールゲート、Ｌｌは対象セルのチャネル長
、Ｌ２はダミーセルのチャネル長である。上記対象セル
とダミーセルは、同一製造工程にて製造され、対象セル
トランジスタに比べ、ダミーセルのチャネル長をＬｌ　
＜Ｌ２と長くするのみで、他の寸法は一切変えていな髪
１．このチャネル長を設定する寸法は以下の手順にて行
なう、まず、第６図に使用されるとして、プリチャージ
状態でのセルのドレイン電圧をｖＯ８、ゲート電圧はＶ
。Ｃとし、βを定数、Ｗｏ／Ｌｏ　を対象セルのＷ／Ｌ
、Ｗｄ／ＬｄをダミーセルのＷ／Ｌ、■ｔｈｏを初期閾
値として、三極管動作している対象セルとダミーセルの
Ｋｌを導くと、非書き込み対象セル電流■。ｎｃｅ書き込み済対象セル電流Ｉ。ｆｆｃｅダミーセルの電流■ｄｕｌここで電流の条件、■ｏｎｃｅｌｌ〉Ｉｄｕｎ＋を満足
さくＩｔ！−満足させるには ■ｏｆｆｃｅｌｌ　　　ｄｕｉを満たせばよい事が分る。具体的に代入してみると、Ｖ
　　＝８Ｖでも”ｔｈｏ＝ΔＶ　ｔ　ｈ　＝２　Ｖ　、
　Ｖ　ＤＳＣ＝５Ｖ時でも電流条件を満足させるためには、従って対
象セルに比べダミーセルの素子寸法比を０．４３以上と
すればよい事が分る。この様な場合単純にチャネル長を
２倍にする事でも十分に電流関係が満足される。一般的
には１．５倍〜３倍に素子寸法比を設定する事で十分に
満足される。

第３図はセルのカップリング比を異ならせて、前記セル
電流条件を満足させる場合を示すセル断面図である６図
中ＣＧはポリシリコンよりなるコントロールゲート、Ｆ
Ｇはポリシリコンよりなるフローティングゲート、３１
は酸化膜、３２゜３３はソース、ドレイン、３４はＰ型
基板、Ｃ１はフローティングゲート、基板間容量−Ｃ２
はコントロールゲート、フローティングゲート間容量で
ある。ここで、カップリング比をＣ２／ＣＩ　とする。

第４図はダミーセルをｉ＆３ｉ！ｉｔ流東件にするため
のセルトランジスタの電流特性図で、ＩＤｓはソース、
ドレイン間電流、ｖＧｓはソース、ドレイン間電圧であ
る。ここで第４図（ａ）は書き込みによる閾値の変化Δ
Ｖ１ｈを示す図、第４図（ｂ）は同一カッブリング比に
てＷ／Ｌのみを考えた時の特性（傾きのみが変化する）
図で、これは第１図の場合に対応する。第４図（Ｃ）は
同−Ｗ／Ｌにてする）図で、これは第３図の場合に対応
する。このようにして第２図の如き電流条件、つまり前
記セル電流条件Ｉ５　＞Ｉ２　＞Ｉ！を得るものである
。

［発明の効果コ（１）本発明の適用により、低消費電力化を実現しつつ
、広範囲な電源電圧に於てし安定した動作を容易に実現
させる事が出来る。

（イ）ダミーセルと対象セルを同一製造工程にて製造す
る事により整合性が良くなり、製造バラツキによる閾値
の変動等に対しても安定した電流の大小関係が実現され
る。

（ロ）素子寸法とカップリング比との一方または両方の
みを対象セルとダミーセルで異ならせる事により、回路
構成、その他を大きく変える事なく、安定した動作が可
能である。

（ハ）最低限ダミートランジスタのチャネル長を長くす
るのみで前記セル電流条件を満足できる。

（ニ）チャネル長のみ長くするにしても１．５倍〜３倍
でよく、パターン面積的デメリットがほとんどない。

（ホ）プロセス的、動作条件的に最悪の状態で書き込ま
れた書き込みセルの閾値変化量に於ても電源電圧範囲内
でダミーセルの電流が書き込み済セルの電流より少なく
なる事のない種設定する事も簡単に実現出来る。

（２）従来のプロセスを変える必要がない。

（３）論理ゲート回路でなるセンスアンプを用いること
で飛躍的に電源電圧範囲を拡大する事が出来る。

（４）同様の理由で消費を流の増加もない。

【図面の簡単な説明】

第１図は本発明の一実施例を示すパターン平面図、第２
図は同作用を示す特性図、第３図は本発明の他の実施例
を示す断面図、第４図は前記実施例の作用を示す特性図
、第５図は従来例の回路図、第６図は本発明が適用され
る先願装置の回路図、第７図、第８図は同回路の作用を
示す特性図である。１１・・・対象セルトランジスタ、１２・・・ダミーセ
ルトランジスタ、ＣＧ、ＣＧｌ、ＣＧ２・・・コントロ
ールゲート、ＦＣ，ＦＧｓ　、ＦＣ２・・・フローティ
ングゲート、１３・・・カラム選択トランジスタ、１６
・・・センスアンプ、２１・・・ソース、２２１゜２２
２・・・ドレイン、３１・・・酸化膜、３２．３３・・
・ソース、ドレイン、３４・・・基板、ＣＩ・・・ＦＧ
と基板間容量、Ｃ２・・・ＣＧとＦＧ間容量。

Claims

【特許請求の範囲】

（１）半導体集積回路装置内に設けられた電気的書き込
み可能不揮発性メモリ回路に於て、読み出しの対象とな
ったメモリセルトランジスタ（以下対象セル）及びこれ
と同時に同一条件にて駆動されるダミーセルトランジス
タ（以下ダミーセル）と、前記対象セルとダミーセルの
電流特性の差によって対象セルの書き込み状態を論理値
に変換する論理ゲート回路でなるセンスアンプとを有し
、前記各セルは、非書き込み対象セルのソース、ドレイ
ン間電流をＩ＿１、ダミーセルのソース、ドレイン間電
流をＩ＿２、書き込み済対象セルのソース、ドレイン間
電流をＩ＿３としたとき、Ｉ＿１＞Ｉ＿２＞Ｉ＿３の関
係を持つ構成とした事を特徴とする不揮発性メモリ回路
装置。
（２）前記請求項１に於て、対象セルとダミーセルは同
一製造工程にて製造され、トランジスタの素子寸法と、
第１層ポリ・シリコンにて構成されるフローティング・
ゲート及び第２層ポリ・シリコンにて構成されるコント
ロールゲートによって構成されたセルに於るカップリン
グ比であるコントロールゲート、フローティングゲート
間容量／フローティングゲート、基板間容量とのうち、
いづれかもしくは両方を異ならせた事を特徴とする不揮
発性メモリ回路装置。
（３）前記請求項１に於て、トランジスタの寸法比であ
るチャネル幅／チャネル長を、対象セルのそれに比べダ
ミーセルのそれを１／１．５〜１／３にした事を特徴と
する不揮発性メモリ回路装置。