JPS6258496A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は例えば不揮発性メモリセルを使用した半導体
記憶装置に係り、特にメモリセルに対して所定のバイア
スを供給するバイアス回路を改良した半導体記憶装置に
関する。

［発明の技術的背景］ 電気的にデータがプログラムでき、かつ紫外線の照射に
よりデータ消去を行なうことができる不揮発性半導体記
憶装置はＥＦＲＯＭとして良く知られている。このＥＦ
ＲＯＭで使用されるメモリセルは、一般に浮遊ゲートお
よび制御ゲートからなる二重ゲート構造を有するＭＯＳ
トランジスタで構成されている。上記浮遊ゲートはどこ
にも接続されず電気的に浮遊状態にされており、データ
の書込みはこの浮遊ゲートに電子を注入することにより
行われる。すなわち、例えばソースをアース電位に設定
し、ドレインおよび制御ゲートを高電位に設定すること
により、ドレイン近傍のチャネル領域にインパクトアイ
オナイゼーション（ｉｌＲＩ）ａＣｔ　１ＯｎｉＺａｔ
ｉｏｎ　）を発生させ、これにより電子、正孔対を生じ
させ、このうち電子をゲート絶縁膜を介して浮遊ゲート
に注入することにより書込みが行われる。書込みが行わ
れたメモリセルでは浮遊ゲートが負極性に帯電して、閾
値電圧が例えば初期には１Ｖであったものが５Ｖ以上に
上昇するため、制御ゲートに５■の通常の読み出し電圧
を供給してもこのメモリセルはオン状態にならない。他
方、書き込みが行われないメモリセルでは閾値電圧が初
期値の１■のままであるため、制御ゲートに５ｖの読み
出し電圧を供給するとオン状態になる。この種の記憶装
置ではこのようにしてデータのプログラムが行われる。

そして書き込まれたデータの消去はメモリセルに紫外線
を照射することにより行われる。すなわち、紫外線の照
射により、予め浮遊ゲートに蓄積されていた電子にエネ
ルギーが与えられ、この電子がゲート絶縁膜を越えて基
板や制御ゲート等に放出される。

従って、消去後にメモリセルの閾値電圧は初期の１■に
戻される。

第３図は上記のようなメモリセルを使用した従来の不揮
発性半導体記憶袋＠（以下、ＥＰＲＯＭと称する）の概
略的構成を示す回路図である。図において１１は上記の
ように浮遊ゲートおよび制御ゲートの二重ゲート構造を
有するＭＯＳトランジスタからなるメモリセルである。

このメモリセル１１のソースはアース電圧Ｖｓｓに接続
されている。

このメモリセル１１の制御ゲートには行線１２が接続さ
れており、行＄１１２の信号でこのメモリセル１１が選
択的に駆動される。上記メモリセル１１のドレインはエ
ンハンスメント型の列選択用ＭｏＳトランジスタ１３を
介してデータ検出ノード１４に接続されている。上記ト
ランジスタ１３のゲートには列デコーダの出力が供給さ
れる列選択線１５が接続されており、この列選択線１５
の信号でトランジスタ１３が選択的に駆動される。上記
ノード１４と電ｉｌ！電圧Ｖｃｃとの間には負荷トラン
ジスタとして、閾値電圧がほぼＯＶ近傍の値に設定され
たＭｏＳトランジスタ（以下、このようなｒＡＩ電圧を
持つＭＯＳトランジスタをＩ型ＭＯ８トランジスタと称
する）１６のソース、ドレイン間が挿入されている。

さらに上記ノード１４にはデプレッション型（以下、Ｄ
型と称する）のＭＯＳトランジスタ１７およびエンハン
スメント型（以下、Ｅ型と称する）１７）ＭＯＳトラン
ジスタ１８からなるいわゆるＥ／Ｄ型インバータ１９の
入力端子が接続されており、このインバータ１９の出力
端子は上記Ｉ型トランジスタ１６のゲートに接続されて
いる。上記■型のトランジスタ１θおよびインバータ１
９は、メモリセル１１のドレインにＮ課電圧Ｖｃｃより
も低いバイアスを供給するためにノード１４の電位振幅
を制限するバイアス回路２０を構成している。上記ノー
ド１４と電源電圧Ｖｃｃとの間には負荷トランジスタと
しての■型ＭｏＳトランジスタ２１のソース、ドレイン
間が挿入されている。さらに上記ノード１４にはＤ型の
ＭＯＳトランジスタ２２およびＥ型のＭＯＳ　トランジ
スタ２３からなるＥ／Ｄ型インバータ２４の入力端子が
接続されており、このインバータ２４の出力端子は上記
Ｉ型トランジスタ２１のゲートに接続されている。そし
て上記Ｉ型のトランジスタ２１およびインバータ２４も
、上記メモリセル１１のドレインに電源電圧Ｖｃｃより
も低いバイアスを供給するためにノード１４の電位振幅
を制限するバイアス回路２５を構成している。ただし、
バイアス回路２５ではトランジスタ２２と２３のβ比が
バイアス回路２０よりも大きく設定されており、同一人
力電位に対してバイアス回路２５内のインバータ２４の
出力電位が低くなるように設定されている。従って、上
記バイアス回路２５は後述する一方の入力ノードの電位
低下を防止する目的で設けられている。

上記ノード１４にはざらにＩ型のＭＯＳトランジスタ２
６のソース、ドレイン間の一端が接続されており、この
トランジスタ２６のソース、ドレイン間の他端は後述す
るセンスアンプの一方入力端子が接続された一方の入力
ノード２７に接続されている。

上記トランジスタ２６のゲートは上記バイアス回路２０
内のインバータ１９の出力端子に接続されている。

また上記入力ノード２７と電源電圧Ｖｃｃとの間には、
ゲートがＶｃｃに接続された■型のプルアップ用ＭＯＳ
トランジスタ２８のソース、ドレイン間が挿入されてい
る。

ここで上記トランジスタ２６はノード１４とノード２７
とを分離するために設けられているものであり、さらに
トランジスタ２８は振幅が制限されたノード１４の電位
をＶｃｃまで拡大するために設けられている。

上記センスアンプの他方入力端子が接続されている他方
の入力ノード２９には基準電位発生回路３０が設けられ
ている。この基準電位発生回路３０は上記メモリセル１
１とは異なるチャネル幅およびチャネル長を持ち、浮遊
ゲートが中性状！ｇ（“１゛ルベルの記憶状態）にされ
かつ制御ゲートがＶｃｃに接続されたダミーセル３１、
上記列選択用ＭＯＳトランジスタ１３と同等に構成され
、ゲートがＶｏｏに接続され、常時選択状態にされてい
るＭＯＳトランジスタ３２、メモリセル側のバイアス回
路２０および２５と同様に構成されているバイアス回路
３３．３４、前記トランジスタ２Ｂに相当するＩ型のＭ
ＯＳトランジスタ３５、前記トランジスタ２８に相当す
る■型のＭｏＳトランジスタ３６およびソース、ドレイ
ン間がセンスアンプの他方の入力ノード２９との間に挿
入され、ゲートがＶｃｃに接続されたＩ型のＭＯＳトラ
ンジスタ３７で構成されている。

この基準電位発生回路３０では、上記メモリセル１１で
“１″レベルのデータが読み出されたときにノード２７
に発生する低電位と、メモリセル１１で゛０ルベルのデ
ータが読み出されたときにノード２７に発生する高電位
とのほぼ中間の電位を基準電位として発生するよ、うに
ダミーセル３１のチャネル幅およびチャネル長が設定さ
れている。なお、この基準電位発生回路３０に設けられ
ているＩ型のトランジス、り３７は本来の負荷用トラン
ジスタ３６に対して並列に接続されており、このトラン
ジスタ３７によリノード２９の充電能力が高められてい
る。

センスアンプ４０は上記メモリセル１１から読み出され
る微少信号を検出するため、一方および他方の入力ノー
ド２７．２９相互間の電位差を増幅するものであり、Ｄ
型の負荷ＭＯＳトランジスタ４１．４２、ゲートが上記
一方および他方の入力ノード２７．２９それぞれに接続
された■型の駆動ＭＯＳトランジスタ４３．４４、電流
源用のＤ型ＭＯＳトランジスタ４５およびゲートにチッ
プ選択信号ＧＥが供給され上記トランジスタ４５を動作
状態に設定するＥ型のＭＯＳトランジスタ４６からなる
差動増幅回路４７およびＩ型のＭＯＳトランジスタ４８
．４９とＥ型のＭｏＳトランジスタ５０．５１とからな
り上記差動増幅回路４７の一対の出力が供給されるフリ
ツプフロツプ回路５２とから構成されている。そしてこ
のセンスアンプ４０で検出されたデータが出力回路６０
に供給され、この出力回路６０からデータが出力される
。

このような構成のＥＰＲＯＭにおいてメモリセル１１か
らデータの読み出しを行なう場合の動作を第４因の曲線
図を用いて説明する。第４図は横軸に差動増幅回路４γ
の一方および他方の入力ノード２７．２９の入力電位■
ｉｎ、基準電位Ｖｒｅｆを、縦軸に差動増幅回路４７の
出力電位ＶＯｕｔをそれぞれとったものである。いま、
データの読み出し時にメモリセル１１の記憶データが“
１”レベルであればこのメモリセル１１に電流が流れ、
ノード１４の電位が低下し、これにより一方の入力ノー
ド２７の電位Ｖｉｎが他方の入力ノード２９の基準電位
ｙ　ｒｅｒよりも低くなる。このときのノード２７．２
９相互間の電位差が差動増幅回路４７で増幅され、その
出力電位ｖｏｕｔは低電位となる。この後、センスアン
プ４０からは反転信号の“０”レベルのデータが出力さ
れる。他方、メモリセル１１の記憶データが゛０″レベ
ルであれば、上記電流は流れず、従ってノード１４の電
位は上昇し、これによりノード２１の電位Ｖｉｎがノー
ド２９の基準電位Ｖ　ｒｅｆよりも高くなり、差動増幅
回路４７の出力電位ｖｏｕｔは高電位となる。

この後、センスアンプ４０からは“１°°レベルのデー
タが出力される。

ところで、この従来装置ではデータ読み出しの高速化を
図るためにバイアス回路２０．２５内にＥ／Ｄインバー
タ１９．２４を設けるようにしている。すなわち、ノー
ド１４の電位変化がインバータ１９．２４により増幅さ
れ、その出力電位すなわち負荷トランジスタ１６．２１
のゲート電位振幅が大きくされる。

このため、ノード１４の電位が短時間で設定され、これ
によりデータの読み出し速度の高速化が達成されている
。

［背景技術の問題点コ ところで、中性状態にされている浮遊ゲートはデータの
書き込みが行われなくとも、長時間の使用により電子が
序々に注入され、これによりデータの反転が起こる。こ
のような誤書き込みを防止するだめに、メモリセル１１
のドレイン電位はできるだけ低くする必要があり、例え
ば約１．５Ｖ以下にしなければならない。

第５図は上記従来装置のバイアス回路２０等で使用され
ているＥ／Ｄ型インバータのβ比を変えたときの入出力
特性曲線図であり、横軸には入力電位Ｖｉｎが、縦軸に
は出力電位ｖｏｕｔがそれぞれとられている。このＥ／
Ｄ型インバータを用いたバイアス回路２０において、メ
モリセル１１のドレイン電位を約１．５ｖ以下にするた
めには、第５図の特性曲線において入力電位および出力
電位が共に約１．５■となるようなβ比を選択しなけれ
ばならない。β比をこのように設定にすると、インバー
タの入出力特性の振幅が大きくなってしまう。

第６図は上記ノード１４とノード２７の電位関係を示す
特性曲線図であり、横軸にはノード１４の電位Ｖ１４が
、縦軸にはノード２７の電位Ｖ２７がそれぞれとられて
いる。そして図中破線で示したものが上記従来装置にお
ける特性曲線である。インバータの入出力特性の振幅が
大きくなるとこの特性曲線の傾きが大きなものとなり、
差動増幅回路４７の動作範囲が約０．０２Ｖと非常に狭
くなってしまう。

メモリセルが微細化されてくると、素子寸法のバラツキ
、閾値電圧のバラツキ等により、メモリセルの特性が大
きく変化する。従って、例えば１”レベルの状態にある
メモリセルの閾値電圧に高いものが発生したとき、差動
増幅回路４７の動作範囲が非常に狭くなっているために
、アース電圧Ｖｓｓに混入するノイズよりセンスアンプ
４０が容易に発振を起こすという問題がある。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、製造工程上のバラツキおよびノイズの
混入に対して強くかつデータの読み出し速度の高速化を
図ることができる半導体記憶装置を提供することにある
。

［発明の概要］ 上記目的を達成するためこの発明にあっては、メモリセ
ルトランジスタの電流通路の一端を第１の電源に結合し
、上記メモリセルの電流通路の他端と第２の電源との間
に負荷トランジスタの電流通路を挿入し、上記メモリセ
ルの電流通路の他端の信号を信号反転回路に入力し、こ
の信号反転回路の出力を上記負荷トランジスタのゲート
に供給し、上記信号反転回路に供給する動作電圧を降下
させることにより上記信号反転回路の出力振幅を制限す
るようにしている。

［発明の実施例］ 以下、口面を参照してこの発明の詳細な説明する。

第１図はこの発明に係る不揮発性半導体記憶装置（ＥＰ
ＲＯＭ）の一実施例の構成を示す回路図である。この実
施例装置が前記第３図に示す従来装置と興なっている点
は、バイアス回路２０内のインバータ１９のトランジス
タ１７とＶｃｃとの間に夏型のＭｏ８　トランジスタ７
１が挿入されている点にある。さらにバイアス回路２０
内にはＶｃｃとＶｓｓとの間に２個の夏型のＭＯＳトラ
ンジスタ７２．７３のソース、ドレイン間が直列に挿入
されており、この両トランジスタ７２．７３のゲートは
Ｖｃｃに接続されている。そして両トランジスタ７２．
７３の直列接続点が上記トランジスタ７１のゲートに接
続されている。

すなわち、上記両トランジスタ７２．７３は電源電圧Ｖ
ｃｃを分割してＶｃｃよりも低い電圧を発生する電圧分
割回路を構成しており、ここで発生された電圧が上記夏
型のトランジスタ７１のゲートに供給される。またこの
トランジスタ７１は前記ＥＺＤ型インバータ１９とＶｃ
ｃとの間に挿入されているので、Ｖｃｃよりも降下され
た電圧がこのＥ／Ｄ型インバータ１９に動作電圧として
供給される。

すなわち、上記トランジスタ７１．７２．７３はＴｉ源
電圧Ｖｃｃを降下してインバータ１９に供給する電圧降
下回路を構成している。これと同様にバイアス回路２５
でも上記夏型のＭｏＳトランジスタ７１．１２、７３に
対応したトランジスタ７４．７５．７６からなる電圧降
下回路が設けられている。さらにこれに伴い、基準電位
発生回路３０内の２個のバイアス回路でも同様の電圧降
下回路が設けられている。

このような構成のＥＰＲＯＭでも、データの読み出し時
に、メモリセル１１の記憶データが“１″レベルであれ
ばメモリセル１１に電流が流れ、ノード１４の電位が低
下し、これによりノード１８の電位がノード２４の基準
電位よりも低くなる。このときのノード２７．２９相互
間の電位差がセンスアンプ４０で検知され、センスアン
プ４０からは反転信号の０”レベルのデータが出力され
る。他方、メモリセル１１の記憶データが“０”レベル
であればノード２７の電位がノード２９の基準電位より
も高くなって、センスアンプ４０からは“１”レベルの
データが出力される。

またノード１４の電位変化がインバータ１９および２４
により増幅され、その出力電位の振幅が大きくされるの
で、ノード１４の電位が短時間で設定され、従来装置と
同様にデータの読み出し速度の高速化が達成されている
。

さらにこの実施例装置では、アース電圧Ｖｓｓの微少な
変動によるセンスアンプ４０の誤動作を防止するために
インバータ１９の増幅率が小さく設定される。この増幅
率の設定は駆動用のトランジスタ１８のチャネル幅Ｗを
小さくしてインバータ１９のβ比を小さくすることによ
り達成されている。そして、インバータ１９の動作電圧
を変えずにトランジスタ１８のチャネル幅Ｗを小さくす
れば、インバータ１９の入出力特性の振幅が大きくなっ
てしまう。

ところが、この実施例ではインバータ１９の動作電圧を
Ｖｃｃよりも低下させることにより出力振幅を制限する
ようにしている。

第２図は上記実施例＠置において、Ｖｃｃが５Ｖのとき
にインバータ１９の動作電圧を例えば３゜５ｖまで下げ
たときに、そのβ比を種々に変化させたときの入出力特
性曲線図であり、横軸にはインバータ１９の入力電位Ｖ
ｉｎが、縦軸には同じく出力電位ｖｏｕｔがそれぞれと
られている。このように動作電圧が低下されたインバー
タ１９では入出力電位が共に１，５Ｖになるようにβ比
を設定しても、出力振幅を低く押さえることができる。

このような特性を持つインバータ１９を使用した場合の
、前記ノード１４とノード２７の電位関係を示す特性曲
線を第６図の実線で示す。従来に比較して、負荷トラン
ジスタ１６を駆動するインバータの出力振幅が押さえら
れているため、トランジスタ１６および２６のゲートに
供給される電位の変化が押さえられるので、第６図に実
線で示される特性曲線の傾きは破線で示される従来のも
のよりもなだらかなものとなる。この結果、メモリセル
１１のドレイン電位を１．５Ｖに保ったまま、差動増幅
回路４７の動作範囲が約ｏ、ｉｖと従来の５倍に広がる
。従って、メモリセルの特性が変化し、高い閾値電圧の
ものが発生しても、差動増幅回路４７の動作範囲が広く
されているので、アース電圧Ｖｓａにノイズが混入して
もセンスアンプ４０が発振を起こす恐れはない。これに
よりノイズマージンが広くなる。

すなわち、この実施例装置ではインバータ１９のトラン
ジスタ１８のチャネル幅Ｗを小さくして増幅率を下げて
も、出力振幅を押さえることができ、これによりメモリ
セル１１のドレイン電位を低く保つことができ、誤書込
みの発生を防止することができる。しかもセンスアンプ
４０の発振防止はインバータ１９の増幅率を下げること
によって達成されている。

なお、この発明は上記実施例に限定されものではなく種
々の変形が可能であることはいうまでもない。例えば上
記実施例ではインバータ１９等がＥＺＤ型の場合につい
て説明したが、これは記憶装置全体をＣＭＯ８回路化す
る場合には駆動用トランジスタ１８の代わりにＮチャネ
ルのものを、負荷用トランジスタ１１としてＰチャネル
のものをそれぞれ使用するようにしてもよい。さらに上
記実施例ではこの発明をＥＰＲＯＭに実施した場合につ
いて説明したが、これは普通のＲＯＭに実施することが
できるのはもちろんである。また、上記実施例ではバイ
アス回路２０内の電圧分割回路として２ａｌのＩ型ＭＯ
Ｓトランジスタ７２．７３を用いる場合について説明し
たが、これはＥ型ＭＯＳトランジスタや抵抗等により電
圧分割を行なうようにものでもよい。さらにインバータ
１９とＶｃｃとの間に挿入されるトランジスタとしても
Ｉ型の他にＥ型のＭＯＳトランジスタ等も使用が可能で
ある。

［発明の効果］ 以上説明したようにこの発明によれば、製造工程上のバ
ラツキおよびノイズの混入に対して強くかつデータの読
み出し速度の高速化を図ることができる半導体記憶装置
を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例装置の構成を示す回路図、
第２図は上記実施例装置を説明するための特性曲線図、
第３図は従来装置の回路図、第４図ないし第６図はそれ
ぞれ上記従来装置を説明するための特性曲線図である。 １１・・・メモリセル、１６・・・負荷素子（Ｉ型ＭＯ
Ｓトランジスタ）、１９・・・インバータ、２０・・・
バイアス回路、３０・・・基準電位発生回路、４０・・
・センスアンプ。 出願人代理人　弁理士　鈴江武彦 の　　　寸　　ｎ　　　へ　　　−〇 １ゴ コーー 唖　　　ぐ　　　の　　　へ　　　−０と

Claims (2)

【特許請求の範囲】
1. （１）電流通路の一端が第１の電源に結合されたトラン
   ジスタからなるメモリセルと、上記メモリセルの電流通
   路の他端と第２の電源との間に電流通路が挿入された負
   荷トランジスタと、上記メモリセルの電流通路の他端の
   信号が入力として供給され、出力が上記負荷トランジス
   タのゲートに供給される信号反転回路と、上記信号反転
   回路に供給する動作電圧を降下させる電圧降下手段とを
   具備したことを特徴とする半導体記憶装置。
2. （２）前記電圧降下手段が前記第２の電源と前記信号反
   転回路との間に挿入された電圧降下用のトランジスタと
   、このトランジスタのゲートに所定バイアスを供給する
   バイアス手段とから構成されている特許請求の範囲第１
   項に記載の半導体記憶装置。