JPH0327998B2

JPH0327998B2 -

Info

Publication number: JPH0327998B2
Application number: JP19891985A
Authority: JP
Inventors: Hiroto Nakai; Masamichi Asano; Hiroshi Iwahashi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1985-09-09
Filing date: 1985-09-09
Publication date: 1991-04-17
Also published as: JPS6258495A

Description

【発明の詳細な説明】［発明の技術分野］この発明は例えば不揮発性メモリセルを使用し
た半導体記憶装置に係り、特にメモリセルに対し
て所定のバイアスを供給するバイアス回路を改良
した半導体記憶装置に関する。

［発明の技術的背景］電気的にデータがプログラムでき、かつ紫外線
の照射によりデータ消去を行なうことができる不
揮発性半導体記憶装置はEPROMとして良く知ら
れている。このEPROMで使用されるメモリセル
は、一般に浮遊ゲートおよび制御ゲートからなる
二重ゲート構造を有するMOSトランジスタで構
成されている。上記浮遊ゲートはどこにも接続さ
れず電気的に浮遊状態にされており、データの書
込みはこの浮遊ゲートに電子を注入することによ
り行われる。すなわち、例えばソースをアース電
位に設定し、ドレインおよび制御ゲートを高電位
に設定することにより、ドレイン近傍のチヤネル
領域にインパクトアイオナイゼーシヨン
（impact ionization）を発生させ、これにより電
子、正孔対を生じさせ、このうち電子をゲート絶
縁膜を介して浮遊ゲートに注入する。書込みが行
われたメモリセルでは浮遊ゲートが負極性に帯電
して閾値電圧が上昇するため、制御ゲートに通常
の読み出し電圧を供給してもこのメモリセルはオ
ン状態にならない。他方、書き込みが行われない
メモリセルでは閾値電圧が元の低い値のままであ
るため、制御ゲートに通常の読み出し電圧を供給
するとオン状態になる。この種の記憶装置ではこ
のようにしてデータのプログラムが行われる。そ
して書き込まれたデータの消去はメモリセルに紫
外線を照射することにより行われる。すなわち、
紫外線の照射により、予め浮遊ゲートに蓄積され
ていた電子にエネルギーが与えられ、この電子が
ゲート絶縁膜を越えて基板や制御ゲート等に放出
される。従つて、消去後にメモリセルの閾値電圧
は元の低い値に戻される。

第５図は上記のようなメモリセルを使用した従
来の不揮発性半導体記憶装置（以下、EPROMと
称する）の概略的構成を示す回路図である。図に
おいて１１は上記のように浮遊ゲートおよび制御
ゲートの二重ゲート構造を有するMOSトランジ
スタからなるメモリセルである。このメモリセル
１１のソースはアース電圧V_SSに接続されている。
このメモリセル１１の制御ゲートには行線１２が
接続されており、行線１２の信号でこのメモリセ
ル１１が選択的に駆動される。上記メモリセル１
１のドレインはエンハンスメント型の列選択用
MOSトランジスタ１３を介してデータ検出ノー
ド１４に接続されている。上記トランジスタ１３
のゲートには列デコーダの出力が供給される列選
択線１５が接続されており、この列選択線１５の
信号でトランジスタ１３が選択的に駆動される。
上記ノード１４と電源電圧V_CCとの間には負荷ト
ランジスタとして、閾値電圧がほぼ0V近傍の値
に設定されたMOSトランジスタ（以下、このよ
うな閾値電圧を持つMOSトランジスタをＩ型
MOSトランジスタと称する）１６のソース、ド
レイン間が挿入されている。さらに上記ノード１
４には、Ｉ型のMOSトランジスタ１７のソース、
ドレイン間の一端が接続されており、このトラン
ジスタ１７のソース、ドレイン間の他端は後述す
るセンスアンプの一方入力端子が接続された一方
の入力ノード１８に接続されている。上記ノード
１４にはデプレツシヨン型（以下、Ｄ型と称す
る）のMOSトランジスタ１９およびエンハスメ
ント型（以下、Ｅ型と称する）のMOSトランジ
スタ２０からなるいわゆるＥ／Ｄ型インバータ２
１の入力端子が接続されており、このインバータ
２１の出力端子は上記Ｉ型トランジスタ１６およ
び１７それぞれのゲートに接続されている。また
上記入力ノード１８と電源電圧V_CCとの間には、
ゲートV_CCに接続されたＩ型にプルアツプ用MOS
トランジスタ２２のソース、ドレイン間が挿入さ
れている。

ここで上記トランジスタ１６，１７，２２およ
びインバータ２０からなる回路は、メモリセル１
１のドレインに電源電圧V_CCよりも低いバイアス
を供給するためにノード１４の電位振幅を制限す
るとともに、ノード１４で制限された電位振幅を
V_CCまで拡大して入力ノード１８に供給するバイ
アス回路２３を構成している。

上記センスアンプの他方入力端子が接続されて
いる他方の入力ノード２４には基準電位発生回路
３０が設けられている。この基準電位発生回路３
０は上記メモリセル１１とは異なるチヤネル幅お
よびチヤネル長を持ち浮遊データが中性状態
（“１”レベルデータの記憶状態）にされたダミー
セル３１、上記列選択用MOSトランジスタ１３
と同等に構成され、ゲートがV_DDに接続され、常
時選択状態にされているMOSトランジスタ３３
およびメモリセル側のバイアス回路２３と同様に
構成されているセル回路３４とから構成されてい
る。そしてこの基準電位発生回路３０では、上記
メモリセル１１で“１”レベルのデータが読み出
されたときにノード１８に発生する低電位と、メ
モリセル１１で“０”レベルのデータが読み出さ
れたときにノード１８に発生する高電位とのほぼ
中間の電位を基準電位として発生するようにダミ
ーセル３１のチヤネル幅およびチヤネル長が設定
されている。

センスアンプ４０は上記メモリセル１１から読
み出される微少な読み出し信号を検出するため、
一方および他方の入力ノード１８，２４相互間の
電位差を増幅するものであり、Ｄ型の負荷MOS
トランジスタ４１，４２、ゲートが上記一方およ
び他方の入力ノード１８，２４それぞれ接続され
たＩ型の駆動MOSトランジスタ４３，４４およ
び電流源用のＤ型MOSトランジスタ４５から差
動増幅回路４６およびこの差動増幅回路４６の一
対の出力が供給されるフリツプフロツプ回路４７
とから構成されている。そしてこのセンスアンプ
４０で検出されたデータが図示しない出力回路に
供給れる。

次にこの回路の読み出し動作を説明する。い
ま、メモリセル１１の記憶データが“１”レベル
であれば、このメモリセル１１に電流が流れ、ノ
ード１４の電位が低下する。この変化を受けてイ
ンバータ２１の出力電位が上昇し、負荷トランジ
スタ１６がオンしてノード１４を充電する方法に
働くため、いわゆるネガテイブ・フイードバツク
がかかり、ノード１４の電位はある一定値以下
（約1.5V）には低下しない。同時にトランジスタ
１７もオンし、ノード１８の電位は低下し、この
入力ノード１８は低レベル（約1.8V）となる。
一方、メモリセル１１の記憶データが“０”レベ
ルであれば、このメモリセル１１には電流が流れ
ず、ノード１４の電位は上昇する。この変化を受
けてインバータ２１の出力電位が低下し、負荷ト
ランジスタ１６がオフするため、ノード１４の電
位はある一定値（1.52V）以上は上昇しない。こ
の状態でトランジスタ１７がオフするので、ノー
ド１８はプルアツプ用トランジスタ２２により充
電され、この入力ノード１８の電位は略V_CC電位
の高レベル（約4.8V）になる。基準電位発生回
路３０の出力としてノード２４の電位は、ノード
１４の振幅（1.8V〜4.8V）の略中間電圧（略
3.3V）に設定されており、メモリセル１１の記
憶データ“１”，“０”に対応したノード１８の
低、高レベルと、この基準電位とが差動増幅回路
４６で検知、増幅され、センスアンプ４０からそ
れぞれ“１”または“０”のデータが読み出され
る。

ここでノード１４の低レベルの設定値（約
1.5V）は、負荷トランジスタ１６およびプルア
ツプ用トランジスタ２２から供給される電流と、
メモリセル１１に流れる電流とが釣り合う点で決
まる。すなわち、実質的にはメモリセル１１に対
する負荷トランジスタは、トランジスタ１６ある
いはトランジスタ２２となる。

このネガテイプ・フードバツク型バイアス回路
の特徴は、動作の高速化が達成できることにあ
る。すなわち、複数のメモリセルが接続されて比
較的大きな寄生容量が付いているノード１４を、
メモリセル１１の記憶データ“１”，“０”に対応
して充放電するとき、このノード１４の振幅を約
0.02Vと小さくして高速化を図ると共に、トラン
ジスタ１７とプルアツプ用トランジスタ２２によ
り振幅を3.0Vに拡大し、高速、高増幅化が達成
できる。

［背景技術の問題点］上記従来装置ではバイアス回路２３内にインバ
ータ２１を設けることによつて、データ読み出し
速度の高速化が達成さるという利点がある反面、
アース電圧V_SSの微少な変動によりセンスアンプ
４０が誤動作する恐れが生じる。すなわち、製造
工程のバラツキ等により閾値電圧の高い不良メモ
リセルが発生したとき、アース電圧V_SSに対する
電圧マージンが低くなる。このとき微少なアース
電圧V_SSの変動によりセンスアンプ４０の出力が
連続反転する発振現象が生じる。この発振現象が
生じると、製品の評価は困難となる。

この対策として、バイアス回路２３全体の増幅
率を小さくすることが考えられる。すなわち、バ
イアス回路２３内のインバータ２１の増幅率を小
さくすれば、センスアンプ４０の発振現象を押さ
えることができる。そして例えば、Ｅ型の駆動
MOSトランジスタ２０のチヤネル幅Ｗを小さく
してインバータ２１のβ比を小さくすることによ
り増幅率を下げることができる。ところが、β比
を変えてインバータ２１の増幅率を下げると、今
度は次のような不都合が生じる。

第６図は横軸にノード１４の電位VD、縦軸に
インバータ２１の出力電位VIおよびノード１８
の電位VCそれぞれをとり、ノード１４の電位を
変えて出力の変化を見た動作解析図である。な
お、メモリセル１１のドレイン電圧とノード１４
の電位はほぼ等しい。第６図において、曲線ａお
よびｂはトランジスタ２０のチヤネル幅Ｗを大き
く設定した従来のインバータ２１の出力電位VI
およびノード１８の電位VCの変化を示し、曲線
ｃおよびｄはそれぞれトランジスタ２０のチヤネ
ル幅Ｗを小さく設定したときのインバータ２１の
出力電位VIおよびノード１８の電位VCの変化を
示す。また、直線ｅおよびe′はそれぞれチヤネル
幅Ｗを大きく設定した場合と小さく設定した場合
の基準電位発生回路３０のノード２４における基
準電位を示す。

従来のトランジスタ２０のチヤネル幅が大きい
場合は、VDが低いときはインバータ２１の出力
電位VIは曲線ａで示すように十分に高く、トラ
ンジスタ１７が完全にオン状態となつてノード１
８の電位VCは曲線ｂで示すようにほぼノード１
４と等しい電位となる。そして、VDが高くなつ
てくるとインバータ２１の出力電位VIが下がり
始め、トランジスタ１６およびトランジスタ１７
がオフ状態となつた時点（VDL）からノード１
８の電位VCが急上昇して、VDがVDHとなつた
時点でほぼV_CC（4.8V）となる。実際の動作では、
第５図で説明したように、ノード１４の電位はメ
モリセルのオン、オフに対応してほぼVDLと
VDHの間を振幅する。例えば、VDLが1.5V、
VDHが1.52Vであり、0.02Vの微少電圧を検知す
る。

これに対して、トランジスタ２０のチヤネル幅
Ｗを小さく設定した場合は、インバータ２１の増
幅率が小さくなり、入力電圧（この場合はVD）
に対して出力電圧VIの変化が穏やかになり、曲
線ｃに示すような変化をする。したがつて、トラ
ンジスタ１６およびトランジスタ１７がオフ状態
となる時点（VDL′）が高くなり、また曲線ｃの
傾きが穏やかになるので、ノード１８の電圧（曲
線ｄ）が急上昇してほぼV_CC（4.8V）となる電位
VDH′も、より高くなる。例えば、VDL′が2.7V、
VDH′が2.8Vとなり、0.1Vの微少電圧を検知で
き、しかも検知電圧幅は0.02Vから0.1Vに広がる
ので、ノイズ等による誤動作が起こりにくくな
る。

ところで、浮遊ゲートを有するメモリセル１１
ではドレインにある電位が印加されると、データ
の読み出し時であつても浮遊ゲートに電子がわず
かな量ではあるが注入される。最近の記憶装置で
はメモリセルの微細化によりゲート絶縁膜の膜厚
が薄くされているので、データ読み出し時でも、
浮遊ゲートに電子が蓄積され、メモリセルの誤書
き込みが生じる確率が高くなり、信頼性の低下を
もたらす。従つて、メモリセル１１のドレイン電
位はでき得るかぎり低くすることが望まれ、通
常、電源電位V_CCが5Vの場合には1.5V以下に設定
する必要がある。このため、従来装置において発
振現象を生じさせないようにするためにインバー
タ２１内のトランジスタ２０のチヤネル幅Ｗを小
さくすることは、信頼性の点で困難である。また
ノード１８の低電位が高くなり、ノード１８の振
幅が小さくなつてしまう。

このように従来のEPROMでは読み出し速度の
高速化を図るためにバイアス回路２３にインバー
タ２１を設けており、このインバータ２１の増幅
率を高くするとセンスアンプ４０で発振が起こり
易くなり、増幅率を低くしてこの発振の発生を防
止しようとするメモリセルに誤書き込みが発生し
てしまい、両者を同時に満足させることができな
いという欠点がある。

［発明の目的］この発明は上記のような事情を考慮してなされ
たものでありその目的は、センスアンプが発振を
起こすことなくしかもメモリセルに対する誤書き
込みを防止することができ、データの読み出し速
度の高速化が実現できる半導体記憶装置を提供す
ることにある。

［発明の概要］上記目的を達成するためこの発明にあつては、
浮遊ゲート構造を有するトランジスタからなるメ
モリセルの電流通路の一端が第１の電源に結合
し、上記メモリセルの電流通路の他端と第２の電
源との間に負荷トランジスタの電流通路を挿入
し、それぞれ閾値電圧が0V近傍の値を持つ駆動
トランジスタおよび負荷トランジスタで信号反転
回路を構成し、この信号反転回路に上記メモリセ
ルの電流通路の他端の信号を入力しして供給し、
出力を上記負荷トランジスタのゲートに供給する
ようにしている。

［発明の実施例］以下、図面を参照してこの発明の実施例を説明
する。

第１図はこの発明に係る不揮発性半導体記憶装
置（EPROM）の一実施例の構成を示す回路図で
ある。この実施例装置が前記第５図に示す従来装
置と異なつている点は、バイアス回路２３内のイ
ンバータ２１がＥ／Ｄ型のものから共にＩ型
MOSトランジスタを用いたインバータ５３に置
き変えられていることにある。すなわち、このイ
ンバータ５３は２個のＩ型MOSトランジスタ５
１，５２のソース、ドレイン間を電源電圧V_CCと
アース電圧V_SSとの間に直列に挿入して構成され
ており、一方のトランジスタ５１のゲートは電源
電流V_CCに、他方のトランジスタ５２のゲートは
前記ノード１４にそれぞれ接続され、両トランジ
スタ５１，５２の直列接続点は前記Ｉ型のMOS
トランジスタ１６，１７それぞれのゲートに接続
されている。また、これに伴い、基準電位発生回
路３０のバイアス回路３４でもＥ／Ｄ型インバー
タが２個のＩ型MOSトランジスタからなるイン
バータに置き換えられている。

このような構成のEPROMでも、データの読み
出し時に、メモリセル１１の記憶データが“１”
レベルあればメモリセル１１に電流が流れ、ノー
ド１４の電位が低下し、これによりノード１８の
電位がノード２４の基準電位よりも低くなる。こ
のときのノード１８，２４相互間の電位差がセン
スアンプ４０で検知され、センスアンプ４０から
は反転信号の“０”レベルのデータが出力され
る。他方、メモリセル１１の記憶データが“０”
レベルであればノード１８の電位がノード２４の
基準電位よりも高くなつて、センスアンプ４０か
らは“１”レベルのデータが出力される。

またノード１４の電位変化がインバータ５３に
より増幅され、その出力電位の振幅が大きくされ
るので、ノード１４の電位が短時間で設定され、
従来装置と同様にデータの読み出し速度の高速化
が達成されている。

さらにこの実施例装置では、アース電圧V_SSの
微少な変動によるセンスアンプ４０の誤動作を防
止するためにインバータ５３の増幅率が小さく設
定される。この増幅率の設定は駆動用のトランジ
スタ５２のチヤネル幅Ｗを小さくしてインバータ
５３のβ比を小さくすることにより達成されてい
る。

次に第２図を用いて動作を説明する。第２図は
横軸にノード１４の電位VDを、縦軸に従来装置
のインバータ２１とこの実施例装置におけるイン
バータ５３の出力電位VIおよびそれぞれに対応
したノード１８の電位VCをとり、ノード１４の
電位を変えて出力の変化を見た動作解析図であ
る。なお、この場合もメモリセルのドレイン電圧
とノード１４の電位はほぼ等しいとする。

第２図において、曲線ＡおよびＢは前記トラン
ジスタ２０のチヤネル幅Ｗを大きく設定した従来
装置インバータ２１の出力電位VIおよびノード
１８の電位VCの変化を示し、曲線ＣおよびＤは
この実施例装置におけるＩ型トランジスタ５２の
チヤネル幅Ｗを少さく設定してインバータ５３の
増幅率を小さくした場合の出力電位VIおよびノ
ード１８の電位VCの変化を示す。また、直線Ｅ
は第２図中の基準電位発生回路３０で得られるノ
ード２４の基準電位を示す。ここで曲線ＡとＢ
は、前記第６図中の曲線ａとｂと同じものであ
り、直線Ｅで示される基準電位は前記第６図中の
直線ｅで示される基準電位と同じ値に設定してあ
る。インバータ５３の駆動トランジスタ５２はＩ
型であり、閾値電圧がほぼ0Vであるから、ノー
ド１４の電位VDが低いときでもトランジスタ５
２はオン状態となり、出力電位VIはある程度低
い電位になつている。さらに、チヤネル幅Ｗを小
さく設定しているので、インバータ５３の増幅率
が小さくなり、VDの変化に対するVIの変化、す
なわち曲線Ｃの傾きが穏やかに設定されている。
従つて、VDが上昇してくると比較的低い
VDL″の時点でトランジスタ１６および１７がオ
フ状態となり、ノード１８の電位VCが上昇し始
め、比較的高いVDH″の時点で4.8Vとなる。例え
ば、第２図ではVDL″が1.45V、VDH″が1.55Vと
なるように設定されており、従来装置のVDL，
VDHがそれぞれ1.5V、1.52Vに設定されている
のに比較して、メモリセルのドレイン電位を略
1.5Vに押さえながら検知電圧幅0.1Vと比較的大
きくとれ、誤書き込みの防止を図りながらノイズ
等によるセンスアンプの誤動作が防止でき、かつ
高速動作が達成できる。なお、トランジスタ５１
はゲートがV_CCに接続されているので、インバー
タ５３の出力電位VIが低下してくるとトランジ
スタ５１の電流が増加し、インバータ５３の増幅
率をより下げる効果がある。

第３図はこの発明の他の実施例構成を示す回路
図である。この実施例装置では、前記インバータ
５３と電源電圧V_CCとの間に、ゲートにV_CCとV_SS
との間の所定バイアス電圧VBが供給されるＩ型
のMOSトランジスタ５４のソース、ドレイン間
を挿入し、バイアス電圧VBの値を変えることに
よりインバータ５３の出力レベルを任意に設定す
るようにしたものである。

第４図はこの発明のさらに他の実施例の構成を
示す回路図である。この実施例の装置は上記第３
図の実施例装置をCMOS化（相補MOS化）する
ようにしたものである。この結果、前記Ｉ型の
MOSトランジスタ１６，１７それぞれはＥ型で
ＮチヤネルのMOSトランジスタ６２，６３に置
き変えられ、前記Ｉ型のMOSトランジスタ２２，
５４それぞれはＥ型でＰチヤネルのMOSトラン
ジスタ６４，６５に置き変えられている。なお、
この実施例では基準電位発生回路３０内でもＩ型
のトランジスタがＥ型でＮチヤネルもしくはＰチ
ヤネルのMOSトランジスタに置き変えられてい
る。

［発明の効果］以上説明したようにこの発明によれば、センス
アンプが発振を起こすことなくしかもメモリセル
に対する誤書き込みを防止することができ、デー
タの読み出し速度の高速化が実現できる半導体記
憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例装置の構成を示す
回路図、第２図は上記実施例装置を説明するため
動作解析図、第３図はこの発明の他の実施例装置
の構成を示す回路図、第４図はこの発明のさらに
他の実施例装置の構成を示す回路図、第５図は従
来装置の構成を示す回路図、第６図は上記従来装
置を説明するための動作解析図である。１１……メモリセル、１６……負荷素子（Ｉ型
MOSトランジスタ）、２３……バイアス回路、３
０……基準電位発生回路、４０……センスアン
プ、５３……インバータ。

Claims

【特許請求の範囲】１電流通路の一端が第１の電源に結合されたト
ランジスタからなるメモリセルと、上記メモリセルの電流通路の他端と第２の電源
との間に電流通路が挿入された負荷トランジスタ
と、閾値電圧が0V近傍の値を持つトランジスタに
より駆動トランジスタが構成され、上記メモリセ
ルの電流通路の他端の信号が入力として供給さ
れ、出力が上記負荷トランジスタのゲートに供給
される信号反転回路と、を具備したことを特徴とする半導体記憶装置。２電流通路の一端が第１の電源に結合されたト
ランジスタからなるメモリセルと、上記メモリセルの電流通路の他端に電流通路の
一端が接続された第１のトランジスタと、上記第１のトランジスタの電流通路の他端と第
２の電源との間に電流通路が挿入された負荷トラ
ンジスタと、閾値電圧が0V近傍の値を持つトランジスタに
より駆動トランジスタが構成され、上記メモリセ
ルの電流通路の他端の信号が入力として供給さ
れ、出力が上記第１のトランジスタのゲートに供
給される信号反転回路とを具備したことを特徴とする半導体記憶装置。