JPH0411394A

JPH0411394A - 半導体装置

Info

Publication number: JPH0411394A
Application number: JP2112406A
Authority: JP
Inventors: Kiyokazu Hashimoto; 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-04-27
Filing date: 1990-04-27
Publication date: 1992-01-16
Also published as: US5353252A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明の半導体装置は、絶縁ゲート型電界効果型トラン
ジスタ（以下、ＭＯＳＦＥＴと言う）を主な構成要素と
する半導体装置、特に電気的に書き込み消去可能な半導
体記憶装置（以下、ＥＥＰＲＯＭと言う）に間する。

［従来の技術］第７図は従来技術のＥＥＦＲＯＭの読み出し系回路の一
部を示したものである。Ｙｌ、　　・・・、Ｙｍはメモ
リセルのＸアドレスを選択するＸアドレス線、ＸＩ、　
　・・・、ＸｎはメモリセルのＸアドレスを選択するＸ
アドレス線、’ｖＶ１．　　・・・、Ｗｎはワード線、
ｃｇは読み出しモート時に読み出し電圧ＶＲが印加され
る信号線、ＳＳはメモリセルの共通ソース端て、読み出
しモート時はＯｖか印加される。

５ＥＮＣＥはセンスアンプ回路、ＲＥＦはリファレンス
回路であり、ＤＩＦＦはセンスアンプ回路の出力電圧Ｖ
ＳＡと、リファレンス回路の出力電圧Ｖ　ＲＥＦＣ差を
比較し、増幅する比較検出器であり、出力ＤＯは出力バ
ッファ回路（図示せず）に伝達される。ＥＥＰＲＯＭの
メモリセルは１セル当り２トランジスタの構成をとり、
メモリセルＭｌｌは、選択用セルＭ　Ｓ　１１と、記憶
用セルＭＭＩＩとから構成される。他のメモリセルＭｎ
ｌ、　Ｍｌｍ、　Ｍｎｍも同様にそれぞれ、選択用セル
と記憶用セルが直列′接続されて構成される。選択用セ
ルＭＳＩＩ、　ＭＳｎｌ、　ＭＳｌｍ、　ＭＳｎｍはＮ
チャネル型エンハンスメント型ＭＯＳＦＥＴ　（以下、
ＮＥ−ＭＯＳＦＥＴと言う）であり、記憶用セルＭＭＩ
Ｉ、　　ＭＭｎｌ、　ＭＭｌｍ、　ＭＭｎｍはフローテ
ィングゲートを持つＭ　ＯＳ　Ｆ　Ｅ　Ｔであり、実際
に書き込み、消去される。

ＱＹＩ、　　・・・、ＱＹｍはメモリセルのＸアドレス
を選択するＮＥ−ＭＯＳＦＥＴＳ　ＱＹＩＢ、　　・・
・、ＱＹｍＢはバイトのＸアドレスを選択するＮＥ−Ｍ
ＯＳＦＥＴ、　　ＱＢＩＩ、　　””＋　　ＱＢｎｌ、
　　””、　　ＱＢ１ｍ＋　　””、　　ＱＢｎｍは、
バイトのＸアドレスを選択するＮＥ−ＭＯＳＦＥＴであ
る。実際のＥＥＰＲＯＭはＭＸと示す部分が８ピツト出
力なら８個存在するか、ここでは省略した。

以下説明を簡単にするために、ＮＥ−ＭＯＳＦＥＴのし
きい値はすべて同一てＶＴＮとして説明する。第８図は
従来技術のセンスアンプ回路を示したものである。ＭＸ
と記す部分は第７図と同一なので説明を省略する。ＱＳ
Ｉは、ゲートとドレインが共通に電源ＣＣに、ソースが
節点ＳＡに接続されたＮチャネル型ノンドープ型ＭＯＳ
ＦＥＴ　（、以下、Ｎｏ−ＭＯＳＦＥＴと言う）であり
、ＱＳ２はドレインが節点ＳＡに１．ゲートがＱＳ４〜
ＱＳ７て構成されるフィードバックパックインバータＩ
Ｖの出力（節点Ｓｌ）に、ソースが節点ＳＣに接続され
たＮＥ−ＭＯＳＦＥＴ、ＱＳ３はドレインが電源ＣＣに
、ゲートが節点ＳＩに、ソースが節点ＳＡに接続された
プリチャージ用のＮＥ−ＭＯＳＦＥＴである。ＱＳ４は
ソースが電源ＣＣに、ゲートが読み出しモード時に“Ｌ
パになる信号ＲＤに接続されたＰチャネル型エンハンス
メント型ＭＯ３ＦＥＴ（以下、ＰＥ−ＭＯＳＦＥＴとい
う）、ＱＳ５はソースがＱＳ４のドレインに、ゲートが
ＧＮＤに、ドレインが節点ＳＩに接続されたＰＥ−ＭＯ
ＳＦＥＴ、ＱＳ６はドレインが節点Ｓｌに、ゲートが節
点ＳＣに、ソースがＧＮＤに接続されたＮＥ−ＭＯＳＦ
ＥＴ、ＱＳ７はＱＳ６に並列に接続され、ゲートに信号
に■が接続されたＮＥ−ＭＯＳＦＥＴである。ＳＤＩ、
　　・・・、ＳＤｍは、ディジット線を形成し、大宮ｆ
ｆｉＥＥＰＲＯＭの場合、数ＰＦの大きな容量が付加さ
れる。

フィードバックインバータＩ　Ｖは選択された記憶用セ
ルの記憶内容により変化するディジット線の電圧変化を
高速に増幅するために、一般に高ゲインに設計されてい
る。第８図に示すセンスアンプ回路の動作を簡単に説明
する。説明を簡単にするため、５ＥＮＣＥに示す各Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔは、以下に示すように、ゲート幅／ゲ
ート長（以下、単にＷ／Ｌと記す）が設計されていると
する。

■ＱＳＩの〜Ｖ／Ｌは０″が記憶された記憶用セルに流
れる電流ＩＭと釣り合うように設計されるが、ＩＭ＝２
０μＡの時、節点ＳＡの電圧が電源電圧（ＶＣＣ）が５
Ｖ（７）時、３．　２５Ｖ１ｍナルヨウニＱＳＩのＷ／
Ｌが設計される。

■ＱＳ２．　　ＱＳ３のＷ／Ｌは、ＱＳＩのＷ／Ｌに対
し十分大きくなるように設計される。

■ＱＳ４．　　ＱＳ５．　　ＱＳ６．　　ＱＳ７のＷ／
ＬはフィードバックインバータＩＶが高ゲインになるよ
うに設計される。

以上の結果、例えばＱＳ１＝５／１７．　５．　　ＱＳ
２＝２０／１．４．ＱＳ３＝２０／１．４．ＱＳ４＝１
０／１．８．ＱＳ５＝５／２．ＱＳ６＝５０／２．ＱＳ
７＝１０／１．４に設計されているとする。

また、ここで、ＭＭＩＩにはパ１”が記憶されており（
消去状態）、ＭＭＩＩが選択され、ゲートに読み出し電
圧ＶＲが印加されても、ＭＭＩＩは非導通になり、また
Ｍ　Ｍ　ｎ　１とＭＭｌｍには“０”か記憶されており
（書き込み状態）、ＭＭｎｌまたはＭ　Ｍ　１　ｍが選
択されたとき、ゲートに読み出し電圧ＶＲか印加される
と、ＭＭｎｌ、　　ＭＭｌｍは導通し、電流ＩＭ６ｆ流
れるとする。

＜Ｉ＞Ｘアドレス線が切り換わり、記憶用セルＭＭｎｌ
が選択された時。

Ｙｌが“Ｈ”てＸｌがＩＬ　Ｈ！’　→“Ｌ”　Ｘｎが
“Ｌガ→“Ｈ”に変化すると、メモリセルＭｎｌが選択
される。この時、ＱＹＩが導通し、ディジット線ＳＤＩ
はセンスアンプ回路の入力（節点ＳＣ）に結合される。

またＱ　ＹＩＢ、　　Ｑ　Ｂｎｌが共に導通し、読み出
し電圧ＶＲがＭ　Ｍ　ｎ　１のゲートに印加され、Ｍ　
Ｍ　ｎ　１には０″が記憶されているのて、メモリセル
Ｍｎｌには電流ＩＭが流れ、ディジット線ＳＤＩの電圧
がわずかに低下する。次にＳＤＩの電圧変化がＳＣに伝
達され、フィードバックインバータＩＶの出力Ｓ■の電
圧が上昇し、ＱＳ２が導通し、ＱＳ２にもＩＭが流れる
。この時、節点Ｓ　Ａの電圧が低下し、前述した通り、
節点ＳＡの電圧はＶＣＣ＝５Ｖの時、３゜２５Ｖて平衡
する。以下、　“′０゛′が記憶された記憶用セルが選
択された時の節点ＳＡの電圧をＶＳＡ（Ｏｎ）とする。

また、この時の節点ＳＤＩの平衡電圧をＶ　５ＤＩ（ｏ
ｎ）とする。Ｖ　５Ａ（ｏｎ）の値は概略（１）式％式
％（ＶＴＯはＱＳＩのしきい値、α１はＱＳＩがＩＭを流
すために必要なゲート、ソース間の電圧差）この時、リ
ファレンス回路の出力電圧Ｖ　ＲＥＦは（２）式に示す
ようにＶ　５Ａ（ｏｎ）より高く設定されているため、
第７図に示す比較検出器ＤＩＦ−Ｆの出力ＤＯにはＬ″
が出力されることになる。

Ｖ　ＲＥＦ＞　　Ｖ　ＳＡぐｏｎ）＋　β−−−−−（
２）（ここてβは比較検出器が検出てきる最小の電圧差
）〈２〉Ｘアドレス線が切り換わり、記憶用セルＭＭｌｌ
が選択された時。

Ｙｌが（（ＨＩＩてＸｎかｉｔ　Ｈ９）　→“Ｌ”　　
ＸＩが“Ｌ゛→（ＩＨ′に変化すると、メモリセルＭｌ
ｌか選択される。この時ＱＹＩ、　　ＱＹＩＢ、　　Ｑ
ＢＩＩが導通し、節点ＳＤＩは節点ＳＣ１に結合され、
また読み出し電圧ＶＲがＭ　Ｍ　１１のゲートに印加さ
れ、ＭＭＩＩには“１゛か記憶されているので、ＭＭＩ
Ｉは非導通になる。

従ってディジット線ＳＤＩ、節点ＳＣ！；ｔＱｓ１．Ｑ
Ｓ２を通して充電され、前のサイクルの平衡値ＶＳＤＩ
（ｏｎ）かられずかに上昇し、節点５１の電圧が低下し
、ＱＳ２が非導通になり、節点ＳＡは、節点ＳＣとは分
離され、節点ＳＡはＱＳＩにより充電され（３）式で表
される値（Ｖ　５Ａ（ｏｆｆ））で平衡する。この時、
ディジット線ＳＤＩ、節点ＳＣは平衡値ＶＳＤｉ（ｏｆ
ｆ）で平衡する。

ＶＳＡ（ｏｆｆ）＝■ＣＣ−■ＴＯ・・・・・（３）コ
ノ時のＶＴＯをＶ　ＴＯ＝　０．５Ｖとし、ＶＣＣ＝５
Ｖとすると、Ｖ　５Ａ（ｏｆｆ）（７）値は４．５ｖと
なる。

リファレンス電圧Ｖ　ＲＥＦは（４）式に示すように、
Ｖ　５Ａ（ｏｆｆ）より低く設定されているため、第７
図に示す比較検出器ＤＩＦＦの出力ＤＯには゛（Ｈｌ”
が出力されることになる。

Ｖ　ＲＥＦ＜　Ｖ　５Ａ（ｏｆｆ）−β−−−−−−（
４）Ｖ　ＲＥＦの値は（２）式と（４）式を満たす値に
設定されており、本例の場合β＝０．２Ｖとすると、例
えばＶＲＥＦ＝３．　８５Ｖになるように、リファレン
ス回路ＲＥＦは設計されている。

く３〉Ｙアドレスが切り換わり、記憶用セルＭＭ１１が
選択された時。

次に、Ｙｌが“Ｌ　ｌ！　　Ｙ　ｍが”Ｈ”　　ＸＩが
（（８１１Ｘｍが４≦Ｌ　ｊ！で、メモリセルＭ１１Ｔ
ｌが選択されている状態からＹアドレスが切り換わり、
Ｙｌが“Ｌ″→“Ｈ”　　Ｙｍが“Ｈ”→″Ｌ″になり
、メモリセルＭｌｌが選択された時の動作を第７図から
第９図を用いて説明する。

第９図はＶＣＣ＝５Ｖの時の各節点の電圧波形を示した
ものである。図示した記号は、第８図に示す各節点に対
応する。この時、ジャンクションリーク等でディジット
線ＳＤＩがＧＮＤ電位になっている場合の動作が、セン
スアンプ回路のスピードのクースト値を決定するので、
以下、この時の動作について説明する。

く２〉で述へた通り、ＭＭＩＩには（（１３４が記憶さ
れているので、Ｍ　Ｍ　１１は非導通になる。従って、
Ｙアドレス線が切り換わると同時に、ＧＮＤ電位のディ
ジット線ＳＤＩを充電すへく、節点ＳＣから節点ＳＤＩ
に電荷か供給される。従って、節点ＳＣの電位がわずか
に低下する。前述したようにフィードバックインバータ
ＩＶは高速化のために高ゲインに設計されているため、
節点ＳＣの電位か平衡電圧Ｖ　５ＤＩ（ｏｎ）より低下
すると、節点ＳＩの電圧が急激に上昇する。このため、
ＱＳ２が導通し、節点ＳＡの電圧が急激に低下する。こ
の時の電圧は、第９図に示すように、Ｖ　５Ａ（ｏｎ）
よりも低くなり、いわば、節点ＳＡは過放電された状態
どなる。この時、ＱＳ３．Ｑ別のゲート、ソース間電圧
差が、それぞれの（ＶＴＮ）、　　（ＶＴ○）以上にな
るため、ＱＳ３．　　ＱＳＩは共に導通し、ＱＳ２を通
してディジット線ＳＤＩ、節点ＳＣは充電される。節点
ＳＣディジット線ＳＤＩが充電されるに従い、節点ＳＩ
の電圧か低下し、節点ＳＩと節点ＳＡの電圧差（ＶＳ−
ＶＳＡ）の値がＶ　ＴＮ！こなると、ＱＳ３は非導通に
なり、これ以後の充電はＱＳＩのみて行われることにな
る。節点ＳＣ，Ｃｄジット線ＳＤＩの電圧が更に充電さ
れ、節点ＳＩの電圧か更に低下し、時開ｔ２Ｉになると
ＱＳ２が非導通になるので、節点ＳＡは過放電された状
態から開放され、ＱＳＩにより速やかに充電され、く２
〉で述べた通り、節点ＳＡは（３）式で示した値まで上
昇し、その値で平衡し、第７図に示す比較検出器ＤＩＦ
Ｆの出力ＤＯには１′Ｈ”が出力される。この時のアク
セス時間はｔｓｅｎｃｅ２て表される。

以上述べたように、従来技術のＥＥＰＲＯＭは動作する
が、従来技術のＥＥＦＲＯＭは非選択のディジット線が
ジャクジョンリーク等てＯＶになっている場合があるの
で、Ｙアドレスが切り換わり“１”が記憶された記憶用
セルが選択された場合、ディジット線を０■から平衡値
Ｖ　５ＤＩ（ｏｆｆ）で充電する必要があり、これに要
する時間ｔｃｈは充電すべき電圧差をΔ■、ディジット
線の容量をＣｄ１ｇ１ｔ、ディジット線を充電する平均
の負荷電流をＩ　ＬＯＡＤ　（Ｉ　ＬＯＡＤの値は、Ｑ
ＳＩからＱＳ６のＷ２Ｎて決定される）とすると、　（
５）式で表される。

ｔｃｈ＝　（Ｃｄｉｇｉｔ・△Ｖ）　／　ＩＬＯＡ［ｌ
−−−−（５）本従来例の場合、Ｖ　５０１（ｏｆｆ）
の値は、ＩＶの論理しきい値より、少し高く設定される
ため、Ｖ　５ＤＩ（ｏｆｆ）＝　１．　　Ｉ　Ｖとする
と、△Ｖ　＝　Ｖ　５０１（ｏｆｆ）＝　１　。

１ｖとなる。また、Ｃｄ１ｇ１ｔを２ＰＦ、　　’ＩＬ
ＯＡＤを１００μＡとすると、本従来例の場合、ｔｃｈ
＝２２ｎｓとなる。ＥＥＰＲＯＭにおいては、メモリセ
ルが２トランジスタ／セルの構造をとっているため、記
憶用セルに流れる電流ＩＭは、２０１１Ａ程度と一般に
少ない。従フて、ＩＭにつり合うように設定されるＩ　
ＬＯＡＤの値も、大きく設定することができない。大容
量化するにしたがい、Ｃｄ１ｇ１ｔの値は大きくなり、
また■閂は選択用セルと、記憶用セルのＷ／してほぼ決
定されるため、大容量化しても改善は望めない。従って
大容量化するに従い（５）式で示すｔｃｈＯ値は大きく
なる傾向がある。

一方、Ｘアドレス切り換え時は、あらかじめディジット
線の電圧か平衡値（本例の場合、ＩＶ近傍）に常にバイ
アスされているため大容量化され、Ｃｄ１ｇ１ｔの値が
大きくなっても、第８図に示すワード線Ｗｌ、　　・・
・、Ｗｎを低抵抗材料で形成するなどのプロセスの工夫
により、時定数を小さくすることにより、ＥＥＰＲＯＭ
の高速化を図ることかできる。

一方、Ｙアドレス切り換え時の“′１″が記憶された記
憶用セルか選択されたときのセンスアンプ回路のスピー
ドは、ディジット線を０■から平衡値まで充電する時間
（ｔ　ｃｈ）で決定されることとなり、ワード線の時定
数をいくら小さくしても速くならない。従って、大容量
化されるに従い、ＥＥＰＲＯＭのスピードはＹアドレス
切り換え時の（１１！ｌが記憶された記憶用セルが選択
されたときの動作スピードにより決定されるようになり
、第８図に示す従来技術のＥＥＦＲＯＭでは、大容量化
したとき高速化できない欠点がある。

［発明が解決しようとする課題］以上述べたように、従来技術のＥＥＰＲＯＭは非選択の
ディジット線の電圧がＯＶになっている場合があるので
、Ｙアドレス切り換え時、ディジット線をＯＶから平衡
値まで充電する必要が生じ、大容量化するに従い、この
スピードが遅くなるので、ＥＥＰＲＯＭの動作スピード
が、ディジット線をＯｖから平衡値まで充電する時間で
制限されることになる。従って、大容量かつ高速度のＥ
ＥＰＲＯＭを実理てきない欠点がある。

［課題を解決するための手段］本発明の半導体装置は、複数本のディジット線と、ディ
ジット線にそれぞれ並列に接続された複数の記憶素子と
、前記ディジット線の内の選択されたディジット線と電
気的に結合されてディジット線上のデータを増幅して出
力するセンスアンプ回路と、読み出しモード時に全ての
ディジット線を一定電圧にさせるディジット線バイアス
手段を備えたことを特徴とする。

また、本発明の半導体装置は、上記の発明において、セ
ンスアンプ回路は、入力が選択されたディジット線と電
気的に結合される反転増幅器と、ドレインとゲートが共
通に電源に接続された第１のＮチャネル型電界効果トラ
ンジスタと、ドレインが第１のＮチャネル型電界効果ト
ランジスタのソースに接続されゲートが反転増幅器の出
力に接続されソースか選択されたディジット線と電気的
に接続される第２のＮチャネル型電界効果トランジスタ
とを備え、第１のＮチャネル型電界効果トランジスタと
第２の１のＮチャネル型電界効果トランジスタとの共通
節点を出力としたものであり、ディジット線バイアス手
段は、読み出しモード時に一定電圧を出力するバイアス
電圧発生回路と、電源と各ディジット線との間に介装さ
れてバイアス電圧発生回路の出力電圧により導通して全
てのディジット線を一定電圧にさせるディジット線バイ
アス回路を備えたものであることを特徴とする。

また、本発明の半導体装置は上記の発明において、ディ
ジット線バイアス回路は、ゲートに供給されるバイアス
電圧回路の出力電圧により導通ずる第３のＮチャネル型
電界効果トランジスタと読み出しモード時にゲートに供
給される制御信号により導通する高耐圧の第４のＮチャ
ネル型電界効果トランジスタと直列に接続し、これらト
ランジスタを第４のＮチャネル型電界効果トランジスタ
をディジット線側にして電源と各ディジット線との開に
介装したものであることを特徴とする。

［実施例コ第１図に本発明の第１の実施例を示す。

従来例の第８図と同一の箇所は同一の符号をっけ説明を
省略する。ＢＩＡＳは読み出しモード時、出力ＢＣに一
定電圧ＶＢＣを発生させるバイアス電圧発生回路である
。ｎは読み出しモード時はＬ　＋１がそれ以外のモード
の時は（（ＨＤが印加される信号線、ＱＣＩはソースが
電源ＣＣにゲートが信号線に■に接続されたＰＥ−ＭＯ
ＳＦＥＴ、ＱＣ２はドレインがＱＣＩのドレインにゲー
トとソースが共通に節点ＣＨＩに接続されたＮチャネル
型デイプレッション型ＭＯＳＦＥＴ（以下、ＮＤ−ＭＯ
ＳＦＥＴと言う）、ＱＣ３はドレインとゲートが共通に
接続されたＮＥ　　ＭＯＳＦＥＴ、ＱＣ４はドレインと
ゲートがＱＣ３のソースにソースが接地に接続されたＮ
Ｅ−ＭＯＳＦＥＴ、ＱＣ５はドしインが節点ＣＨＩにゲ
ートが信号ＲＤにソースがＧＮＤに接続されたＮＥ−Ｍ
ＯＳＦＥＴである。節点ＣＨＩがＢＩＡ、Ｓの出力ＢＣ
に接続される。ＢＤＩ、　　・・・ＢＤｍはそれぞれデ
ィジット線ＳＤＩ、　　・・・、ＳＤｍを読み出しモー
ト時、一定電圧にバイアスするディジット線バイアス回
路であり、ディジット線毎に備えである。Ｑ　Ｄ　１１
．　　・・・、　　ＱＤｍｌはドレインが電ｉｃｃにゲ
ートがＢＩＡＳの出力ＢＣに接続されたＮＥ−ＭＯＳＦ
ＥＴ、ＱＣＩ２．”・、ＱＤｍ２はそれぞれドレインが
ＱＤｌｌ、　　・・・、　　ＱＤｍｌのソースに、ゲー
トが読み出しモード時のみ“Ｈ”になる信号線■■に、
ソースがそれぞれディジット線ＳＤＩ。

・・・　ＳＤｍに接続された高耐圧の構造を持つＮＥ−
ＭＯＳＦＥＴである。以下、ＮＤ−ＭＯＳＦＥＴのしき
い値は約−２ｖとして説明する。

ＢＩＡＳにおいて、ＱＣ３とＱＣ４のＶＺ下は、ＱＣ２
のＷ／Ｌに比へて十分大きく設計される。従って、読み
出しモード時、出力ＢＣの電圧は約（２ＶＴＮ）に設定
される。また読み出しモード時以外の場合はＱＣＩが非
導通、ＱＣ５が導通し、出力ＢＣの電圧は０■に設定さ
れる。また、ディジット線バイアス回路において、ＢＤ
Ｉについて説明すると、読み出しモード時ＱＤＩＩには
（２ＶＴＮ）か印加され、またＱＣＩ２が導通している
ので、ディジット線ＳＤＩはＱ　Ｄ　Ｉｔどｑｏｘ２ニ
より約（ＶＴＩＩＩ）ニ充電すレることになる。この時
、ＱＤＩＩのＷ／Ｌは電流駆動能力かＪＭよりも十分大
きくなるように設計されているのはもちろんである。こ
れは他のディジット線にも言えることてあり、本実施例
では読み出しモード時２選択、非選択を問わず、全ての
ディジット線がＱＤＩＩ、　　・・・、　　ＱＤｍｌが
カットオフする電圧、つまり（ＶＴＮ）まで充電されて
いることになる。

また読み出しモード時性は、出力ＢＣの電圧がＯＶにな
っているため、Ｑ［１ｌｌＬ　　・・・、ＱＤｍｌは非
導通になり、電源ＣＣとディジット線は電気的に切り離
される。

ここて、ＱＣＩ２．　　・・・、　　ＱＤｍ２が存在す
る理由は、書き込みモード時、ディジット線か書き込み
回路（図示せず）ここより高電圧が印加されるか、この
時、通常の耐圧を持つＮＥ−ＭＯＳＦＥＴ　　ＱＤｌｌ
、・・・　ＱＤｍｌをディジット線から分離するための
ものである。第１図と第３図、第１図を用いて本発明の
第１の実施例のバイアス電圧発生回路ＢＩＡＳの出力電
圧ＶＢＣの設定方法について述べる。

第３２は第１図において、ディジット線ＳＤＩに対する
負荷回路をＱＳＩ−ＱＳ６．　　ＱＹＩて構成される第
１の負荷回路ＬＯＡＤＩと、ＱＤＩＩとＱＣＩ２から構
成される第２の負荷回路ＢＤ１を区別して示したもので
ある。ＬＯＡＤＩ、ＢＤＩにより供給される負荷電流を
それぞれＩ　Ｌ２．　　Ｉ　Ｌｌで示す。第４図のＩＮ
ＶはＱＳ４〜ＱＳ６て構成されるフィードバックインバ
ータＩＶの入出力特性を示したものである。

点Ｐは、　“θ″が記憶された記憶用セルが選択された
ときの節点ＳＤＩ？：節点Ｓｌの平衡点を、点Ｑはｔ（
１９Ｆが記憶された記憶用セルが選択されたときの節点
ＳＤＩと節点ＳＩの平衡点を示したものである。

く１〉選択されたディジット線において（Ｘアドレス切
り換え）。

選択されたディジット線において、Ｘアドレスが切り換
わると、節点ＳＤＩと節点ＳＩの電圧は、点Ｐと点Ｑの
間を行き来することになる。従って、ＬＯＡＤＩが存在
しない時、節点ＳＤＩのバイアス電圧か“′０“が記憶
された記憶用セルが選択された時の節点ＳＤＩの平衡電
圧ＶＳＤＩ（ｏｎ）より低くなるように（本例の場合Ｖ
Ｐ）、ＢＩＡＳの出力電圧ＶＢＣＯ値が設定されていれ
ば、動作上ＢＤＩは寄与せず、ＩＬＩは０となり、節点
ＳＤＩの負荷電流は■Ｌ２て決まることになり、本セン
スアンプ回路は従来例と全く同一の動作を行う。

〈２〉非選択のディジット線において。

非選択のディジット線において、ＹｌがＩＩＬ“′とな
るので、ＩＬ２はＯになる。従って、節点ＳＤＩは、Ｖ
８Ｃで決まる値まで充電される。

〈３〉Ｘアドレスが切り換わり、ディジット線が非選択
状態から選択状態に変化した場合。

非選択時はく２〉で述べたように、ディジット線ＳＤＩ
は■Ｐまで充電されている。ここてＸアドレスか切り換
わり、Ｙｌが“Ｌ　ｊＴ→“Ｈｌ＋に変化すると、ｒＬ
２が流れ従来例で述へたように、ディジット線ＳＤＩは
ＱＳＩ、　　ＱＳ２により充電され、選択された記憶用
セルに“１°“が記憶されている場合は、ディジット線
ＳＤＩの電圧はＶ　５ＤＩ（ｏｆｆ）　（点Ｑ）で平衡
することになる。また、選択された記憶用セルに“０パ
が記憶されている場合、ディジット線ＳＤＩの電圧はＶ
ＳＤＩ（ｏｎ）　（点Ｐ）で平衡することになる。

以上述べたように、本発明はディジット線のバイアス電
圧ＶＰがＶ　５ＤＩ（ｏｎ）以下であり、しかも、高速
化のためにはＶＳＤＩ（ｏｎ）近傍になるように、バイ
アス回路の出力電圧ＶＢＣは設定される。本例の場合、
フィードバックインバータＩＶは高ゲインに設計されて
いるため、ＶＴＮ＝０．８５Ｖとすると、ＶＣＣ＝５Ｖ
（７）時ＩＶ（７）論理しきい値ｖ１は、■＝０．９５
Ｖになり、またＶＳＤＩ（ｏｎ）＝　１　、　０５■に
なる。従って、本例の場合のようにＶＢＣの値を（２Ｖ
　ＴＮ）に設定すれは、ＶＰ＝ＶＴＮ＝０．８５■にな
り、ＶＰがＶ　５ＤＩ（ｏｎ）以下で、かつこの近傍と
なることを満たすことができる。

第５図は本発明の第１の実施例において、電源電圧■Ｃ
Ｃが変化したときの、バイアス回路の出力ＢＣの電圧変
化（曲線Ｗｌ）、ディジット線のバイアス電圧ＶＰの変
化（曲線Ｖｌ）、ＶＳＤＩ（ｏｎ）の電圧変化（曲線Ｖ
）を示したものである。ＶＢＣＩ、　　ＶＰｌはそれぞ
れＶＣＣ＝５Ｖの時のＢ　ＩＡＳの出力電圧、ディジッ
ト線ＳＤＩのバイアス電圧を示したものである。曲線Ｗ
ｌ、Ｖｌを見てわかる通り、出力ＢＣの電圧、ディジッ
ト線のバイアス電圧ＶＰの値は、ｖＣＣが変化してもほ
とんど変化しない。これは、ＢＩＡＳにおいて、ＱＣ２
は飽和領域で動作しているため、ＶＣＣが変化しても、
ＱＣ２の電流駆動能力はほとんど変化しないためである
。

一方、Ｖ　５ＤＩ（ｏｎ）の値は、第１図のＩＶにおい
て、ＶＣＣが高くなるほど、ＩＶの論理しきい値ＶＩが
高くなるため、第５図に示すように、ｖＣＣが高くなる
ほどＶ　５ＤＩ（ｏｎ）の値か高くなる特性を持つ。こ
コで、ＶＴＮ＝０．８５Ｖとすると、ＶＢＣＩ（７）値
が２・ＶＴＮ＝１．７Ｖより高い値になっているのは、
ＢＩＡＳにおいて、ＱＣ３に基板バイアス効果がかかる
ので、ＱＣ３のしきい値がＶＴＮから△■だけ上昇して
いるためである。

曲線Ｖと曲線■１を比較してわかる通り、広いＶＣＣの
範囲でディジット線のバイアス電圧ｖＰか正常に、ＶＳ
ＤＩ（ｏｎ）以下になっていることか分かる。従って、
第１図に示す本発明は従来例と同様に広いＶＣＣの王の
範囲で正常動作する。また、ＶＣＣＯ値が低いほど、Ｖ
Ｐとｖ　ｓ　Ｄｉ（ｏｎ）の電圧差が小さくなっている
ことが分かる。ＶＣＣが低くなるほど一般に（５）式に
おけるＩ　ＬＯＡＤの値は小さくなるため、非選択のデ
ィジット線をあらかじめバイアスすることによるＹアド
レス切り換え時のスピード改善の効果は、ＶＣＣが低い
ほど大きいといえる。

次に本発明の第１の実施例の動作を第１図と第６図を用
いて説明する。

く１〉Ｘアドレスが切り換わった時の動作。

前述したように、Ｘアドレスが切り換わった時、ディジ
ット線バイアス回路ＢＤＩは動作に寄与しないため、従
来技術で述へたのと同一の動作になるで説明を省略する
。

く２〉Ｘアドレスが切り換わり、記憶用セルＭＭ１１が
選択されたとき。

第６図に、この時の各節点の電圧波形を示す。

（Ｖａ＝５Ｖ時）第６図において、ＢＣはＢＩＡＳの出
力電圧波形を、ＶＰは非選択のディジット線があらかじ
めバイアスされている電圧を示す。Ｘｌが“Ｈ！！　　
　Ｘ　ｍが“Ｌ”で、Ｙｌか“Ｌ　９９　→４１　Ｈ’
１Ｙｍが“Ｈパ→（（Ｌ　９７に変化するとＭｌｌが選
択される。この時、ディジット線ＳＤＩを充電すべく、
節点ＳＣから節点ＳＤＩに電荷が供給され、節点ＳＣの
電圧はわずかに低下し、節点Ｓｌの電圧はわずかに上昇
し、ＱＳ２が導通し、節点ＳＡの電圧が急激に低下し、
従来例で述へた通り節点ＳＡが過放電された状態となる
。その後、節点ＳＣとディジット線ＳＤＩはＱＳ２を通
して充電され節点ＳＣとディジット線ＳＤＩの電圧が上
昇し、節点ＳＩの電圧が低下し、節点ＳＩと節点ＳＣの
電圧差かＶＴＮになると（時間１１１）ＱＳ２が非導通
になるので、節点ＳＡは節点ＳＣから電気的に分離され
、節点ＳＡの電圧は速やかに上昇する。第６図と第９図
を比較して分かる通り、本実施例は非選択のディジット
線があらかじめＶＰまて充電されているので、ディジッ
ト線ＳＤＩが平衡値ＶＳＤＩ（ｏｆｆ）まで充電される
時間は、従来例の場合に比へて短くて済む。

例えは、従来例の場合と同様に、Ｖ　５Ｄｉ（ｏｆｆ）
＝１．１Ｖとすると、ＶＰ＝０．８５Ｖｅｍ設定されて
いれば、△Ｖ＝１．ＩＶ−０，８５Ｖ＝０．２５■とな
り、従来例の場合と同様に、Ｃｄ１ｇ１ｔ、＝２ＰＦ、
　　Ｉ　ＬＯＡＤ＝　１００μＡとすると、　（５）式
において、ｔｃｈ＝８ｎＳとなり、従来例の場合に比へ
、１４ｎＳ高速化されることになる。

従って、本実施例では、節点ＳＡの電圧がＶＳＡ（ｏｎ
）以下になり、過放電された状態を保持する時間は、従
来例の場合に比べて短くなり、このため比較検出器の出
力ＤＯにデータが出力されるアクセス時間（ｔ　５ｅｎ
ｃｅｌ）は、従来例の場合のアクセス時間（ｔ　５ｅｎ
ｃｅ２）に比べ速くなる。

本発明の第２の実施例を第２図に示す。第１図と同一の
箇所は同一の記号をつけ説明を省略する。

第２図に示す第２の実施例の構成は、ＢＩＡＳにおいて
、第１の実施例では負荷電流がＮ　Ｄ−Ｎ。

５ＦＥＴ　　ＱＣ２で決定され・′いるのに対し、第２
の実施例では負荷電流がＰＥ−ＭＯＳＦＥＴ　　ＱＣ６
により決定される点である。第５図のＷ２．　　Ｖ２は
それぞれ第２の実施例のＢＩＡＳの出力ＣＨ２、ディジ
ット線ＳＤＩのバイアス電圧ＶＰのＶＣＣ依存性を示し
たものである。ＶＢＣ２，ＶＦ６はそれぞれＶＣＣ＝５
Ｖの時のＢＩＡＳの出力電圧、ディジット線ＳＤＩのバ
イアス電圧を示したものである。Ｗ２とＷｌ、■２と■
１を比較して分かる通り、第２の実施例ではＶＣＣが高
くなるほど、バイアス電圧発生回路の出力電圧ディジッ
ト線ＳＤＩのバイアス電圧が高くなることが分かる。こ
れは第２の実施例ではＱＣ６は３極管領域で動作してい
るため、ＱＣ６の電流駆動能力がＶＣＣが高くなるほど
大きくなるためである。曲線Ｖと曲線ｖ２を比較して分
かる通り、第２の実施例の場合においても、広いＶＣＣ
の値の範囲において、ディジット線のバイアス電圧ＶＰ
が正常にＶ　５ＤＩ（ｏｎ）以下になっていることが分
かる。

従って、第２の実施例の場合も広いＶＣＣの範囲で正常
動作することが分かる。第２の実施例の動作は第１の実
施例の動作に対し、非選択のディジット線のバイアス電
圧が違うのみて、他の動作は第１の実施例と全く同一で
あるので説明を省略する。

以上述へたように、本発明の第２の実施例はＢＩＡＳの
出力電圧がｖＣＣ依存性を持つため、非選択のディジッ
ト線かバイアスされる電圧ＶＰが■ＣＣ依存性を持つ。

従って、ＢＩＡＳ、ＢＤｌ、　　・・・ＢＤｍの回路設
計を適切にすることにより、広いＶＣＣの範囲で、ＶＰ
Ｏ値をＶ　５ＤＩ（ｏｎ）の値とほとんど同一に設定す
ることができ、第１の実施例よりもさらに高速化できる
効果がある。

上記実施例では本発明をＥＥＰＲＯＭを例にとり説明し
たが、電気的に書き込み可能な半導体記憶装置（ＥＥＰ
ＲＯＭ）であっても、読み出し専用の半導体装置（ＲＯ
Ｍ）であっても本発明は有効である。また、バイアス電
圧発生回路（ＢＩＡＳ）の代表的な構成を第１の実施例
、第２の実施例で示したが回路構成はこれにとられれな
く、出力に読み出しモード時に一定電圧が出力される回
路構成である限り本発明は有効である。また、本発明は
ＢＤｌ、　　・・・、　　ＢＤｒｎの構成として、それ
ぞれＱＤｌｌとＱＤ１２．・・・、ＱＤｍｌとＱ　Ｄｍ
２で構成される例を示したが、それぞれＱＤＩｌ、　　
・・・＋　　ＱＤｍｌ単独で構成されても本発明は有効
である。

［発明の効果コ以上の述べたように、本発明のＥＥＦＲＯＭは読み出し
モード時、非選択ディジット線がディジット線バイアス
手段により、一定電圧ＶＰの値にバイアスされているた
め、〈１〉Ｘアドレスが切り換わった時、選択されたディジ
ット線が平衡値Ｖ　５０１（ｏｎ）、　　Ｖ　５ＤＩ（
ｏｆｆ）に充電されるスピードが、従来例の場合のよう
に、ディジット線がＯＶになっている場合に比べ速くな
る。従って、この時のセンスアンプ回路の動作スピード
は従来例よりも速くなる。

く２〉ディジット線に接続された選択用セルＭＳ１１、
・・・、　ＭＳｎ】のドレインのジャンクション容量が
、従来例の場合に比へ小さくなるので、一般にセンスア
ンプ回路の動作スピードが速くなる。

＜　３　＞　Ｖ　Ｐの値がＶ　５ＤＩ（ｏｎ）の値に近
づくように、バイアス電圧発生回路ＢＩＡＳ、ディジッ
ト線バイアス回路ＢＤＩ、　　・・・、ＢＤｍを設計す
ることにより、大容量化されても、Ｘアドレスか切り換
わったときの“１″が記憶された記憶用セルが選択され
た時の動作スピードを、Ｘアドレスが切り換わったどき
の動作スピードとほとんど同じにすることができる。従
って、本実施例は大容量で高速度が要求されるＥＥＰＲ
ＯＭに適するという効果かある。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体装置の回路
図、第２図は本発明の第２の実施例に係る半導体装置の
回路図、第３図は本発明の実施例に係るディジット線に
対する負荷回路の回路図、第４図は本発明の実施例に係
るフィードバックインバータの入出力特性図、第５図は
本発明の実施例に係るバイアス電圧発生回路の出力電圧
、ディジット線のバイアス電圧及びディジット線の平衡
電圧の変化を示す図、第６図は本発明の第１の実施例に
係る半導体装置の動作を説明するための電圧波形図、第
７図は従来の半導体装置の回路図、第８図はそのセンス
アンプの回路図、第９図は従来の半導体装置の動作を説
明するための電圧波形図である。ＢＩＡＳ・・・・・・・バイアス電圧発生回路。ＢＤＩ、・・・、ＢＤｍ・・・ディジット線バイアス回
路、Ｍｌ】、・・・２Ｍｎ１２Ｍ１ｍ・・・メモリセル
、５ＥＮＣＥ・・・・・・・５ＥＮＣＥアンプ回路。

Claims

【特許請求の範囲】

（１）複数本のディジット線と、ディジット線にそれぞ
れ並列に接続された複数の記憶素子と、前記ディジット
線の内の選択されたディジット線と電気的に結合されて
ディジット線上のデータを増幅して出力するセンスアン
プ回路と、読み出しモード時に全てのディジット線を一
定電圧にさせるディジット線バイアス手段を備えたこと
を特徴とする半導体装置。
（２）センスアンプ回路は、入力が選択されたディジッ
ト線と電気的に結合される反転増幅器と、ドレインとゲ
ートが共通に電源に接続された第１のＮチャネル型電界
効果トランジスタと、ドレインが第１のＮチャネル型電
界効果トランジスタのソースに接続されゲートが反転増
幅器の出力に接続されソースが選択されたディジット線
と電気的に接続される第２のＮチャネル型電界効果トラ
ンジスタとを備え、第１のＮチャネル型電界効果トラン
ジスタと第２の１のＮチャネル型電界効果トランジスタ
との共通節点を出力としたものであり、ディジット線バ
イアス手段は、読み出しモード時に一定電圧を出力する
バイアス電圧発生回路と、電源と各ディジット線との間
に介装されてバイアス電圧発生回路の出力電圧により導
通して全てのディジット線を一定電圧にさせるディジッ
ト線バイアス回路を備えたものであることを特徴とする
請求項１に記載の半導体装置。
（３）ディジット線バイアス回路は、ゲートに供給され
るバイアス電圧回路の出力電圧により導通する第３のＮ
チャネル型電界効果トランジスタと読み出しモード時に
ゲートに供給される制御信号により導通する高耐圧の第
４のＮチャネル型電界効果トランジスタと直列に接続し
、これらトランジスタを第４のＮチャネル型電界効果ト
ランジスタをディジット線側にして電源と各ディジット
線との間に介装したものであることを特徴とする請求項
２に記載の半導体装置。