JPS60219699A - メモリ読出し装置 - Google Patents
メモリ読出し装置Info
- Publication number
- JPS60219699A JPS60219699A JP59075221A JP7522184A JPS60219699A JP S60219699 A JPS60219699 A JP S60219699A JP 59075221 A JP59075221 A JP 59075221A JP 7522184 A JP7522184 A JP 7522184A JP S60219699 A JPS60219699 A JP S60219699A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- bit line
- memory transistor
- memory
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は成層(読出し専用メモリンに関するものであ
シ、特に半導体で構成された題の読出し回路に関するも
のである。
シ、特に半導体で構成された題の読出し回路に関するも
のである。
第1図は従来の題の読出し回路を示すブロック図であっ
て、図において(1)はアドレス人力バッファ、121
tit Xデコーダ、+31はメモリトランジスタ、
(4:はYデコーダ、15+Uセンスアンプ、(61は
出力バッファ、(7)はワードライン、(81はビット
ライン、(9)はメモリトランジスタ(3)の電流を示
す。
て、図において(1)はアドレス人力バッファ、121
tit Xデコーダ、+31はメモリトランジスタ、
(4:はYデコーダ、15+Uセンスアンプ、(61は
出力バッファ、(7)はワードライン、(81はビット
ライン、(9)はメモリトランジスタ(3)の電流を示
す。
次に第1図の回路の動作について説明する。アドレス信
号はビット並列の形でアドレス信号入力端子Ao =
Axから入力され、それぞれのビットがアドレス人力バ
ッフ7111 Kよつて増幅及び波形整形され、そのう
ちの所定数のビットがX方向アドレスとしてXデコーダ
(21に入力され、他のビットはY方向アドレスとして
Xデコーダ(41に入力される。Xデコーダ(2)の出
力はワードライン(7)を選択し、Yレコーダ(41の
出力はビットライン181を選択し、ワードライン(7
)とビットライン(81によって定められる位置のメモ
リトランジスタのメモリ自答が読出される。
号はビット並列の形でアドレス信号入力端子Ao =
Axから入力され、それぞれのビットがアドレス人力バ
ッフ7111 Kよつて増幅及び波形整形され、そのう
ちの所定数のビットがX方向アドレスとしてXデコーダ
(21に入力され、他のビットはY方向アドレスとして
Xデコーダ(41に入力される。Xデコーダ(2)の出
力はワードライン(7)を選択し、Yレコーダ(41の
出力はビットライン181を選択し、ワードライン(7
)とビットライン(81によって定められる位置のメモ
リトランジスタのメモリ自答が読出される。
ところで、Ao = Ax端子から入力される1柚類の
アドレス信号に対してはDo〜L)yの各ビットで表わ
される1ワードのデータ信号が同時に読出され、普通の
場合1ワードが複数ビットによりて構成されるのである
が、第1図にはそのlワード中の1ビツトに関する回路
だけを示してあシ、メモリトランジスタ(3)、ビット
ライン:81、センスアップ(51、出力バッファ16
1は1ワードのビット数だけ並列に設けられているが、
これらは図面には省略しである。
アドレス信号に対してはDo〜L)yの各ビットで表わ
される1ワードのデータ信号が同時に読出され、普通の
場合1ワードが複数ビットによりて構成されるのである
が、第1図にはそのlワード中の1ビツトに関する回路
だけを示してあシ、メモリトランジスタ(3)、ビット
ライン:81、センスアップ(51、出力バッファ16
1は1ワードのビット数だけ並列に設けられているが、
これらは図面には省略しである。
Xデコーダ(2)の出力とXデコーダ(41の出力の加
えられるメモリトランジスタ(310回路にあらしめ書
込まれているメモリ情報が「1」の場合、ビットライン
(8)と接地との間が導通し、上記メモリ情報が「0」
の場合、ビットライン181と接地との間が非導通のま
まに保たれる。ビットライン(81が接地されたか否か
の状態がセンスアンプ(5)で検出され、その検出に応
じて論理「1」又は「0」の信号が出力バッファ16)
に入力され、此処で増幅及び波形整形された後信号Do
として出力される。信号Doはアドレス信号Ao =
Ax によって読出される1ワードの信号り、 −D
yの1個のビットを示し、他のビットは先に説明したよ
うに第1図には図示されていない他の回路を経て出力さ
れる。
えられるメモリトランジスタ(310回路にあらしめ書
込まれているメモリ情報が「1」の場合、ビットライン
(8)と接地との間が導通し、上記メモリ情報が「0」
の場合、ビットライン181と接地との間が非導通のま
まに保たれる。ビットライン(81が接地されたか否か
の状態がセンスアンプ(5)で検出され、その検出に応
じて論理「1」又は「0」の信号が出力バッファ16)
に入力され、此処で増幅及び波形整形された後信号Do
として出力される。信号Doはアドレス信号Ao =
Ax によって読出される1ワードの信号り、 −D
yの1個のビットを示し、他のビットは先に説明したよ
うに第1図には図示されていない他の回路を経て出力さ
れる。
−例として256 Kbit の鳩の場合を考えてみる
。メモリトランジスタ(3)のW/L (チャネル幅/
チャネル長)が5μm72.5μmであれば、ワードラ
イン(7)は通常poly −Siゲートを用いている
ので、ワードライン(7)の負荷定数をトランジスタゲ
ート容量= 5 X 10−’ PF/1μm2. ゲ
ート抵抗=401MI P7n2で計算すれば、大略C
=3.2PF。
。メモリトランジスタ(3)のW/L (チャネル幅/
チャネル長)が5μm72.5μmであれば、ワードラ
イン(7)は通常poly −Siゲートを用いている
ので、ワードライン(7)の負荷定数をトランジスタゲ
ート容量= 5 X 10−’ PF/1μm2. ゲ
ート抵抗=401MI P7n2で計算すれば、大略C
=3.2PF。
R=33KOとなる。またビットライン(81は通常A
tを用いているので、ビットライン(8)の負荷定数を
At容量= 2.5 x 1O−5PF/1 pm 、
At抵抗=0.04471μm で計算すれば、大略
C= 0.6PF、 R= 40Ωとなる。従ってワー
ドライン(7)を充電するための時定数とビットライン
18+を充電するための時定数とでは(3、210,す
X (3310、04)中5 X 830倍程度ワード
ライン(7)全充電する時定数が大きい。
tを用いているので、ビットライン(8)の負荷定数を
At容量= 2.5 x 1O−5PF/1 pm 、
At抵抗=0.04471μm で計算すれば、大略
C= 0.6PF、 R= 40Ωとなる。従ってワー
ドライン(7)を充電するための時定数とビットライン
18+を充電するための時定数とでは(3、210,す
X (3310、04)中5 X 830倍程度ワード
ライン(7)全充電する時定数が大きい。
第2図はアドレス信号の切換えにともなうワードライン
(7)とビットライン18)の電圧波形を示すムので、
(a)はアドレスの切換を示す信号、(b)はワードラ
イン(7)の電圧、(C)はビットライン(81の電圧
金示す。t1時点とt2時点でアドレス信号が切換えら
れ、t□時点以前のアドレス信号とt2時点以後のアド
レス信号ではXデコーダ(21出力及びXデコーダ(4
1出力が共に論理「L」であり、t□→t2間のアドレ
ス信号でXデコーダ(2;出力及びXデコーダ(41出
力が共に論理「H」になったとすると、ワードライン(
71の電圧は第2図(blのように変化し、ビットライ
ン)8)の電圧は第2図(clのように変化する。
(7)とビットライン18)の電圧波形を示すムので、
(a)はアドレスの切換を示す信号、(b)はワードラ
イン(7)の電圧、(C)はビットライン(81の電圧
金示す。t1時点とt2時点でアドレス信号が切換えら
れ、t□時点以前のアドレス信号とt2時点以後のアド
レス信号ではXデコーダ(21出力及びXデコーダ(4
1出力が共に論理「L」であり、t□→t2間のアドレ
ス信号でXデコーダ(2;出力及びXデコーダ(41出
力が共に論理「H」になったとすると、ワードライン(
71の電圧は第2図(blのように変化し、ビットライ
ン)8)の電圧は第2図(clのように変化する。
すなわち、ワードライン(7)はビットライン;81に
比べて約40〜400ナノ秒遅れてかつ波形も太きくな
まりて立上る。
比べて約40〜400ナノ秒遅れてかつ波形も太きくな
まりて立上る。
第3図はメモリトランジスタ(3)の特性図で横軸がゲ
ート電圧、縦軸がドレイン電流を示し、閾値vTHは通
常0.5〜2.Ovである。ワードライン(7)の電位
がこの閾値を越えると、メモリトランジスタ+31のメ
モリ情報が「1」であり、Xデコーダ(41によりビッ
トライン(81が選択された場合ビットライン!8)に
たまりた電荷を矢印(9)の経路で接地へ放電し、ビッ
トライン(81の電位を接地レベルにすることによって
、メモリ情報「1」がセンスアンプ151へ送られる。
ート電圧、縦軸がドレイン電流を示し、閾値vTHは通
常0.5〜2.Ovである。ワードライン(7)の電位
がこの閾値を越えると、メモリトランジスタ+31のメ
モリ情報が「1」であり、Xデコーダ(41によりビッ
トライン(81が選択された場合ビットライン!8)に
たまりた電荷を矢印(9)の経路で接地へ放電し、ビッ
トライン(81の電位を接地レベルにすることによって
、メモリ情報「1」がセンスアンプ151へ送られる。
メモリトランジスタ+31のメモリ情報が「0」のとき
は、メモリトランジスタ(31は、ワードライン(7)
の電位に関係なく導通しないので、メモリ情報「0」は
ビットライン(8)が選択されるのとほぼ同時にセンス
アンプ(5)に送られる。
は、メモリトランジスタ(31は、ワードライン(7)
の電位に関係なく導通しないので、メモリ情報「0」は
ビットライン(8)が選択されるのとほぼ同時にセンス
アンプ(5)に送られる。
従来のROM回路は以上のように構成されているので、
読出し時、時定数の大きいワードライン(7)を充電し
、メモリ情報が「1」の場合において、ビットライン(
8)を接地へ放電するのに時間がかかるためアクセス時
間を短縮することができないと ′いう欠点がありた。
読出し時、時定数の大きいワードライン(7)を充電し
、メモリ情報が「1」の場合において、ビットライン(
8)を接地へ放電するのに時間がかかるためアクセス時
間を短縮することができないと ′いう欠点がありた。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではアドレス信号の変化
が検出されるたびに、選択されたビットラインの電位を
第3の電位に固定する。この第3の電位とはセンスアン
プがメモリトランジスタのメモリ情報を「1」と判断す
る第1の゛電位と「0」と判断する第2の電位とのほぼ
中間の電位であるために、ビットラインが第3の電位に
固定されてもセンスアンプが誤判断することなく、この
第3の電位から接地゛電位まで放電する放電時間は第1
の電位から接地電位まで放電する放電時間のほぼ半分に
なり、アクセス時間を短縮することができる。
めになされたもので、この発明ではアドレス信号の変化
が検出されるたびに、選択されたビットラインの電位を
第3の電位に固定する。この第3の電位とはセンスアン
プがメモリトランジスタのメモリ情報を「1」と判断す
る第1の゛電位と「0」と判断する第2の電位とのほぼ
中間の電位であるために、ビットラインが第3の電位に
固定されてもセンスアンプが誤判断することなく、この
第3の電位から接地゛電位まで放電する放電時間は第1
の電位から接地電位まで放電する放電時間のほぼ半分に
なり、アクセス時間を短縮することができる。
以下この発明の実施例を図面について説明する。
第4図はこの発明の一実施例を示すブロック図で、第1
図と同一符号は同−又は相当部分を示し、+101はエ
ツジトリガ回路、Uυは定電圧源、aオはトランスファ
ゲートである。
図と同一符号は同−又は相当部分を示し、+101はエ
ツジトリガ回路、Uυは定電圧源、aオはトランスファ
ゲートである。
次に第4図の回路の動作について説明する。アドレス入
力信号が変化すると、Yデコーダ(4)がメモリトラン
ジスタ(3)のビットライン;81を選択し、次に40
〜100ナノ秒遅れてワードライン(7)の電圧が上昇
してメモリトランジスタが駆動されることはさきに第2
図について説明したとおシであるが、第5図はこれに関
遅してエツジトリガ回路t101の出力の電圧波形を示
す。第5図(at 、 (bl ’、 (clは第2図
(al 、 (b) 、 telと同様で6C1第5図
fdlはアドレス信号の切換点でトリガされるワンショ
ットマルチバイブレータであるエツジトリガ回路IIl
]lの出力波形を示す。この波形が論理「H」である間
トランスファゲート(ロ)を導通させてビットライン(
8)の電位を定電圧源旺υの電位、すなわち第3の電位
に固定する。
力信号が変化すると、Yデコーダ(4)がメモリトラン
ジスタ(3)のビットライン;81を選択し、次に40
〜100ナノ秒遅れてワードライン(7)の電圧が上昇
してメモリトランジスタが駆動されることはさきに第2
図について説明したとおシであるが、第5図はこれに関
遅してエツジトリガ回路t101の出力の電圧波形を示
す。第5図(at 、 (bl ’、 (clは第2図
(al 、 (b) 、 telと同様で6C1第5図
fdlはアドレス信号の切換点でトリガされるワンショ
ットマルチバイブレータであるエツジトリガ回路IIl
]lの出力波形を示す。この波形が論理「H」である間
トランスファゲート(ロ)を導通させてビットライン(
8)の電位を定電圧源旺υの電位、すなわち第3の電位
に固定する。
ところで、アドレス変化前とアドレス変化後におけるビ
ットライン:81の状態とアクセス時間との関係を第1
図の回路と2・4図の回路とについて比較すると第1表
のとおシになる。
ットライン:81の状態とアクセス時間との関係を第1
図の回路と2・4図の回路とについて比較すると第1表
のとおシになる。
(オ 1 表ン
すなわちパターンA、Bではアドレスが変化しても当該
ビットライン181の゛電位は変化しないので、第1図
の回路ではアクセス時間は0であり、パターンCではビ
ットライン(8)の状態が「0」から「1」へ変化する
ので、第1図の回路では、オlの電位から第2の電位に
移行する時間2.0とセンスアンプ(51が判断する時
間0.5の合計2.5のアクセス時間を必要とし、パタ
ーンDではビットライン;8;の状態が「1」から「0
」へ変化するので第1図の回路では第2の電位から第1
の電位に移行する時間1.0とセンスアンプ(5)が判
断する時間0.5の合31.5のアクセス時間を必要と
する。したがって第1図の回路ではアクセスのタイミン
グはパターンCの場合においても誤判断しないように2
.5のアクセス時間に合せて決定しなければならない。
ビットライン181の゛電位は変化しないので、第1図
の回路ではアクセス時間は0であり、パターンCではビ
ットライン(8)の状態が「0」から「1」へ変化する
ので、第1図の回路では、オlの電位から第2の電位に
移行する時間2.0とセンスアンプ(51が判断する時
間0.5の合計2.5のアクセス時間を必要とし、パタ
ーンDではビットライン;8;の状態が「1」から「0
」へ変化するので第1図の回路では第2の電位から第1
の電位に移行する時間1.0とセンスアンプ(5)が判
断する時間0.5の合31.5のアクセス時間を必要と
する。したがって第1図の回路ではアクセスのタイミン
グはパターンCの場合においても誤判断しないように2
.5のアクセス時間に合せて決定しなければならない。
これに対し、第4図の回路ではパターンCの場合はワー
ドライン(71が充電される前にビットラインが第3の
電位になっているので、この第3の′電位から第2の電
位へ移行する時間を、第1の電位から第2の電位へ移行
する時間の約半分として1.0゜センスアンプ(51が
判断する時間帆5の合計1.5となり、パターンDでは
同様の理由から1.0となる。
ドライン(71が充電される前にビットラインが第3の
電位になっているので、この第3の′電位から第2の電
位へ移行する時間を、第1の電位から第2の電位へ移行
する時間の約半分として1.0゜センスアンプ(51が
判断する時間帆5の合計1.5となり、パターンDでは
同様の理由から1.0となる。
またパターンAはパターンDと同様、パターンBはパタ
ーンCと同様になる。したがって、第4図の回路ではア
クセスのタイミングは1.5のアクセス時間に合せて決
定することができる。すなわち、この発明によると従来
の装置に比しアクセス時間を早くしても安定なデータ出
力を得ることができる。
ーンCと同様になる。したがって、第4図の回路ではア
クセスのタイミングは1.5のアクセス時間に合せて決
定することができる。すなわち、この発明によると従来
の装置に比しアクセス時間を早くしても安定なデータ出
力を得ることができる。
なお、上記実施例ではメモリトランジスタとして1ゲー
ト・トランジスタ+31を使用するとして説明したが、
16図に示すように1ゲート・トランジスタ(31に限
定されることなく、EPROM(31) 。
ト・トランジスタ+31を使用するとして説明したが、
16図に示すように1ゲート・トランジスタ(31に限
定されることなく、EPROM(31) 。
EEPIIIVI(32)のようなトランジスタであっ
ても、ワードラインによってゲートを制御し、ビットラ
インからメモリ情報を読出す回路を構成することができ
るトランジスタであればよい。
ても、ワードラインによってゲートを制御し、ビットラ
インからメモリ情報を読出す回路を構成することができ
るトランジスタであればよい。
以上のようにこの発明によれは、ワードライン(7)が
充電される前にビットライン全第3の電位に一定期間固
定しているので、アクセス時間を短縮して安定なデータ
出力を得ることができる。
充電される前にビットライン全第3の電位に一定期間固
定しているので、アクセス時間を短縮して安定なデータ
出力を得ることができる。
第1図は従来の装置を示すブロック図、第2図はアドレ
ス信号の切換えにともなう第1図各部の波形図、′17
3図はメモリトランジスタの特性図、第4図はこの発明
の一実施例を示すブロック図、第5図はアドレス信号の
切換えにともなう第4N6部の波形図、第6図は第4図
のメモリトランジスタの6柚のものを示す図である。 121・・・Xデコーダ、(31・・・メモリトランジ
スタ、(4)・・・Yデコーダ、(7)・・・ワードラ
イン、(8)・・・ピットライン、tlol・・・エツ
ジトリガ回路、ttn・・・定電圧源、a埠・・・トラ
ンスファーゲート。 尚、各図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 < −<q 第2図 第3図 N ■ゝ〜−7′−ゝく 第5図 第6図 手続補正書(自発ン 1、事件の表示 特願昭59−075221号3、補正
をする者 代表者片山仁へ部 5、補正の対象 (1)II細書の「特許請求の範囲」の欄6、補正の内
容 (1)明細書の特許請求の範囲を別紙のとおシ訂正する
ゎ7、添付書類の目録 (1)訂正した特許請求の範囲 ・・・・・・・・・・
・・ 1通(以上) 別 紙 2、特許請求の範囲 アドレス信号のうちのX方向アドレスをデコードした出
力がワードラインを経てROM用メモリトランジスタの
ゲートに加えられ、上記アドレス信号のうちのY方向ア
ドレスをデコードした出力によって選択されるビットラ
インに第1の電位が加えられ、当該メモリトランジスタ
が論理「1」のビッートを記憶する場合、当該メモリト
ランジスタのゲートに加えられる電圧が所定の大きさに
達した時点において、当該ビットラインの電位が当該メ
モリトランジスタを介して第2の電位まで放電するよう
動作するメモリ読出し装置において、上記アドレス信号
の変化点を検出し、この検出した変化点から所定時間の
間、矩形波信号全出力するエツジトリガ回路、 上記第1の電位と上記第2の電位とのほぼ中間点である
第3の電位を生成する定電圧源、上記エツジトリガ回路
の出力の制御によシ上記定電圧源と上記ビットラインと
を接続するトランスファーゲートを備えたことを特徴と
するメモリ読出し装置。
ス信号の切換えにともなう第1図各部の波形図、′17
3図はメモリトランジスタの特性図、第4図はこの発明
の一実施例を示すブロック図、第5図はアドレス信号の
切換えにともなう第4N6部の波形図、第6図は第4図
のメモリトランジスタの6柚のものを示す図である。 121・・・Xデコーダ、(31・・・メモリトランジ
スタ、(4)・・・Yデコーダ、(7)・・・ワードラ
イン、(8)・・・ピットライン、tlol・・・エツ
ジトリガ回路、ttn・・・定電圧源、a埠・・・トラ
ンスファーゲート。 尚、各図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 < −<q 第2図 第3図 N ■ゝ〜−7′−ゝく 第5図 第6図 手続補正書(自発ン 1、事件の表示 特願昭59−075221号3、補正
をする者 代表者片山仁へ部 5、補正の対象 (1)II細書の「特許請求の範囲」の欄6、補正の内
容 (1)明細書の特許請求の範囲を別紙のとおシ訂正する
ゎ7、添付書類の目録 (1)訂正した特許請求の範囲 ・・・・・・・・・・
・・ 1通(以上) 別 紙 2、特許請求の範囲 アドレス信号のうちのX方向アドレスをデコードした出
力がワードラインを経てROM用メモリトランジスタの
ゲートに加えられ、上記アドレス信号のうちのY方向ア
ドレスをデコードした出力によって選択されるビットラ
インに第1の電位が加えられ、当該メモリトランジスタ
が論理「1」のビッートを記憶する場合、当該メモリト
ランジスタのゲートに加えられる電圧が所定の大きさに
達した時点において、当該ビットラインの電位が当該メ
モリトランジスタを介して第2の電位まで放電するよう
動作するメモリ読出し装置において、上記アドレス信号
の変化点を検出し、この検出した変化点から所定時間の
間、矩形波信号全出力するエツジトリガ回路、 上記第1の電位と上記第2の電位とのほぼ中間点である
第3の電位を生成する定電圧源、上記エツジトリガ回路
の出力の制御によシ上記定電圧源と上記ビットラインと
を接続するトランスファーゲートを備えたことを特徴と
するメモリ読出し装置。
Claims (1)
- 【特許請求の範囲】 アドレス信号のうちのX方向アドレスをデコードした出
力がワードラインを経てROM用メモリトランジスタの
ゲートに加えられ、上記アドレス信号のうちのY方向ア
ドレスをデコードした出力によフて選択されるビットラ
インに第1の′電位が加えられ、当該メモリトランジス
タが論理「1」のビットを記憶する場合、当該メモリト
ランジスタのゲートに加えられる゛電圧が所定の大きさ
に達した時点において、当該ビットラインの電位が当該
メモリトランジスタを介して第2の電位まで放電するよ
う動作するメモリ読出し装置において、上記アドレス信
号の変化点を検出し、この検出した変化点から所定時間
の間、矩形波信号を出力するエツジトリガ回路、 上記第1の゛電位と上記第2の′電位とのtユぼ中間点
である第3の電位を成牛する定゛電圧源、上記エツジト
リガ回路の出力の制御により上記定電圧源と上記ビット
ラインとを接続するトランスファーゲートを備えたこと
を特徴とするメモリ読出し装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59075221A JPS60219699A (ja) | 1984-04-13 | 1984-04-13 | メモリ読出し装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59075221A JPS60219699A (ja) | 1984-04-13 | 1984-04-13 | メモリ読出し装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60219699A true JPS60219699A (ja) | 1985-11-02 |
Family
ID=13569949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59075221A Pending JPS60219699A (ja) | 1984-04-13 | 1984-04-13 | メモリ読出し装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60219699A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0411394A (ja) * | 1990-04-27 | 1992-01-16 | Nec Corp | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54107638A (en) * | 1978-02-10 | 1979-08-23 | Sanyo Electric Co Ltd | Memory data readout circuit in semiconductor memory unit |
-
1984
- 1984-04-13 JP JP59075221A patent/JPS60219699A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54107638A (en) * | 1978-02-10 | 1979-08-23 | Sanyo Electric Co Ltd | Memory data readout circuit in semiconductor memory unit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0411394A (ja) * | 1990-04-27 | 1992-01-16 | Nec Corp | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0612632B2 (ja) | メモリ回路 | |
US5883837A (en) | Reading circuit for semiconductor memory cells | |
US20030063514A1 (en) | Integrated data input sorting and timing circuit for double data rate (DDR) dynamic random access memory (DRAM) devices | |
US6865115B2 (en) | Input stage apparatus and method having a variable reference voltage | |
JPH06139786A (ja) | 電気的消去及び書込み可能rom | |
JP2885607B2 (ja) | 半導体メモリ | |
KR19980034730A (ko) | 외부 인터페이스 전압 자동검출 반도체 장치 | |
KR0167762B1 (ko) | 향상된 di/dt 제어가 가능한 집적회로 메모리 | |
JP2830066B2 (ja) | 半導体メモリ | |
JPH0743933B2 (ja) | 遷移検出回路 | |
JPS60219699A (ja) | メモリ読出し装置 | |
JPS593792A (ja) | 半導体記憶装置 | |
KR20000006415A (ko) | 집적메모리 | |
KR100447790B1 (ko) | 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호오류 방지 회로 및 방지 방법 | |
JPH0479098A (ja) | 半導体記憶装置 | |
JPS59180891A (ja) | 半導体メモリ | |
KR100214462B1 (ko) | 반도체메모리셀의 라이트 방법 | |
JPS6126156B2 (ja) | ||
JPS59117776A (ja) | 半導体記憶装置 | |
JPS639319B2 (ja) | ||
JPH03248397A (ja) | センスアンプ回路 | |
JPH04214295A (ja) | 半導体記憶装置 | |
JP3106617B2 (ja) | デコーダ回路 | |
JP3092179B2 (ja) | 半導体集積回路 | |
JPS623518B2 (ja) |