JPS60219699A - メモリ読出し装置 - Google Patents
メモリ読出し装置Info
- Publication number
- JPS60219699A JPS60219699A JP59075221A JP7522184A JPS60219699A JP S60219699 A JPS60219699 A JP S60219699A JP 59075221 A JP59075221 A JP 59075221A JP 7522184 A JP7522184 A JP 7522184A JP S60219699 A JPS60219699 A JP S60219699A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- bit line
- memory transistor
- memory
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は成層（読出し専用メモリンに関するものであ
シ、特に半導体で構成された題の読出し回路に関するも
のである。
シ、特に半導体で構成された題の読出し回路に関するも
のである。
第１図は従来の題の読出し回路を示すブロック図であっ
て、図において（１）はアドレス人力バッファ、１２１
ｔｉｔ Ｘデコーダ、＋３１はメモリトランジスタ、
（４：はＹデコーダ、１５＋Ｕセンスアンプ、（６１は
出力バッファ、（７）はワードライン、（８１はビット
ライン、（９）はメモリトランジスタ（３）の電流を示
す。
て、図において（１）はアドレス人力バッファ、１２１
ｔｉｔ Ｘデコーダ、＋３１はメモリトランジスタ、
（４：はＹデコーダ、１５＋Ｕセンスアンプ、（６１は
出力バッファ、（７）はワードライン、（８１はビット
ライン、（９）はメモリトランジスタ（３）の電流を示
す。
次に第１図の回路の動作について説明する。アドレス信
号はビット並列の形でアドレス信号入力端子Ａｏ ＝
Ａｘから入力され、それぞれのビットがアドレス人力バ
ッフ７１１１ Ｋよつて増幅及び波形整形され、そのう
ちの所定数のビットがＸ方向アドレスとしてＸデコーダ
（２１に入力され、他のビットはＹ方向アドレスとして
Ｘデコーダ（４１に入力される。Ｘデコーダ（２）の出
力はワードライン（７）を選択し、Ｙレコーダ（４１の
出力はビットライン１８１を選択し、ワードライン（７
）とビットライン（８１によって定められる位置のメモ
リトランジスタのメモリ自答が読出される。
号はビット並列の形でアドレス信号入力端子Ａｏ ＝
Ａｘから入力され、それぞれのビットがアドレス人力バ
ッフ７１１１ Ｋよつて増幅及び波形整形され、そのう
ちの所定数のビットがＸ方向アドレスとしてＸデコーダ
（２１に入力され、他のビットはＹ方向アドレスとして
Ｘデコーダ（４１に入力される。Ｘデコーダ（２）の出
力はワードライン（７）を選択し、Ｙレコーダ（４１の
出力はビットライン１８１を選択し、ワードライン（７
）とビットライン（８１によって定められる位置のメモ
リトランジスタのメモリ自答が読出される。
ところで、Ａｏ ＝ Ａｘ端子から入力される１柚類の
アドレス信号に対してはＤｏ〜Ｌ）ｙの各ビットで表わ
される１ワードのデータ信号が同時に読出され、普通の
場合１ワードが複数ビットによりて構成されるのである
が、第１図にはそのｌワード中の１ビツトに関する回路
だけを示してあシ、メモリトランジスタ（３）、ビット
ライン：８１、センスアップ（５１、出力バッファ１６
１は１ワードのビット数だけ並列に設けられているが、
これらは図面には省略しである。
アドレス信号に対してはＤｏ〜Ｌ）ｙの各ビットで表わ
される１ワードのデータ信号が同時に読出され、普通の
場合１ワードが複数ビットによりて構成されるのである
が、第１図にはそのｌワード中の１ビツトに関する回路
だけを示してあシ、メモリトランジスタ（３）、ビット
ライン：８１、センスアップ（５１、出力バッファ１６
１は１ワードのビット数だけ並列に設けられているが、
これらは図面には省略しである。
Ｘデコーダ（２）の出力とＸデコーダ（４１の出力の加
えられるメモリトランジスタ（３１０回路にあらしめ書
込まれているメモリ情報が「１」の場合、ビットライン
（８）と接地との間が導通し、上記メモリ情報が「０」
の場合、ビットライン１８１と接地との間が非導通のま
まに保たれる。ビットライン（８１が接地されたか否か
の状態がセンスアンプ（５）で検出され、その検出に応
じて論理「１」又は「０」の信号が出力バッファ１６）
に入力され、此処で増幅及び波形整形された後信号Ｄｏ
として出力される。信号Ｄｏはアドレス信号Ａｏ ＝
Ａｘ によって読出される１ワードの信号り、 −Ｄ
ｙの１個のビットを示し、他のビットは先に説明したよ
うに第１図には図示されていない他の回路を経て出力さ
れる。
えられるメモリトランジスタ（３１０回路にあらしめ書
込まれているメモリ情報が「１」の場合、ビットライン
（８）と接地との間が導通し、上記メモリ情報が「０」
の場合、ビットライン１８１と接地との間が非導通のま
まに保たれる。ビットライン（８１が接地されたか否か
の状態がセンスアンプ（５）で検出され、その検出に応
じて論理「１」又は「０」の信号が出力バッファ１６）
に入力され、此処で増幅及び波形整形された後信号Ｄｏ
として出力される。信号Ｄｏはアドレス信号Ａｏ ＝
Ａｘ によって読出される１ワードの信号り、 −Ｄ
ｙの１個のビットを示し、他のビットは先に説明したよ
うに第１図には図示されていない他の回路を経て出力さ
れる。
−例として２５６ Ｋｂｉｔ の鳩の場合を考えてみる
。メモリトランジスタ（３）のＷ／Ｌ （チャネル幅／
チャネル長）が５μｍ７２．５μｍであれば、ワードラ
イン（７）は通常ｐｏｌｙ −Ｓｉゲートを用いている
ので、ワードライン（７）の負荷定数をトランジスタゲ
ート容量＝ ５ Ｘ １０−’ ＰＦ／１μｍ２． ゲ
ート抵抗＝４０１ＭＩ Ｐ７ｎ２で計算すれば、大略Ｃ
＝３．２ＰＦ。
。メモリトランジスタ（３）のＷ／Ｌ （チャネル幅／
チャネル長）が５μｍ７２．５μｍであれば、ワードラ
イン（７）は通常ｐｏｌｙ −Ｓｉゲートを用いている
ので、ワードライン（７）の負荷定数をトランジスタゲ
ート容量＝ ５ Ｘ １０−’ ＰＦ／１μｍ２． ゲ
ート抵抗＝４０１ＭＩ Ｐ７ｎ２で計算すれば、大略Ｃ
＝３．２ＰＦ。
Ｒ＝３３ＫＯとなる。またビットライン（８１は通常Ａ
ｔを用いているので、ビットライン（８）の負荷定数を
Ａｔ容量＝ ２．５ ｘ １Ｏ−５ＰＦ／１ ｐｍ 、
Ａｔ抵抗＝０．０４４７１μｍ で計算すれば、大略
Ｃ＝ ０．６ＰＦ、 Ｒ＝ ４０Ωとなる。従ってワー
ドライン（７）を充電するための時定数とビットライン
１８＋を充電するための時定数とでは（３、２１０，す
Ｘ （３３１０、０４）中５ Ｘ ８３０倍程度ワード
ライン（７）全充電する時定数が大きい。
ｔを用いているので、ビットライン（８）の負荷定数を
Ａｔ容量＝ ２．５ ｘ １Ｏ−５ＰＦ／１ ｐｍ 、
Ａｔ抵抗＝０．０４４７１μｍ で計算すれば、大略
Ｃ＝ ０．６ＰＦ、 Ｒ＝ ４０Ωとなる。従ってワー
ドライン（７）を充電するための時定数とビットライン
１８＋を充電するための時定数とでは（３、２１０，す
Ｘ （３３１０、０４）中５ Ｘ ８３０倍程度ワード
ライン（７）全充電する時定数が大きい。
第２図はアドレス信号の切換えにともなうワードライン
（７）とビットライン１８）の電圧波形を示すムので、
（ａ）はアドレスの切換を示す信号、（ｂ）はワードラ
イン（７）の電圧、（Ｃ）はビットライン（８１の電圧
金示す。ｔ１時点とｔ２時点でアドレス信号が切換えら
れ、ｔ□時点以前のアドレス信号とｔ２時点以後のアド
レス信号ではＸデコーダ（２１出力及びＸデコーダ（４
１出力が共に論理「Ｌ」であり、ｔ□→ｔ２間のアドレ
ス信号でＸデコーダ（２；出力及びＸデコーダ（４１出
力が共に論理「Ｈ」になったとすると、ワードライン（
７１の電圧は第２図（ｂｌのように変化し、ビットライ
ン）８）の電圧は第２図（ｃｌのように変化する。
（７）とビットライン１８）の電圧波形を示すムので、
（ａ）はアドレスの切換を示す信号、（ｂ）はワードラ
イン（７）の電圧、（Ｃ）はビットライン（８１の電圧
金示す。ｔ１時点とｔ２時点でアドレス信号が切換えら
れ、ｔ□時点以前のアドレス信号とｔ２時点以後のアド
レス信号ではＸデコーダ（２１出力及びＸデコーダ（４
１出力が共に論理「Ｌ」であり、ｔ□→ｔ２間のアドレ
ス信号でＸデコーダ（２；出力及びＸデコーダ（４１出
力が共に論理「Ｈ」になったとすると、ワードライン（
７１の電圧は第２図（ｂｌのように変化し、ビットライ
ン）８）の電圧は第２図（ｃｌのように変化する。
すなわち、ワードライン（７）はビットライン；８１に
比べて約４０〜４００ナノ秒遅れてかつ波形も太きくな
まりて立上る。
比べて約４０〜４００ナノ秒遅れてかつ波形も太きくな
まりて立上る。
第３図はメモリトランジスタ（３）の特性図で横軸がゲ
ート電圧、縦軸がドレイン電流を示し、閾値ｖＴＨは通
常０．５〜２．Ｏｖである。ワードライン（７）の電位
がこの閾値を越えると、メモリトランジスタ＋３１のメ
モリ情報が「１」であり、Ｘデコーダ（４１によりビッ
トライン（８１が選択された場合ビットライン！８）に
たまりた電荷を矢印（９）の経路で接地へ放電し、ビッ
トライン（８１の電位を接地レベルにすることによって
、メモリ情報「１」がセンスアンプ１５１へ送られる。
ート電圧、縦軸がドレイン電流を示し、閾値ｖＴＨは通
常０．５〜２．Ｏｖである。ワードライン（７）の電位
がこの閾値を越えると、メモリトランジスタ＋３１のメ
モリ情報が「１」であり、Ｘデコーダ（４１によりビッ
トライン（８１が選択された場合ビットライン！８）に
たまりた電荷を矢印（９）の経路で接地へ放電し、ビッ
トライン（８１の電位を接地レベルにすることによって
、メモリ情報「１」がセンスアンプ１５１へ送られる。
メモリトランジスタ＋３１のメモリ情報が「０」のとき
は、メモリトランジスタ（３１は、ワードライン（７）
の電位に関係なく導通しないので、メモリ情報「０」は
ビットライン（８）が選択されるのとほぼ同時にセンス
アンプ（５）に送られる。
は、メモリトランジスタ（３１は、ワードライン（７）
の電位に関係なく導通しないので、メモリ情報「０」は
ビットライン（８）が選択されるのとほぼ同時にセンス
アンプ（５）に送られる。
従来のＲＯＭ回路は以上のように構成されているので、
読出し時、時定数の大きいワードライン（７）を充電し
、メモリ情報が「１」の場合において、ビットライン（
８）を接地へ放電するのに時間がかかるためアクセス時
間を短縮することができないと ′いう欠点がありた。
読出し時、時定数の大きいワードライン（７）を充電し
、メモリ情報が「１」の場合において、ビットライン（
８）を接地へ放電するのに時間がかかるためアクセス時
間を短縮することができないと ′いう欠点がありた。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではアドレス信号の変化
が検出されるたびに、選択されたビットラインの電位を
第３の電位に固定する。この第３の電位とはセンスアン
プがメモリトランジスタのメモリ情報を「１」と判断す
る第１の゛電位と「０」と判断する第２の電位とのほぼ
中間の電位であるために、ビットラインが第３の電位に
固定されてもセンスアンプが誤判断することなく、この
第３の電位から接地゛電位まで放電する放電時間は第１
の電位から接地電位まで放電する放電時間のほぼ半分に
なり、アクセス時間を短縮することができる。
めになされたもので、この発明ではアドレス信号の変化
が検出されるたびに、選択されたビットラインの電位を
第３の電位に固定する。この第３の電位とはセンスアン
プがメモリトランジスタのメモリ情報を「１」と判断す
る第１の゛電位と「０」と判断する第２の電位とのほぼ
中間の電位であるために、ビットラインが第３の電位に
固定されてもセンスアンプが誤判断することなく、この
第３の電位から接地゛電位まで放電する放電時間は第１
の電位から接地電位まで放電する放電時間のほぼ半分に
なり、アクセス時間を短縮することができる。
以下この発明の実施例を図面について説明する。
第４図はこの発明の一実施例を示すブロック図で、第１
図と同一符号は同−又は相当部分を示し、＋１０１はエ
ツジトリガ回路、Ｕυは定電圧源、ａオはトランスファ
ゲートである。
図と同一符号は同−又は相当部分を示し、＋１０１はエ
ツジトリガ回路、Ｕυは定電圧源、ａオはトランスファ
ゲートである。
次に第４図の回路の動作について説明する。アドレス入
力信号が変化すると、Ｙデコーダ（４）がメモリトラン
ジスタ（３）のビットライン；８１を選択し、次に４０
〜１００ナノ秒遅れてワードライン（７）の電圧が上昇
してメモリトランジスタが駆動されることはさきに第２
図について説明したとおシであるが、第５図はこれに関
遅してエツジトリガ回路ｔ１０１の出力の電圧波形を示
す。第５図（ａｔ 、 （ｂｌ ’、 （ｃｌは第２図
（ａｌ 、 （ｂ） 、 ｔｅｌと同様で６Ｃ１第５図
ｆｄｌはアドレス信号の切換点でトリガされるワンショ
ットマルチバイブレータであるエツジトリガ回路ＩＩｌ
］ｌの出力波形を示す。この波形が論理「Ｈ」である間
トランスファゲート（ロ）を導通させてビットライン（
８）の電位を定電圧源旺υの電位、すなわち第３の電位
に固定する。
力信号が変化すると、Ｙデコーダ（４）がメモリトラン
ジスタ（３）のビットライン；８１を選択し、次に４０
〜１００ナノ秒遅れてワードライン（７）の電圧が上昇
してメモリトランジスタが駆動されることはさきに第２
図について説明したとおシであるが、第５図はこれに関
遅してエツジトリガ回路ｔ１０１の出力の電圧波形を示
す。第５図（ａｔ 、 （ｂｌ ’、 （ｃｌは第２図
（ａｌ 、 （ｂ） 、 ｔｅｌと同様で６Ｃ１第５図
ｆｄｌはアドレス信号の切換点でトリガされるワンショ
ットマルチバイブレータであるエツジトリガ回路ＩＩｌ
］ｌの出力波形を示す。この波形が論理「Ｈ」である間
トランスファゲート（ロ）を導通させてビットライン（
８）の電位を定電圧源旺υの電位、すなわち第３の電位
に固定する。
ところで、アドレス変化前とアドレス変化後におけるビ
ットライン：８１の状態とアクセス時間との関係を第１
図の回路と２・４図の回路とについて比較すると第１表
のとおシになる。
ットライン：８１の状態とアクセス時間との関係を第１
図の回路と２・４図の回路とについて比較すると第１表
のとおシになる。
（オ １ 表ン
すなわちパターンＡ、Ｂではアドレスが変化しても当該
ビットライン１８１の゛電位は変化しないので、第１図
の回路ではアクセス時間は０であり、パターンＣではビ
ットライン（８）の状態が「０」から「１」へ変化する
ので、第１図の回路では、オｌの電位から第２の電位に
移行する時間２．０とセンスアンプ（５１が判断する時
間０．５の合計２．５のアクセス時間を必要とし、パタ
ーンＤではビットライン；８；の状態が「１」から「０
」へ変化するので第１図の回路では第２の電位から第１
の電位に移行する時間１．０とセンスアンプ（５）が判
断する時間０．５の合３１．５のアクセス時間を必要と
する。したがって第１図の回路ではアクセスのタイミン
グはパターンＣの場合においても誤判断しないように２
．５のアクセス時間に合せて決定しなければならない。
ビットライン１８１の゛電位は変化しないので、第１図
の回路ではアクセス時間は０であり、パターンＣではビ
ットライン（８）の状態が「０」から「１」へ変化する
ので、第１図の回路では、オｌの電位から第２の電位に
移行する時間２．０とセンスアンプ（５１が判断する時
間０．５の合計２．５のアクセス時間を必要とし、パタ
ーンＤではビットライン；８；の状態が「１」から「０
」へ変化するので第１図の回路では第２の電位から第１
の電位に移行する時間１．０とセンスアンプ（５）が判
断する時間０．５の合３１．５のアクセス時間を必要と
する。したがって第１図の回路ではアクセスのタイミン
グはパターンＣの場合においても誤判断しないように２
．５のアクセス時間に合せて決定しなければならない。
これに対し、第４図の回路ではパターンＣの場合はワー
ドライン（７１が充電される前にビットラインが第３の
電位になっているので、この第３の′電位から第２の電
位へ移行する時間を、第１の電位から第２の電位へ移行
する時間の約半分として１．０゜センスアンプ（５１が
判断する時間帆５の合計１．５となり、パターンＤでは
同様の理由から１．０となる。
ドライン（７１が充電される前にビットラインが第３の
電位になっているので、この第３の′電位から第２の電
位へ移行する時間を、第１の電位から第２の電位へ移行
する時間の約半分として１．０゜センスアンプ（５１が
判断する時間帆５の合計１．５となり、パターンＤでは
同様の理由から１．０となる。
またパターンＡはパターンＤと同様、パターンＢはパタ
ーンＣと同様になる。したがって、第４図の回路ではア
クセスのタイミングは１．５のアクセス時間に合せて決
定することができる。すなわち、この発明によると従来
の装置に比しアクセス時間を早くしても安定なデータ出
力を得ることができる。
ーンＣと同様になる。したがって、第４図の回路ではア
クセスのタイミングは１．５のアクセス時間に合せて決
定することができる。すなわち、この発明によると従来
の装置に比しアクセス時間を早くしても安定なデータ出
力を得ることができる。
なお、上記実施例ではメモリトランジスタとして１ゲー
ト・トランジスタ＋３１を使用するとして説明したが、
１６図に示すように１ゲート・トランジスタ（３１に限
定されることなく、ＥＰＲＯＭ（３１） 。
ト・トランジスタ＋３１を使用するとして説明したが、
１６図に示すように１ゲート・トランジスタ（３１に限
定されることなく、ＥＰＲＯＭ（３１） 。
ＥＥＰＩＩＩＶＩ（３２）のようなトランジスタであっ
ても、ワードラインによってゲートを制御し、ビットラ
インからメモリ情報を読出す回路を構成することができ
るトランジスタであればよい。
ても、ワードラインによってゲートを制御し、ビットラ
インからメモリ情報を読出す回路を構成することができ
るトランジスタであればよい。
以上のようにこの発明によれは、ワードライン（７）が
充電される前にビットライン全第３の電位に一定期間固
定しているので、アクセス時間を短縮して安定なデータ
出力を得ることができる。
充電される前にビットライン全第３の電位に一定期間固
定しているので、アクセス時間を短縮して安定なデータ
出力を得ることができる。
第１図は従来の装置を示すブロック図、第２図はアドレ
ス信号の切換えにともなう第１図各部の波形図、′１７
３図はメモリトランジスタの特性図、第４図はこの発明
の一実施例を示すブロック図、第５図はアドレス信号の
切換えにともなう第４Ｎ６部の波形図、第６図は第４図
のメモリトランジスタの６柚のものを示す図である。 １２１・・・Ｘデコーダ、（３１・・・メモリトランジ
スタ、（４）・・・Ｙデコーダ、（７）・・・ワードラ
イン、（８）・・・ピットライン、ｔｌｏｌ・・・エツ
ジトリガ回路、ｔｔｎ・・・定電圧源、ａ埠・・・トラ
ンスファーゲート。 尚、各図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 ＜ −＜ｑ 第２図 第３図 Ｎ ■ゝ〜−７′−ゝく 第５図 第６図 手続補正書（自発ン １、事件の表示 特願昭５９−０７５２２１号３、補正
をする者 代表者片山仁へ部 ５、補正の対象 （１）ＩＩ細書の「特許請求の範囲」の欄６、補正の内
容 （１）明細書の特許請求の範囲を別紙のとおシ訂正する
ゎ７、添付書類の目録 （１）訂正した特許請求の範囲 ・・・・・・・・・・
・・ １通（以上） 別 紙 ２、特許請求の範囲 アドレス信号のうちのＸ方向アドレスをデコードした出
力がワードラインを経てＲＯＭ用メモリトランジスタの
ゲートに加えられ、上記アドレス信号のうちのＹ方向ア
ドレスをデコードした出力によって選択されるビットラ
インに第１の電位が加えられ、当該メモリトランジスタ
が論理「１」のビッートを記憶する場合、当該メモリト
ランジスタのゲートに加えられる電圧が所定の大きさに
達した時点において、当該ビットラインの電位が当該メ
モリトランジスタを介して第２の電位まで放電するよう
動作するメモリ読出し装置において、上記アドレス信号
の変化点を検出し、この検出した変化点から所定時間の
間、矩形波信号全出力するエツジトリガ回路、 上記第１の電位と上記第２の電位とのほぼ中間点である
第３の電位を生成する定電圧源、上記エツジトリガ回路
の出力の制御によシ上記定電圧源と上記ビットラインと
を接続するトランスファーゲートを備えたことを特徴と
するメモリ読出し装置。
ス信号の切換えにともなう第１図各部の波形図、′１７
３図はメモリトランジスタの特性図、第４図はこの発明
の一実施例を示すブロック図、第５図はアドレス信号の
切換えにともなう第４Ｎ６部の波形図、第６図は第４図
のメモリトランジスタの６柚のものを示す図である。 １２１・・・Ｘデコーダ、（３１・・・メモリトランジ
スタ、（４）・・・Ｙデコーダ、（７）・・・ワードラ
イン、（８）・・・ピットライン、ｔｌｏｌ・・・エツ
ジトリガ回路、ｔｔｎ・・・定電圧源、ａ埠・・・トラ
ンスファーゲート。 尚、各図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 ＜ −＜ｑ 第２図 第３図 Ｎ ■ゝ〜−７′−ゝく 第５図 第６図 手続補正書（自発ン １、事件の表示 特願昭５９−０７５２２１号３、補正
をする者 代表者片山仁へ部 ５、補正の対象 （１）ＩＩ細書の「特許請求の範囲」の欄６、補正の内
容 （１）明細書の特許請求の範囲を別紙のとおシ訂正する
ゎ７、添付書類の目録 （１）訂正した特許請求の範囲 ・・・・・・・・・・
・・ １通（以上） 別 紙 ２、特許請求の範囲 アドレス信号のうちのＸ方向アドレスをデコードした出
力がワードラインを経てＲＯＭ用メモリトランジスタの
ゲートに加えられ、上記アドレス信号のうちのＹ方向ア
ドレスをデコードした出力によって選択されるビットラ
インに第１の電位が加えられ、当該メモリトランジスタ
が論理「１」のビッートを記憶する場合、当該メモリト
ランジスタのゲートに加えられる電圧が所定の大きさに
達した時点において、当該ビットラインの電位が当該メ
モリトランジスタを介して第２の電位まで放電するよう
動作するメモリ読出し装置において、上記アドレス信号
の変化点を検出し、この検出した変化点から所定時間の
間、矩形波信号全出力するエツジトリガ回路、 上記第１の電位と上記第２の電位とのほぼ中間点である
第３の電位を生成する定電圧源、上記エツジトリガ回路
の出力の制御によシ上記定電圧源と上記ビットラインと
を接続するトランスファーゲートを備えたことを特徴と
するメモリ読出し装置。
Claims (1)
- 【特許請求の範囲】 アドレス信号のうちのＸ方向アドレスをデコードした出
力がワードラインを経てＲＯＭ用メモリトランジスタの
ゲートに加えられ、上記アドレス信号のうちのＹ方向ア
ドレスをデコードした出力によフて選択されるビットラ
インに第１の′電位が加えられ、当該メモリトランジス
タが論理「１」のビットを記憶する場合、当該メモリト
ランジスタのゲートに加えられる゛電圧が所定の大きさ
に達した時点において、当該ビットラインの電位が当該
メモリトランジスタを介して第２の電位まで放電するよ
う動作するメモリ読出し装置において、上記アドレス信
号の変化点を検出し、この検出した変化点から所定時間
の間、矩形波信号を出力するエツジトリガ回路、 上記第１の゛電位と上記第２の′電位とのｔユぼ中間点
である第３の電位を成牛する定゛電圧源、上記エツジト
リガ回路の出力の制御により上記定電圧源と上記ビット
ラインとを接続するトランスファーゲートを備えたこと
を特徴とするメモリ読出し装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59075221A JPS60219699A (ja) | 1984-04-13 | 1984-04-13 | メモリ読出し装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59075221A JPS60219699A (ja) | 1984-04-13 | 1984-04-13 | メモリ読出し装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60219699A true JPS60219699A (ja) | 1985-11-02 |
Family
ID=13569949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59075221A Pending JPS60219699A (ja) | 1984-04-13 | 1984-04-13 | メモリ読出し装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60219699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411394A (ja) * | 1990-04-27 | 1992-01-16 | Nec Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107638A (en) * | 1978-02-10 | 1979-08-23 | Sanyo Electric Co Ltd | Memory data readout circuit in semiconductor memory unit |
-
1984
- 1984-04-13 JP JP59075221A patent/JPS60219699A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107638A (en) * | 1978-02-10 | 1979-08-23 | Sanyo Electric Co Ltd | Memory data readout circuit in semiconductor memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411394A (ja) * | 1990-04-27 | 1992-01-16 | Nec Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0612632B2 (ja) | メモリ回路 | |
| KR930009539B1 (ko) | 반도체기억장치 | |
| US5883837A (en) | Reading circuit for semiconductor memory cells | |
| US20030063514A1 (en) | Integrated data input sorting and timing circuit for double data rate (DDR) dynamic random access memory (DRAM) devices | |
| US6865115B2 (en) | Input stage apparatus and method having a variable reference voltage | |
| JPH06139786A (ja) | 電気的消去及び書込み可能ｒｏｍ | |
| JP2885607B2 (ja) | 半導体メモリ | |
| KR19980034730A (ko) | 외부 인터페이스 전압 자동검출 반도체 장치 | |
| US4633102A (en) | High speed address transition detector circuit for dynamic read/write memory | |
| KR0167762B1 (ko) | 향상된 di/dt 제어가 가능한 집적회로 메모리 | |
| US3629612A (en) | Operation of field-effect transistor circuit having substantial distributed capacitance | |
| JP2830066B2 (ja) | 半導体メモリ | |
| JPS60219699A (ja) | メモリ読出し装置 | |
| JPS593792A (ja) | 半導体記憶装置 | |
| KR20000006415A (ko) | 집적메모리 | |
| KR100447790B1 (ko) | 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호오류 방지 회로 및 방지 방법 | |
| JPH0479098A (ja) | 半導体記憶装置 | |
| KR100214462B1 (ko) | 반도체메모리셀의 라이트 방법 | |
| JPS59180893A (ja) | 半導体メモリ | |
| JPS6042553B2 (ja) | 記憶装置 | |
| JPS6126156B2 (ja) | ||
| JPS59117776A (ja) | 半導体記憶装置 | |
| JPS639319B2 (ja) | ||
| JPH04214295A (ja) | 半導体記憶装置 | |
| JP3106617B2 (ja) | デコーダ回路 |