JPS639319B2 - - Google Patents
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- Publication number
- JPS639319B2 JPS639319B2 JP56169250A JP16925081A JPS639319B2 JP S639319 B2 JPS639319 B2 JP S639319B2 JP 56169250 A JP56169250 A JP 56169250A JP 16925081 A JP16925081 A JP 16925081A JP S639319 B2 JPS639319 B2 JP S639319B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- writing
- reading
- misfetq
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 230000015654 memory Effects 0.000 description 11
- 230000004913 activation Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ装置へ特にセンスアンプの制
御方式に関する。
御方式に関する。
通常スタチツク型ICメモリにおいては、プリ
チヤージサイクルを間にはさむことなく、読み出
し、書き込みを自由に行なうことが多い。従つ
て、読み出し時間は、前サイクルの状態にかかわ
らず一定値を取ることが望ましい。
チヤージサイクルを間にはさむことなく、読み出
し、書き込みを自由に行なうことが多い。従つ
て、読み出し時間は、前サイクルの状態にかかわ
らず一定値を取ることが望ましい。
第１図に一例として従来用いられている平均的
なスタチツク型ICメモリの一部分を示す。
なスタチツク型ICメモリの一部分を示す。
第１図は、ｎ×mbit構成を持つメモリセル部
分とそれに接続するデータ書き込み回路、及びデ
ータ読み出し回路及び出力回路部分を示したもの
である。
分とそれに接続するデータ書き込み回路、及びデ
ータ読み出し回路及び出力回路部分を示したもの
である。
以下その動作を説明する。
読み出し時においては、Ｘアドレスの組み合せ
により、行選択信号X1〜Xnのいずれかが選択さ
れ、その選択行に接続されるメモリセルが活性化
し、それぞれが接続されている１〜ｍのデイジツ
ト線にセルの情報を伝達する。一方Ｙアドレスの
組み合せにより列選択信号Y1〜Ymのいずれか一
つが選択され、それにゲートが接続されているス
イツチング用MISFETが導通し、選択された列
の情報が、初段のセンスアンプSA１に伝達され
る。初段（第１）のセンスアンプSA１で増幅さ
れた情報は、次第（第２）の以降のセンスアンプ
SA２でさらに増幅され、最終的には、出力回路
をへて出力される。尚第１のセンスアンプSA１
の入力部に並列に書き込み回路が接続されている
が、読み出し時においては、該書き込み回路の出
力部は、ハイインピーダンスとなつているため、
読み出しに特に影響を及ぼさない。
により、行選択信号X1〜Xnのいずれかが選択さ
れ、その選択行に接続されるメモリセルが活性化
し、それぞれが接続されている１〜ｍのデイジツ
ト線にセルの情報を伝達する。一方Ｙアドレスの
組み合せにより列選択信号Y1〜Ymのいずれか一
つが選択され、それにゲートが接続されているス
イツチング用MISFETが導通し、選択された列
の情報が、初段のセンスアンプSA１に伝達され
る。初段（第１）のセンスアンプSA１で増幅さ
れた情報は、次第（第２）の以降のセンスアンプ
SA２でさらに増幅され、最終的には、出力回路
をへて出力される。尚第１のセンスアンプSA１
の入力部に並列に書き込み回路が接続されている
が、読み出し時においては、該書き込み回路の出
力部は、ハイインピーダンスとなつているため、
読み出しに特に影響を及ぼさない。
書き込み時においては、書き込み回路が有効と
なり、書き込みデータに応じて、書き込み回路か
ら出力されたデータが読み出し時と同様、選択さ
れた列のデイジツト線に伝達し、行選択信号によ
り選択されたメモリセルに、書き込みされる。
なり、書き込みデータに応じて、書き込み回路か
ら出力されたデータが読み出し時と同様、選択さ
れた列のデイジツト線に伝達し、行選択信号によ
り選択されたメモリセルに、書き込みされる。
このとき従来回路においては、第１のセンスア
ンプの活性化信号は、読み出し、書き込みに関係
なく、ハイレベルとなつておりセンスアンプを活
性化させているため、読み出し時のみならず、書
き込み時においても、書き込みデータを増幅する
ことになる。
ンプの活性化信号は、読み出し、書き込みに関係
なく、ハイレベルとなつておりセンスアンプを活
性化させているため、読み出し時のみならず、書
き込み時においても、書き込みデータを増幅する
ことになる。
従つて書き込み時において、第１のセンスアン
プ出力部に付く、浮遊容量C1，C2や、あるいは、
第２のセンスアンプ以降に書き込みデータと同一
方向へ、アンバランスが付く。従つて、書き込み
直後に、書き込みデータと逆のデータを保持して
いるセルを読み出す場合に、第１のセンスアンプ
の出力部に付いている浮遊容量C1，C2やあるい
は、第２センスアンプ以降に残るアンバランスの
為に、読み出し時間が遅くなることがある。
プ出力部に付く、浮遊容量C1，C2や、あるいは、
第２のセンスアンプ以降に書き込みデータと同一
方向へ、アンバランスが付く。従つて、書き込み
直後に、書き込みデータと逆のデータを保持して
いるセルを読み出す場合に、第１のセンスアンプ
の出力部に付いている浮遊容量C1，C2やあるい
は、第２センスアンプ以降に残るアンバランスの
為に、読み出し時間が遅くなることがある。
本発明は、かかる欠点をなくし、読み出し速度
の速い回路を提供する。
の速い回路を提供する。
本発明においては、第１のセンスアンプの活性
化信号を書き込み信号により論理を取り、読み出
し時にのみ、活性化させ、読み出しデータを増幅
し、書き込み時には、不活性化させ、第１のセン
スアンプの出力以降に平衡に保ち、アンバランス
による書き込み直後の読み出しの遅れを防ぐこと
を特徴としている。
化信号を書き込み信号により論理を取り、読み出
し時にのみ、活性化させ、読み出しデータを増幅
し、書き込み時には、不活性化させ、第１のセン
スアンプの出力以降に平衡に保ち、アンバランス
による書き込み直後の読み出しの遅れを防ぐこと
を特徴としている。
以下、第２図を用いて、さらに詳細に説明す
る。第２図は第１図における第１のセンスアンプ
の部分である。
る。第２図は第１図における第１のセンスアンプ
の部分である。
MISFETQ1，Q2はデイプレシヨンタイプであ
り、ドレインは、電源Vccに接続され、ソース、
ゲートは共通にそれぞれ、接点RD１′，RD２′
に接続している。MISFETQ3，Q4はエンハンス
メントタイプであり、ドレイン端子をそれぞれ、
接点RD１′，RD２′に接続し、ソースは接点Ｎ
１で共通に接続している。ゲート端子RD１，Ｄ
２には入力信号が加わる。MISFETQ5はエンハ
ンスメントタイプで、ドレインが接点Ｎ１に接続
していて、ソースは接点Ｎ２に接続される。ゲー
トにはセンスアンプ活性化信号φ1が加わつてい
る。
り、ドレインは、電源Vccに接続され、ソース、
ゲートは共通にそれぞれ、接点RD１′，RD２′
に接続している。MISFETQ3，Q4はエンハンス
メントタイプであり、ドレイン端子をそれぞれ、
接点RD１′，RD２′に接続し、ソースは接点Ｎ
１で共通に接続している。ゲート端子RD１，Ｄ
２には入力信号が加わる。MISFETQ5はエンハ
ンスメントタイプで、ドレインが接点Ｎ１に接続
していて、ソースは接点Ｎ２に接続される。ゲー
トにはセンスアンプ活性化信号φ1が加わつてい
る。
MISFETQ6はデイプレシヨンタイプであり、
ドレインは、接点Ｎ２にゲート、ソースは、共通
にGNDに接続される。
ドレインは、接点Ｎ２にゲート、ソースは、共通
にGNDに接続される。
接点RD１′，RD２′は第１のセンスアンプの
出力端子で第２のセンスアンプに接続される。容
量C1，C2は出力RD１′，RD２′に付いている浮
遊容量である。
出力端子で第２のセンスアンプに接続される。容
量C1，C2は出力RD１′，RD２′に付いている浮
遊容量である。
読み出し時において、φ1がハイレベルになる
とMISFETQ5が導通し、接点N1の電位は、GND
レベルの方向に下がる。
とMISFETQ5が導通し、接点N1の電位は、GND
レベルの方向に下がる。
N1のレベルが下がると、MISFETQ3，Q4のう
ち、入力RD１，RD２の電位の高い方の
MISFETが導通し、そのドレイン端子、すなわ
ちRD１′あるいはRD２′のいずれかのレベルを
下げる。例えば、VRD1＞VRD2とすると
MISFETQ3が導通し、出力RD１′のレベルを
GND方向に下げる。このように、出力RD１′，
RD２′には入力に応じた信号が増幅されて、出
力される。
ち、入力RD１，RD２の電位の高い方の
MISFETが導通し、そのドレイン端子、すなわ
ちRD１′あるいはRD２′のいずれかのレベルを
下げる。例えば、VRD1＞VRD2とすると
MISFETQ3が導通し、出力RD１′のレベルを
GND方向に下げる。このように、出力RD１′，
RD２′には入力に応じた信号が増幅されて、出
力される。
MISFETQ6は定電流源の役割を果たし、接点
N1のレベルが下がり過ぎ、MISFETQ3，Q4のい
ずれもが導通することを防いでいる。
N1のレベルが下がり過ぎ、MISFETQ3，Q4のい
ずれもが導通することを防いでいる。
次に書き込み時において、センスアンプ活性化
信号φ1がロールベル、すなわちMISFETQ5のス
レシユホールド電圧以下になり、MISFETQ5が
非導通となると、GNDに電流が流れなくなるた
め、接点N1の電位が上がり、MISFETQ1，Q2は
デイプレシヨンタイプの為、出力RD１′，RD
２′の電位は、電源電位Vccまで上昇し、そこで
平衡する。従つて、第１のセンスアンプ以降の回
路において、アンバランスがなくなり、書き込み
直後の読み出し時間を早くすることができる。
信号φ1がロールベル、すなわちMISFETQ5のス
レシユホールド電圧以下になり、MISFETQ5が
非導通となると、GNDに電流が流れなくなるた
め、接点N1の電位が上がり、MISFETQ1，Q2は
デイプレシヨンタイプの為、出力RD１′，RD
２′の電位は、電源電位Vccまで上昇し、そこで
平衡する。従つて、第１のセンスアンプ以降の回
路において、アンバランスがなくなり、書き込み
直後の読み出し時間を早くすることができる。
この書き込み直後の読み出し時の各接点の様子
を第３図に示す。
を第３図に示す。
ａは従来の例で、読み出し、書き込みに関係せ
ずセンスアンプが常に活性化している場合であ
る。ｂは本発明により活性化信号φ1を読み出し
時のみハイレベルとする場合である。
ずセンスアンプが常に活性化している場合であ
る。ｂは本発明により活性化信号φ1を読み出し
時のみハイレベルとする場合である。
図において、VRD1，VRD2，VRD1′，VRD2′，V〓1は
それぞれ接点RD１，RD２，RD１′，RD２′及
び活性化信号φ1の電位を表わしている。
それぞれ接点RD１，RD２，RD１′，RD２′及
び活性化信号φ1の電位を表わしている。
はICメモリの外部から加えられる、ライト
制御信号であり、ハイレベルのときICメモリは
読み出し状態となり、ローレベルのときは、書き
込み状態となる。横軸は時間の推移を表わす。図
示されるように本発明によれば接点RD１′，RD
２′の電位は、書き込み時においてバランスして
いる為、読み出し時に、読み出しデータが第１の
センスアンプから、高速に出力される。
制御信号であり、ハイレベルのときICメモリは
読み出し状態となり、ローレベルのときは、書き
込み状態となる。横軸は時間の推移を表わす。図
示されるように本発明によれば接点RD１′，RD
２′の電位は、書き込み時においてバランスして
いる為、読み出し時に、読み出しデータが第１の
センスアンプから、高速に出力される。
第４図に本発明による活性化信号φ1の発生方
法を示す。
法を示す。
従来の信号に、あるいはそれと同等の信号
との論理積を取ることにより発生させることがで
きる。
との論理積を取ることにより発生させることがで
きる。
第１図は従来用いられているスタチツク型IC
メモリ素子のメモリセル、書き込み回路、読み出
し回路、出力回路より成る部分の構成例。第２図
は第１図における、読み出し回路の第１の読み出
しデータ増幅器（センスアンプ）の部分。第３図
は、第２図におけるセンスアンプの各接点の電位
の動きを示したものであり、ａは従来例、ｂは本
発明による動作波形を示す。第４図は本発明に用
いるセンスアンプ制御信号の発生方法の論理図を
示す。 １〜ｎ……メモリセル行の番号、１〜ｍ……メ
モリセル列の番号、X1〜Xn……行選択信号、Y1
〜Ym……列選択信号、φ1……第１のセンスアン
プ活性化信号、V〓1……活性化信号電位、C1，C2
……浮遊容量、Q1，Q2，Q6……デイプレシヨン
タイプMISFET、Q3，Q4，Q5……エンハンスメ
ントタイプMISFET、RD１，RD２，RD１′，
RD２′，N1，N2……各接点名、VRD1，VRD2，
VRD1′，VRD2′……接点電位、……書き込み制
御信号。
メモリ素子のメモリセル、書き込み回路、読み出
し回路、出力回路より成る部分の構成例。第２図
は第１図における、読み出し回路の第１の読み出
しデータ増幅器（センスアンプ）の部分。第３図
は、第２図におけるセンスアンプの各接点の電位
の動きを示したものであり、ａは従来例、ｂは本
発明による動作波形を示す。第４図は本発明に用
いるセンスアンプ制御信号の発生方法の論理図を
示す。 １〜ｎ……メモリセル行の番号、１〜ｍ……メ
モリセル列の番号、X1〜Xn……行選択信号、Y1
〜Ym……列選択信号、φ1……第１のセンスアン
プ活性化信号、V〓1……活性化信号電位、C1，C2
……浮遊容量、Q1，Q2，Q6……デイプレシヨン
タイプMISFET、Q3，Q4，Q5……エンハンスメ
ントタイプMISFET、RD１，RD２，RD１′，
RD２′，N1，N2……各接点名、VRD1，VRD2，
VRD1′，VRD2′……接点電位、……書き込み制
御信号。
Claims (1)
- １ 読み出し時のみ、センスアンプを活性化さ
せ、読み出しデータの増幅を可能とさせ、書き込
み時には、該センスアンプを不活性化させる手段
をもつて書き込みデータがセンスアンプで増幅さ
れることを防ぎ、該センスアンプの不活性時にセ
ンスアンプの出力電位を平衡させるようにしたこ
とを特徴としたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169250A JPS5870485A (ja) | 1981-10-21 | 1981-10-21 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169250A JPS5870485A (ja) | 1981-10-21 | 1981-10-21 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870485A JPS5870485A (ja) | 1983-04-26 |
| JPS639319B2 true JPS639319B2 (ja) | 1988-02-26 |
Family
ID=15883021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169250A Granted JPS5870485A (ja) | 1981-10-21 | 1981-10-21 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870485A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746499B2 (ja) * | 1984-03-13 | 1995-05-17 | 日本電気株式会社 | センスアンプ回路 |
| JPH0746502B2 (ja) * | 1984-09-27 | 1995-05-17 | 日本電気株式会社 | センスアンプ回路 |
| KR100596767B1 (ko) * | 1999-06-29 | 2006-07-04 | 주식회사 하이닉스반도체 | 감지 증폭기 제어 회로 |
-
1981
- 1981-10-21 JP JP56169250A patent/JPS5870485A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5870485A (ja) | 1983-04-26 |
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