KR100596767B1 - 감지 증폭기 제어 회로 - Google Patents

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KR100596767B1
KR100596767B1 KR1019990025229A KR19990025229A KR100596767B1 KR 100596767 B1 KR100596767 B1 KR 100596767B1 KR 1019990025229 A KR1019990025229 A KR 1019990025229A KR 19990025229 A KR19990025229 A KR 19990025229A KR 100596767 B1 KR100596767 B1 KR 100596767B1
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Abstract

본 발명은 반도체 메모리 장치에 있어서, 데이터를 메모리에 저장하는 동안에 감지 증폭기를 차단시킴으로써 메모리에 이미 저장되어 있는 데이터와 저장될 데이터가 서로 다른 경우에도 데이터 충돌없이 고속으로 데이터 처리가 가능한 감지 증폭기 제어 회로에 관한 것이다.
본 발명은 고속 동작이 가능한 감지 증폭기 제어 회로에 있어서, 제어 신호와 스탠바이 신호를 입력받아 이를 전달하기 위한 전달 수단과; 상기 전달 수단에서 출력 되는 신호를 래치하기 위한 래치 수단과; 저장 스탠바이 신호에 따라 상기 래치 수단의 출력 신호를 입력받아 구동 신호를 발생하는 발생 수단을 포함한다.
또한, 본 발명은 고속 동작이 가능한 감지 증폭기에 있어서, 제어 신호와 스탠바이 신호를 입력받아 이를 전달하기 위한 전달 수단과; 저장 스탠바이 신호를 이용하여 상기 전달 수단의 출력 신호를 제어하기 위한 제어 수단과; 상기 제어 수단에서 출력 되는 신호를 래치하기 위한 래치 수단과; 저장 스탠바이 신호에 따라 상기 래치 수단의 출력 신호를 입력받아 구동 신호를 발생하는 발생 수단을 포함한다.

Description

감지 증폭기 제어 회로{Sense amplifier control circuit}
도 1은 일반적인 DRAM의 회로도,
도 2는 상기 도 1에서 감지 증폭기 전원 제어부를 도시한 도면,
도 3은 본 발명의 일실시예에 따른 감지 증폭기 제어 회로도,
도 4는 본 발명의 다른 일실시예에 따른 감지 증폭기 제어 회로도.
(도면의 주요 부분에 대한 부호의 명칭)
10: 감지 증폭기 전원 제어부 20: 감지 증폭기 구동부
30: 주변 회로부 11, 12: CMOS 트랜지스터
31: 분배형 감지 증폭기 41, 51: 전달 수단
42, 53: 래치 수단 52: 제어 수단
43, 54: 발생 수단
N1, ... , N19: NMOS 트랜지스터 P1, ... , P4: PMOS 트랜지스터
NOT1, ... , NOT6: 인버터 T1: 전달 게이트
본 발명은 반도에 장치의 감지 증폭기(Sense Amplifier) 제어 회로에 관한 것으로서, 보다 구체적으로는 데이터를 메모리에 저장하는 동안에 감지 증폭기를 차단시킴으로써 메모리 셀(Memory Cell)에 저장되어 있는 데이터와 데이터 버스 라인(Data Bus Line)을 통하여 저장될 데이터가 서로 다른 경우에도 충돌없이, 고속으로 데이터를 처리할 수 있는 감지 증폭기 제어 회로에 관한 것이다.
일반적인 동적 RAM(Dynamic Random Acess Memory: 이하 DRAM이라 칭한다)의 경우에 있어서, 메모리 셀로부터 저장된 메모리를 읽어내는 과정과 메모리 셀에 데이터를 저장하는 과정이 있다. 데이터를 메모리에서 읽는 과정은 데이터 버스 라인을 통하여 데이터를 불러오면 되기 때문에 고속 수행에 지장이 없으나, 데이터를 메모리에 저장하는 과정에서는 메모리에 저장되어 있는 데이터와 새로 저장될 데이터가 서로 다른 경우에 충돌이 일어나서 고속 동작이 지연되는 경우가 발생한다.
도 1은 일반적인 반도체 메모리 장치를 도시한 것이다. 도 1을 참조하면, 반도체 메모리 장치는 데이터 버스 라인(db, dbb)을 통하여 메모리 셀에 연결되는 비트 라인/비트 바 라인(bl/blb) 사이에서 데이터를 주고받게 되어 있고, 상기 데이터 버스 라인(db, dbb)은 각각 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transistor: N1, N2)로 연결되어 데이터 인에이블 신호(yi)에 의해 제어된다.
상기 비트 라인/비트 바 라인(bl/blb)은 데이터를 전달하기 전에 프리차아지(Precharge) 시켜주기 위한 다수의 NMOS 트랜지스터(N3, ... , N8)로 이루어지는데, 스탠바이 신호(Stand-by Signal: blp)가 하이(High) 상태로 인가되면 상기 비트 라인/비트 바 라인(bl/blb)은 Vblp 전압으로 프리차아지된다.
또한, 메모리 셀로부터 데이터 버스 라인(db, dbb)을 통하여 데이터를 전달하기 위하여 비트 라인(bl)과 비트 바 라인(blb)을 등가화(Equalization)시켜주는 수단이 있는데, 이는 비트 라인/비트 바 라인(bl/blb)의 상부와 하부에서 상기 비트 라인/비트 바 라인(bl/blb)을 연결시켜 주는 NMOS 트랜지스터(N9, ... , N12)로 이루어져서, 각각 입력 신호(bish, bisl)에 의해 제어된다.
비트 라인/비트 바 라인(bl/blb)에는 감지 증폭기(31)가 연결되어 있어서, 데이터의 입출력시에 증폭 동작을 수행한다. 상기 도 1에서는 분배형(Shared) 감지 증폭기(31)를 도시하였다.
상기 감지 증폭기(31)의 동작은 감지 증폭기(31)를 구동하기 위한 감지 증폭기 구동부(20)에서 제어되며, 감지 증폭기 구동부(20)에 입력되는 신호(rtoeb, sbe)는 감지 증폭기 전원 제어부(10)에서 조절된다. 감지 증폭기 구동부(20)를 통하여 감지 증폭기(31)의 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transistor: P1, P2) 소오스(Source)에 하이 상태의 신호가 인가되고, NMOS 트랜지스터(N13, N14)의 소오스에 로우 상태의 신호가 인가되면 감지 증폭기(31)는 인에이블(Enable)되어 증폭 동작을 수행하게 된다.
이 때, 감지 증폭기 구동부(20)에서도 스탠바이 신호(blp)에 의해 감지 증폭기(31)에 인가되는 신호(rto, sb)를 제어하는데, 상기 스탠바이 신호(blp)가 하이 상태로 인가되어 비트 라인/비트 바 라인(bl/blb)을 프리차아지 시키는 동안에는 감지 증폭기 구동부(20)의 NMOS 트랜지스터(N15, N16, N17)도 턴-온되어 감지 증폭기(31)에 인가되는 신호(rto, sb)가 모두 하이 상태로 되어 감지 증폭기(31)를 디 스에이블(Disable) 시킨다.
감지 증폭기 전원 제어부(10)에서는 스탠바이 신호(blp)와 제어 신호(sg)에 의해서 감지 증폭기 구동부(20)에 인가되는 신호(rtoeb, sbe)를 제어한다.
도 2는 상기 감지 증폭기 전원 제어부(10)를 상세히 도시한 것이다. 도 2를 참조하면, 감지 증폭기 전원 제어부(10)는 소오스가 접지에 연결되고, 드레인이 CMOS 트랜지스터(11)에 연결된 NMOS 트랜지스터(N19)의 게이트에 스탠바이 신호(blp)를 반전시켜서 전달하는 인버터(Inverter: NOT1)와, 제어 신호(sg)를 입력으로 하는 제 1 CMOS 트랜지스터(Complementary Metal Oxide Semiconductor Transistor: 11)와, 상기 제 1 CMOS 트랜지스터(11)의 출력단에 연결된 제 2 인버터(NOT2)와, 상기 제 2 인버터(NOT2)의 출력 신호를 제 1 CMOS 트랜지스터(11)의 출력단으로 피드백(Feedback)시키는 제 3 인버터(NOT3)와, 제 2 인버터(NOT2)의 출력 신호를 반전시켜서 제 1 구동 신호(rtoeb)를 발생하는 제 4 인버터(NOT4)와, 제 2 구동 신호(sbe)를 발생하기 위하여 상기 제 2 인버터(NOT2)의 출력 신호를 반전시키기 위한 인버터(NOT5)와 상기 인버터(NOT5)의 출력단에 연결된 제 2 CMOS 트랜지스터(12)로 이루어진다.
입출력이 이루어지기 전의 스탠바이 상태에서, 스탠바이 신호(blp)가 하이 상태로 인가되면, 주변 회로부(30)에서 제 3 내지 제 7 NMOS 트랜지스터(N3, ... , N7)가 턴-온되어 비트 라인/비트 바 라인(bl, blb)을 프리차아지 시키며, 감지 증폭기 구동부(20)에서는 제 16 내지 제 18 NMOS 트랜지스터(N16, N17, N18)가 턴-온되어 감지 증폭기(31)를 디스에이블시키며, 감지 증폭기 전원 제어부(10)에서는 제 1 인버터(NOT1)를 통하여 로우 상태의 신호에 의해 제 19 NMOS 트랜지스터(N19)를 턴-오프시켜서 감지 증폭기 구동 신호(rtoeb, sbe)를 디스에이블 시킨다. 또한, 스탠바이 신호(blp)가 하이 상태로 있는 경우에는 등가 신호(bish, bisl)가 하이 상태로 인가되어 제 9 내지 제 12 NMOS 트랜지스터(N9, ... , N12)가 턴-온되어 비트 라인(bl)과 비트 바 라인(blb)을 각각 연결한다.
RAS(Row Address Strobe) 명령에 의해 액티브(Active) 동작이 수행되면, 등가 신호(bish, bisl) 중에서 선택된 셀 블록과 연결되지 않은 등가 신호는 로우 상태로 천이하여 비트 라인/비트 바 라인을 감지 증폭기(31)와 분리시키고, 선택된 셀 블록과 연결된 등가 신호는 하이 상태를 유지하여 비트 라인/비트 바 라인과 감지 증폭기(31)의 연결을 유지한다.
그런 다음, 스탠 바이 신호(blp)가 로우 상태로 천이되면, 감지 증폭기 전원 제어부(10)의 제 19 NMOS 트랜지스터(N19)가 턴-온되어 제어 신호(sg)에 따라 감지 증폭기 구동 신호(rtoeb, sbe)를 발생한다. 상기에서, 제어 신호(sg)가 하이 상태로 인가되면, 감지 증폭기 구동 신호(rtoeb, sbe)는 각각 로우 상태와 하이 상태로 되어 감지 증폭기 구동부(20)의 제 3 PMOS 트랜지스터(P3)와 제 15 NMOS 트랜지스터(N15)를 턴-온시키게 되고, 감지 증폭기(31)의 PMOS 트랜지스터(P1, P2)의 소오스에는 하이 상태의 신호가 인가되고, NMOS 트랜지스터(N13, N14)의 소오스에는 로우 상태의 신호가 인가되어 감지 증폭기(31)는 인에이블 된다.
그러나, 상기와 같은 반도체 메모리 장치에 있어서, 메모리 셀로부터 데이터 를 읽어내는 과정에서는 고속으로 데이터 전송이 이루어질 수 있지만, 메모리 셀에 데이터를 저장하는 경우에는 이미 메모리 셀에 저장되어 있던 데이터와 데이터 버스 라인을 통하여 저장될 데이터가 서로 다른 경우에 충돌이 일어난다.
이러한 문제를 해결하기 위하여 저장될 데이터가 메모리 셀에 저장될 수 있도록 데이터 버스 라인의 구동 트랜지스터의 크기를 선택하고, 상기의 충돌 시간을 작게 하기 위하여 구동 트랜지스터의 크기를 크게하기 때문에 감지 증폭기 배열의 전체 크기가 커져서, 결국 메모리 셀의 효율을 저하시키는 요인이 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 데이터를 메모리에 저장하는 과정에서 감지 증폭기를 차단시킴으로써 메모리 셀에 저장되어 있던 데이터와 저장될 데이터가 서로 다른 경우에도 충돌없이 고속 동작이 가능한 감지 증폭기 제어 회로를 제공하는데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 데이터를 메모리에 저장하는 동안 인에이블되고, 그 이외의 경우에는 디스에이블 되는 저장 스탠바이 신호(write_stb)를 이용함으로써, 감지 증폭기를 차단시키는 감지 증폭기 제어 회로를 제공하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 감지 증폭기 제어 회로를 도시한 것이다. 도 3을 참조하면, 본 발명에 따른 감지 증폭기 제어 회로(40)는 제어 신호(sg)와 스탠바이 신호(blp)를 입력받아 이를 전달하기 위한 전달 수단(41)과, 상기 전달 수단(41)에서 출력 되는 신호를 래치하기 위한 래치 수단(42)과; 저장 스탠바이 신호(write_stb)에 따라 상기 래치 수단(42)의 출력 신호를 입력받아 구동 신호(rtoeb, sbe)를 발생하는 발생 수단(43)을 포함한다.
상기 전달 수단(41)은 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되어 제어 신호(sg)를 입력으로 하는 CMOS 트랜지스터(11)와 소오스가 접지에 연결되고, 드레인이 상기 CMOS 트랜지스터(11)에 연결된 NMOS 트랜지스터(N19)에서 스탠바이 신호(blp)를 반전시켜서 상기 NMOS 트랜지스터(N19)의 게이트에 전달하는 인버터(NOT1)로 이루어진다.
상기 래치 수단(42)은 상기 CMOS 트랜지스터(11)의 출력단에 고리 형태로 연결된 제 2 및 제 3 인버터(NOT2, NOT3)로 이루어진다.
상기 발생 수단은 제 2 인버터(NOT2)의 출력 신호와 저장 스탠바이 신호(write_stb)를 입력으로 하여 제 1 구동 신호(rtoeb)를 발생하는 NAND 게이트(NA1)와, 제 2 구동 신호(sbe)를 발생하기 위하여 상기 제 2 인버터(NOT2)의 출력 신호와 저장 스탠바이 신호(write_stb)를 입력으로 하는 제 2 NAND 게이트(NA2)와, 상기 NAND 게이트(NA2)의 출력단에 연결된 제 2 CMOS 트랜지스터(12)로 이루어진다.
상기에서, 저장 스탠바이 신호(write_stb)는 데이터를 메모리에 저장하는 경우에 로우 상태로 인에이블 되기 때문에, 스탠바이 신호(blp)와 제어 신호(sg)에 상관없이 상기 제 1 및 제 2 NAND 게이트(NA1, NA2)에서는 로우 상태의 신호가 출 력된다. 따라서, 제 1 및 제 2 구동 신호(rtoeb, sbe)는 각각 로우 상태와 하이 상태로 되어 감지 증폭기 구동부(20)를 차단하게 되어, 데이터 버스 라인을 통하여 메모리에 저장되는 데이터는 이미 저장되어 있는 데이터와 충돌없이 고속으로 동작이 가능하다.
반면에, 데이터를 메모리에 저장하지 않는 경우, 즉, 데이터를 읽거나, 데이터가 전달되지 않는 경우에는 상기 저장 스탠바이 신호(write_stb)는 하이 상태로 디스에이블 되어 제어 신호(sg)와 스탠바이 신호(blp)에 따라 종래의 감지 증폭기 제어 회로와 동일하게 동작이 수행된다.
도 4는 본 발명의 다른 실시예에 따른 감지 증폭기 제어 회로를 도시한 것이다. 도 4를 참조하면, 본 발명은 도 2에 도시된 종래의 감지 증폭기 제어 회로에서 전달 수단(51)과 래치 수단(53) 사이에 상기 전달 수단(51)의 출력 신호를 제어하기 위한 제어 수단(52)을 더 포함한다.
상기 제어 수단(52)은 저장 스탠바이 신호(write_stb)를 입력으로 하는 NMOS 트랜지스터와 인버터(NOT6)를 통하여 저장 스탠바이 신호(write_stb)를 입력으로 하는 PMOS 트랜지스터로 이루어진 전달 게이트(Transmission Gate: T1)가 제 1 CMOS 트랜지스터(11)의 출력단과 제 2 인버터(NOT2)를 연결하고, 소오스가 전원 전압에 연결되고, 드레인이 상기 제 2 인버터(NOT2)의 입력단에 이어지며, 저장 스탠바이 신호(write_stb)를 게이트 입력으로 받는 PMOS 트랜지스터(P4)를 더 포함한다.
상기에서, 데이터를 메모리에 저장하는 과정에는 저장 스탠바이 신호(write_stb)는 인에이블 되어 로우 상태로 인가되는데, 전달 게이트(T1)의 PMOS 트랜지스터에는 로우 상태의 신호가 입력되고, NMOS 트랜지스터에는 인버터(NOT6)를 통하여 하이 상태의 신호가 입력되어 상기 전달 게이트(T1)는 턴-오프되어서 제 1 CMOS 트랜지스터(11)의 출력 신호는 차단된다. 그리고, 로우 상태의 저장 스탠바이 신호(write_stb)를 입력으로 하는 PMOS 트랜지스터(P4)는 턴-온되어 제 1 및 제 2 구동 신호(rtoeb, sbe)는 각각 하이 상태와 로우 상태로 출력되어 감지 증폭기 구동부(20)를 차단하게 된다.
반대로, 데이터를 메모리에 저장하는 이외의 경우에는 상기 저장 스탠바이 신호(write_stb)는 하이 상태로 디스에이블 되어 인가되기 때문에 전달 게이트(T1)는 턴-온되고, PMOS 트랜지스터(P4)는 턴-오프되어 제 1 CMOS 트랜지스터(11)를 통하여 출력 신호가 전달되어, 종래의 감지 증폭기 제어 회로와 동일하게 제어 신호(sg)와 스탠바이 신호(blp)에 의해 감지 증폭기 구동부(20)에 구동 신호(rtoeb, sbe)를 전달하게 된다.
이상에서 자세히 설명된 바와 같이, 본 발명의 감지 증폭기 제어 회로는 데이터를 메모리에 저장하는 경우에 감지 증폭기를 차단함으로써, 이미 저장된 데이터와 저장되는 데이터의 충돌없이 데이터를 처리하여 고속 동작이 가능하게 된다.
따라서, 데이터 버스 라인에 연결된 구동 트랜지스터의 크기를 작게해도 데이터 충돌이 없기 때문에, 반도체 메모리 장치의 면적을 감소시킬 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (9)

  1. 감지 증폭기 제어 회로에 있어서,
    제어 신호(sg)와 스탠바이신호(blp)를 입력받아 이를 전달하기 위한 전달 수단(41)과;
    상기 전달 수단(41)에서 출력 되는 신호를 래치하기 위한 래치 수단(42)과;
    저장 스탠바이 신호(write_stb)에 따라 상기 래치 수단(42)의 출력 신호를 입력받아 구동 신호(rtoeb, sbe)를 발생하는 발생 수단(43)으로 이루어지며,
    상기 발생 수단(43)은,
    상기 래치 수단(42)의 출력 신호와 상기 저장 스탠바이 신호(write_stb)를 입력으로 하여 제 1 구동 신호(rtoeb)를 발생하는 제 1 NAND 게이트(NA1)와,
    상기 래치 수단(42)의 출력 신호와 상기 저장 스탠바이 신호(write_stb)를 입력으로 하는 제 2 NAND 게이트(NA2)와,
    PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되어서 상기 제 2 NAND 게이트(NA2)의 출력 신호를 입력으로 제 2 구동 신호(sbe)를 발생하는 CMOS 트랜지스터(12)로 이루어지는 것을 특징으로 하는 감지 증폭기 제어 회로.
  2. 제 1 항에 있어서, 상기 전달 수단(41)은
    PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되어서, 상기 제어 신호(sg)를 입력으로 받는 CMOS 트랜지스터(11)와,
    소오스가 접지 전원에 연결되고, 드레인이 상기 CMOS 트랜지스터(11)의 NMOS 트랜지스터의 소오스에 연결되며, 인버터(NOT1)를 통해 상기 스탠바이 신호(blp)를 입력받는 NMOS 트랜지스터(N19)로 이루어지는 것을 특징으로 하는 감지 증폭기 제어 회로.
  3. 제 1 항에 있어서, 상기 래치 수단(42)은
    상기 전달 수단의 출력 신호를 반전시켜 출력하는 제 1 인버터(NOT2)와,
    상기 제 1 인버터(NOT2)의 출력 신호를 제 1 인버터(NOT2)의 입력단으로 피드백시키는 제 2 인버터(NOT3)로 이루어지는 것을 특징으로 하는 감지 증폭기 제어 회로.
  4. 삭제
  5. 감지 증폭기 제어 회로에 있어서,
    제어 신호(sg)와 스탠바이 신호(blp)를 입력받아 이를 전달하기 위한 전달 수단(51)과;
    저장 스탠바이 신호(write_stb)를 이용하여 상기 전달 수단(51)의 출력 신호를 제어하기 위한 제어 수단(52)과;
    상기 제어 수단(52)에서 출력 되는 신호를 래치하기 위한 래치 수단(53)과;
    상기 저장 스탠바이 신호(write_stb)에 따라 상기 래치 수단(53)의 출력 신호를 입력받아 구동 신호를 발생하는 발생 수단(54)으로 이루어지며,
    상기 제어 수단(52)은
    상기 저장 스탠바이 신호(write_stb)를 입력으로 하는 NMOS 트랜지스터와, 인버터(NOT6)를 통하여 상기 저장 스탠바이 신호(write_stb)의 반전을 입력으로 하는 PMOS 트랜지스터가 병렬로 연결되어서 상기 전달 수단(51)의 출력단에 이어지는 전달 게이트(T1)와,
    소오스가 전원 전압에 연결되고, 드레인이 상기 전달 게이트의 출력단에 연결되며, 저장 스탠바이 신호(write_stb)를 입력으로 받는 PMOS 트랜지스터(P4)로 이루어지는 것을 특징으로 하는 감지 증폭기 제어 회로.
  6. 제 5 항에 있어서, 상기 전달 수단(51)은
    PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되어서, 제어 신호(sg)를 입력으로 받는 CMOS 트랜지스터(11)와,
    소오스가 접지 전원에 연결되고, 드레인이 상기 CMOS 트랜지스터(11)의 NMOS 트랜지스터의 소오스에 연결되며, 인버터(NOT1)를 통해 스탠바이 신호(blp)를 입력받는 NMOS 트랜지스터(N19)로 이루어지는 것을 특징으로 하는 감지 증폭기 제어 회로.
  7. 삭제
  8. 제 5 항에 있어서, 상기 래치 수단(53)은
    상기 전달 게이트(T1)의 출력단을 입력으로 받아 이를 반전시키기 위한 제 1 인버터(NOT2)와,
    상기 제 1 인버터(NOT2)의 출력 신호를 전달 게이트(T1)의 출력단으로 피드백시키는 제 2 인버터(NOT3)로 이루어지는 것을 특징으로 하는 감지 증폭기 제어 회로.
  9. 제 5 항에 있어서, 상기 발생 수단(54)은
    상기 래치 수단(53)의 출력 신호를 입력으로 하여 제 1 구동 신호(rtobe)를 발생시키기 위한 제 1 인버터(NOT4)와,
    상기 래치 수단(53)의 출력 신호를 반전시키기 위한 제 2 인버터(NOT5)와,
    PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되어서, 상기 제 2 인버터(NOT5)의 출력 신호를 입력으로 하여 제 2 구동 신호(sbe)를 발생시키기 위한 CMOS 트랜지스터(12)로 이루어지는 것을 특징으로 하는 감지 증폭기 제어 회로.
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* Cited by examiner, † Cited by third party
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KR970017637A (ko) * 1995-09-14 1997-04-30 김광호 반도체 메모리장치의 센스앰프 제어회로

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