JPH02278593A - ダイナミック半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミック半導体記憶装置に関し、特にＭＯ
ＳダイナミックＲＡＭに関する。

〔従来の技術〕

従来、ＭＯＳダイナミックＲＡＭにおいて使用されると
ころの、メモリセルからの微小差信号を増幅するための
センス増幅部の動作は第３図（ａ）のブロック図に示す
ようにロウアドレスストローブ信号ＲＡＳに同期した活
性化信号１により活性化され、その他の外部入力信号に
よる制御は一切受けないという構成であった。

第３図（ｂ）には従来のセンス増幅部を示すブロックが
示されており、第３図（Ｃ）はそのセンス増幅部を構成
するセンス増幅回路を示す回路図である。そして第４図
はその動作信号波形図である。以下、この従来のセンス
増幅器及びその動作について第４図を中心に、第３図（
ｂ）、（ｃ）を参照しながら説明する。

ある時刻にＲＡＳが立下がり、ＭＯＳダイナミックＲＡ
Ｍが活性化されると、外部端子より入力されたロウアド
レスに対応したワード線ＷＬの電位が一定の時間の後に
立上がる。するとメモリセルトランジスタＴｃがオンし
メモリセル容量Ｃ５がデイジット線ＤＬに連結され、デ
イジット線の寄生容量との容量分割によりデイジット線
ＤＬに微小な電位変化が生じる。（本例では、ディジ・
ント線のプリチャージレベルが１　／　２　Ｖ　ｃ。レ
ベル（Ｖｃｃ：電源電圧）の方式について示し、メモリ
セル容量に、情報として”　Ｈ”レベルか蓄えられてい
た場合を想定して説明する。）その後センス増幅器の活
性化信号φｐ、φＮ　（第５図の１に相当する）が発生
すると、このディジ・ント線対ＤＬ　　ＤＬの微小差電
位が増幅され電源レベル（あるいはそのダイナミックＲ
ＡＭ内部で規定されたＨ”ルベル）とクランドレベル（
あるいはそのダイナミックＲＡＭ内部て規定された“Ｌ
”レベル）に到達する。その後外部端子により入力され
たカラムアドレスに対応したＩ１０スイ・ンチ駆動信号
φＹがカラムチコータより発生されデイジット線対ＤＬ
、ＤＬとＩ１０線対Ｉ１０■／○が接続される。このこ
とによりメモリセルの情報がメモリアレイ部から周辺回
路部へ取出されることになるが、本例では■／○線にレ
ベル釣上げ用トランジスタＴ５．Ｔ６を設けた方式につ
いて示しである。従ってＩ１０線のＨ′′側はＶＣＣ５
“′Ｌ″側はＶＣＣよりわずかなレベルたけタウンした
レベルに留まり、このわずかな電位差を周辺回路にて高
速に増幅することになる。このような方式は最近の多機
能化の流れであるファスト・ページ　モート（Ｆａｓｔ
　Ｐａｇｅ　ｍｏｄｅ）やスタチ’７り・コラム・モー
Ｆ　（Ｓｔａｔｉｃ　Ｃｏｌｕｍｎ　ｍｏｄｅ）に対応
してしばしは採用される。これらのモー１−ではカラム
アドレスバッファは入力レベルに追随して出力を随時変
化させるスタティック動作型でありそれによりＴ１０ス
イッチ駆動信号φＹも随時切換わることになる。そこで
Ｉ１０線対をＶＣＣとクランドレベルにする方式ではカ
ラムアドレスの切換りに対する追随速度が遅くなるため
、本例のような■ｃｃレベル付近でのわずかな差電位に
よる高速追随方式が採用される傾向にある。が、本発明
の本質に関してはどのような方式に対しても同じである
。

さて続いてカラムアドレスストローブ信号ＣＡＳと書込
みイネーブル信号ＷＥが立下がり書込み動作に入る。読
出し時Ｉ１０線を釣上げていた１〜ランジスタＴ５．Ｔ
６を、信号φ良よりオフし、周辺回路のデータインバッ
ファからＩ１０線を通ってデイジット線そしてメモリセ
ルへ情報が書込まれる。第４図では始めのメモリセル情
報とは逆の“Ｌ″が書込まれる場合を示している。

〔発明が解決しようとする課題〕

上述した従来のダイナミック半導体記憶装置は、書込み
動作に入ってもセンス増幅器は活性化されたままであり
、従ってメモリセルに、初めの情報と逆の情報を書込も
うとすると、ずでにＨ／Ｌの決定しているフリップフロ
ップ構成のセンス増幅器に対して、データインバッファ
によりこのセンスアンプを反転しなければならない。よ
ってデータインバッファはセンス増幅器に対してより強
い能力を持っていなければならない。まなこのようなデ
ータインバッファとセンス増幅器との競合状態で、書込
み動作を高速に行うにはデータインバッファの能力をよ
りよくセンス増幅器側に伝えることが要求されるため、
トランスファトランジスタ（第３図（Ｃ）のトランジス
タＴ３゜Ｔ４）のザイスは大きいほど良いことになる。

ところか、一方この従来例のような方式では読出し状態
においては、Ｉ１０線にレベルの釣上げ用トランジスタ
からの電力の供給があり、この釣上げ用トランジスタ、
トランスファトランジスタ及びセンス増幅器を構成する
トランジスタの一種の抵抗分割によりＩ１０線対のＬ側
がＶ。Ｃかられずかレベルダウンすることによりメモリ
セルの情報をメモリアレイ部から取り出すという方式で
ある。

そのために当然り側のデイジブ１〜線のレベルも多少浮
き上がることになる。このＬ側デイジット線の浮き上が
りは、センス増幅器での貫通電流の増加を招くしセンス
動作の誤動作を誘発する。またカラムデコーダがマルチ
選択状態で次々に切換わるとき他のセンス増幅器の影響
を受けてメモリセル情報が破壊されるといった現象の原
因にもなる。これらの点を考えるとトランスファトラン
ジスタＴ３．Ｔ４のザイズは相当に小さくしなければな
らない。これと前述の書込み動作に対してのかね合いて
１〜ランスフア１〜ランジスタのザイス及びセンス増幅
器やデータイバッファを構成する１〜ランシスタのザイ
スに強い設計上の制約がががってくるという問題点があ
った。

〔課題を解決するための手段〕

本発明は、ロウアドレスス１−ローブ信号に同期して活
性化されメモリセルからの差信号を増幅するセンス増幅
回路を有するタイナミック半導体記憶装置において、前
記センス増幅回路は、カラムア１〜レスストローフ信号
及び書込みイネーブル信号に同期して発生ずる制御信号
をうりで不活性となる手段を備えているというものであ
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（ａ）は本発明の第１の実施例のＭＯＳタイナミ
ックＲＡＭの全体構成を示したフロック図、第１図（ｂ
）は第１の実施例のセンス増幅部を示すブロック図、第
１図（ｃ）は第１の実施例のセンス増幅部を構成するセ
ンス増幅回路を示す回路図である。

第１図（ａ）の活性化信号１０］は第１図（ｂ）のφ９
．φ２に相当し、また第１図（ａ）の書込み系信号１０
２はカラムデコーダ１１１に伝達された後、テコードさ
れてセンス増幅部に出力されるが、それは第１図（Ｉつ
）のφＷ、φＷに相当している。

センス増幅器はロウア１ヘレスス１〜ローブ信号Ｒ，Ａ
　Ｓに同期している活性化信号１０１（φＮ。

φＰ）だけでなく書込系信号１．０２によってもカラム
デコーダ１１１を通して制御される。センス増幅器の活
性化信号φＰ、φＮは１ヘランスファトランジスタＴｌ
、Ｔ２を介してセンス増幅器１１１−１．　ａに入力さ
れる。そしてこのトランスファ１ヘランシスタＴｌ、Ｔ
２をオン／オフする制御信号φＷ、φＷはカラムデコー
ダ１１１から出力されている。第２図は本発明の第１の
実施例の動作信号波形図である。

まずある時刻にＲＡＳが立上りワード線ＷＬ（の電位）
か立上りメモリセルの情報がデイジット線に微小差電位
として現れセンス動作が行われてＩ１０スイッチφ７が
開きデイジット線と■／○線か１〜ランジスタＴ３．Ｔ
４を介して接続されＩ１０線対にメモリセル情報に対応
したわずかな差電位が発生ずる。続いてＣＡＳ信号とＷ
Ｅ倍信号立上り書込み動作に入るとＩ１０線レベルの釣
上げ用トランジスタＴ５．Ｔ６を信号φＲによりオフす
る。ここまでは従来例と同しである。

本発明では書込み動作に入るとセンス増幅回路の活性化
信号φＰ、φＮとセンス増幅器との間に挿入された１〜
ランスフアトランジスタＴＩ　　Ｔ２の内、カラムアド
レスにより選択されたものが信号φＷ、φＷによりオフ
となり、そのセンス増幅器を不活性とする。その後周辺
回路のデータインバッファによりＩ１０線を通して、テ
ィジブ１〜線そしてメモリセルに情報が書込まれる。

このように、書込み動作に入ると、カラムアドレスによ
り選択されて書込み動作の対象となっているメモリセル
に接続されているセンス増幅器は不活性となるのでセン
ス増幅器の内容を反転さぜる必要がなくその分高速動作
が可能となり、チータインバッファとセンス増幅器の競
合をさけることができ、メモリセル情報の破壊、センス
動作の誤動作もしくは設計上の各種を制約といった従来
例の欠点を除去することができる。

第５図は本発明の第２の実施例を示すセンス増幅回路の
回路図であり、第１の実施例の第１図（ｃ）と異なる点
はセンス増幅器の活性化信号φｐ、φ、が直接にそれぞ
れ電源、グランドに接続されている。これに伴い、トラ
ンスファトランジスタＴｌ’　、Ｔ２’のゲート信号φ
ｗｗ、φｗｗはセンス増幅器の活性化もがねるので動き
は多少異ってくる。第６図はその動作信号波形図である
。

ある時刻にＲＡ　Ｓが立下がりワード線ＷＬが立上って
メモリセル情報がティジット線に伝達され微小差電位が
発生ずるところまでは第１の実施例と同じである。次に
トランジスタＴ１′、Ｔ２’のゲート信号φＷＷ＋　φ
ｗｗが初期のオフ状態から反転しＴｌ’　、Ｔ２’をオ
ンさせてセンス増幅器を活性化する。センス動作が終了
してＩ１０スイッチφＹが開くと■／○線対にセル情報
が伝達されわずかな差電位が発生する。続いてＣＡＳ、
ＷＥが立下り書込み状態に入るとＩ１０線のレベル釣上
げ用トランジスタを信号φＲによりオフし、さらにカラ
ムアドレスにより選択された書込み動作の対象となるセ
ンスアンプに対して信号φＷ　Ｗ　＋φｗｗを反転して
そのセンス増幅器を不活性にする。その後周辺回路のデ
ータインバッファによりＩ１０線を通してディジッ１へ
線そしてメモリセルに情報が書込まれる。

この実施例はＲＡＳに同期してセンス増幅器を活性化す
るとともにＣＡＳ及びＷＥに同期してセンス増幅器を不
活性にする信号を用いているので、センス増幅回路の構
成が簡略化される利点がある。なお、以上の実施例にお
いてＷ　Ｅ　＋、］：　ＣＡ　Ｓが立下ったのち立下っ
ているが、ＷＥとＣＡＳのタイミング関係はこの逆であ
ってもよい。

〔発明の効果〕

以上説明したように本発明は、書込み動作に入つたとき
にカラムアドレスにより選択されているセンス増幅回路
を不活性にする手段を有しているので書込み動作を高速
化できると同時に、センス増幅器、ティジット線とＩ１
０線を接続するＩ１０スイッチのトランジスタ及びデー
タインバッファなどの設計上の制約を小さくし自由度を
増すことによって効率のよいＭＯＳタイナミックＲＡＭ
の設計を可能にする効果がある。

【図面の簡単な説明】

第１図（ａ）、（ｂ）及び（Ｃ）はそれぞれ本発明の第
１の実施例の全体構成を示すブロック図、センス増幅部
を示すブロック図及びセンス増幅回路を示す回路図、第
２図は第１の実施例の動作信号波形図、第３図（ａ＞、
（ｂ）及び（ｃ）はそれぞれ従来例の全体構成を示すブ
ロック図、センス増幅部を示ずブロック図及びセンス増
幅回路を示す回路図、第４図は従来例の動作信号波形図
、第５図は第２の実施例を示すセンス増幅回路の回路図
、第６図は第２の実施例の動作信号波形図である。 １．１０１・・・活性化信号、１０２・・・制御信号、
３．１０３・・・アドレス制御信号、４，１０４・・・
データアウトバッファ、５，１０５・・・○Ｅクロック
発生回路、６，１０６・・・ＲＡＳクロック発生回路、
７，１０７・・ＣＡＳクロック発生回路、８゜１０８・
・・ＷＥクロック発生回路、９，１０９・・・データイ
ンバッファ、１０，１１０・・カラムアドレスバッファ
、］、１．１１１・・・カラムデコーダ、１２．１１２
・・・センス増幅部、１２−１，１２２、・・・、１．
１２−１，１１２−２　　・・・　・・・センス増幅回
路、１２−１ａ、１２−２ａ、・・・、１１２１ａ、１
１２−２ａ、・・・、・・・センス増幅器、１２−１ｂ
、１２−２ｂ、・・・　１１２−１ｂ・・・、・・・Ｉ
１０スイッチ、１３，１１３・・・メモリアレイ、１４
，１１４・・ロウデコーダ、１５，１１５・・・ロウア
ドレスバッファ、ＣＡＳ・・・カラムアドレスストロー
ブ信号、ＤＬ、ＤＬ・・・デイジット線（信号）、Ｉｌ
ｏ、Ｉｌｏ・・入出力線、ＲＡＳ・・・ロウアドレスス
トローブ信号、Ｔｌ、Ｔ２゜ＴＩ’　、Ｔ２’・・・ト
ランスファトランジスタ、Ｔ３．Ｔ５・・・トランジス
タ、Ｔ５．Ｔ６・・・釣上げ用トランジスタ、Ｔｏ・・
メモリセルトランジスタ、ＷＬ・・・ワード線、ＷＥ・
・・書込みイネーブル信号、φＲ・・・読出し／書込み
信号、φＰ、φＮ・・・活性化信号、φＷ、φ１・・・
制御信号、φｗｗ、φｗｗ・・・活性／不活性化制御信
号、φＹ・・・Ｉ１０スイッチ駆動信号。

Claims (1)

【特許請求の範囲】
1. ロウアドレスストローブ信号に同期して活性化されメモ
   リセルからの差信号を増幅するセンス増幅回路を有する
   ダイナミック半導体記憶装置において、前記センス増幅
   回路は、カラムアドレスストローブ信号及び書込みイネ
   ーブル信号に同期して発生する制御信号をうけて不活性
   となる手段を備えていることを特徴とするダイナミック
   半導体記憶装置。