JPH03165398A - Ｒａｍの読み出し回路 - Google Patents
Ｒａｍの読み出し回路Info
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- JPH03165398A JPH03165398A JP1306246A JP30624689A JPH03165398A JP H03165398 A JPH03165398 A JP H03165398A JP 1306246 A JP1306246 A JP 1306246A JP 30624689 A JP30624689 A JP 30624689A JP H03165398 A JPH03165398 A JP H03165398A
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- 230000003321 amplification Effects 0.000 abstract description 12
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 12
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 16
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- 238000000034 method Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はダイナミックＲＡＭの読み出し回路に関するし
のである。
のである。
従来の技術
従来のダイナミックＲＡＭの読み出し回路を第１０図を
参照して説明する。第１０図において、１および２はそ
れぞれＮＭＯＳ型およびＰＭＯＳ型の７リツプフロツプ
型センスアンプ、３は列スイッチ、４はワード線、５は
メモリセル、６は列アドレスデコード回路、７．８はそ
れぞれフリップフロップ型センスアンプ１．２の共通電
圧供給線、９．１０は、共通電圧供給線７．８をそれぞ
れ接地線ＧＮＤ、電源線ＶＣＣに接続するスイッチ、１
１は入出力データ線である。
参照して説明する。第１０図において、１および２はそ
れぞれＮＭＯＳ型およびＰＭＯＳ型の７リツプフロツプ
型センスアンプ、３は列スイッチ、４はワード線、５は
メモリセル、６は列アドレスデコード回路、７．８はそ
れぞれフリップフロップ型センスアンプ１．２の共通電
圧供給線、９．１０は、共通電圧供給線７．８をそれぞ
れ接地線ＧＮＤ、電源線ＶＣＣに接続するスイッチ、１
１は入出力データ線である。
列スイッチ３は、メモリセル５が接続されたビット線対
５０と入出力データ線１１とを、列アドレスコード回路
６からの列スイッチ制御線６０を通じた列アドレスに応
じて選択的に接続する。
５０と入出力データ線１１とを、列アドレスコード回路
６からの列スイッチ制御線６０を通じた列アドレスに応
じて選択的に接続する。
また、スイッチ９，１０は、センスアンプ１．２を活性
化する、つまり電圧を供給するためのスイッチで、これ
らのスイッチ９，１０は制御線ＳＥＮ、ＳＥＰに接続さ
れ、それぞれセンスアンプ１および２と電圧供給源との
接続を制御する。
化する、つまり電圧を供給するためのスイッチで、これ
らのスイッチ９，１０は制御線ＳＥＮ、ＳＥＰに接続さ
れ、それぞれセンスアンプ１および２と電圧供給源との
接続を制御する。
上記従来ＰＩにおける一連の動作のタイミンク図と動作
波形図を、読み出しサイクル時は第１１図に、書き込み
サイクル時は第１２図に示す。従来は、上記のような構
成において以下の順序で読み出しおよび書き込み動作が
行われていた。初めに第１１図の読み出しサイクル時か
ら説明する。まず時間ｔｏにおいて、行アドレスにより
選択されたワード線４が立ち上がる。次に時間ｉ＋にお
いてビット線対５０にメモリセル５に蓄積されていた電
荷が読み出され電位変動を生ずる。次いで時間［２にお
いてＮＭＯＳ型のセンスアンプ１の共通電圧供給線７が
スイッチ９を介して接地線ＧＮＤと接続され、ビット線
対５ｏの電荷が引き抜かれ始める。さらに時間ｔ３にお
いてｐ ｘｑ ｏ ｓ型のセンスアンプ２の共通電圧供
給線８がスイッチｌＯを介して電源線ＶＣＣと接続され
、ビット線対５０に電荷を充電し始める。そして時間［
４において、増幅されたビット線対５０間の電位差を列
アドレスにより選択された列スイッチ３を介して入出力
データ線１１に送出する。これが出力データとなり出力
バッファを通して外部に出力される。
波形図を、読み出しサイクル時は第１１図に、書き込み
サイクル時は第１２図に示す。従来は、上記のような構
成において以下の順序で読み出しおよび書き込み動作が
行われていた。初めに第１１図の読み出しサイクル時か
ら説明する。まず時間ｔｏにおいて、行アドレスにより
選択されたワード線４が立ち上がる。次に時間ｉ＋にお
いてビット線対５０にメモリセル５に蓄積されていた電
荷が読み出され電位変動を生ずる。次いで時間［２にお
いてＮＭＯＳ型のセンスアンプ１の共通電圧供給線７が
スイッチ９を介して接地線ＧＮＤと接続され、ビット線
対５ｏの電荷が引き抜かれ始める。さらに時間ｔ３にお
いてｐ ｘｑ ｏ ｓ型のセンスアンプ２の共通電圧供
給線８がスイッチｌＯを介して電源線ＶＣＣと接続され
、ビット線対５０に電荷を充電し始める。そして時間［
４において、増幅されたビット線対５０間の電位差を列
アドレスにより選択された列スイッチ３を介して入出力
データ線１１に送出する。これが出力データとなり出力
バッファを通して外部に出力される。
次に第１２図の書き込みサイクル時について説明する。
まず時間ｉ０において行アドレスにより選択されたワー
ド線４が立ち上がる。次に時間ｔ１においてビット線対
５０にメモリセル５に蓄積された電荷が読み出され電位
変動を生ずる。次いで時間ｔ２においてＮ〜ＩＯ８型の
センスアンプ１の共通電圧供給線７がスイッチ９を介し
て接地線Ｇ Ｎ Ｄと接続され、ビット線対５ｏの電荷
が引き抜かれ始める。さらに時間【３においてＰ Ｍ
ＯＳ型のセンスアンプ２の共通電圧供給線８がスイッチ
１０を介して電源線Ｖｃｃと接続され、ビット線対５０
に電荷を充電し始める。そして時間ｔ４において、増幅
されたビット線対５０間の電位差に対して、列アドレス
により選択された列スイッチ３を介して入出力データ線
１１から人力データを書き込むことによりその電位差を
打ち消し、反転データを書き込む。
ド線４が立ち上がる。次に時間ｔ１においてビット線対
５０にメモリセル５に蓄積された電荷が読み出され電位
変動を生ずる。次いで時間ｔ２においてＮ〜ＩＯ８型の
センスアンプ１の共通電圧供給線７がスイッチ９を介し
て接地線Ｇ Ｎ Ｄと接続され、ビット線対５ｏの電荷
が引き抜かれ始める。さらに時間【３においてＰ Ｍ
ＯＳ型のセンスアンプ２の共通電圧供給線８がスイッチ
１０を介して電源線Ｖｃｃと接続され、ビット線対５０
に電荷を充電し始める。そして時間ｔ４において、増幅
されたビット線対５０間の電位差に対して、列アドレス
により選択された列スイッチ３を介して入出力データ線
１１から人力データを書き込むことによりその電位差を
打ち消し、反転データを書き込む。
発明が解決しようとする課題
ところで、ダイナミックＲＡＭの高密度化に伴い、消費
電流や個々のデバイスの信頼性を確保するために電源電
圧を降圧する傾向にある。このため、現在、最高の高集
積、高密度ダイナミックＲＡ Ｘｌである１６Ｖｌ−ｂ
ｉｔでは、センスアンプの電源〜’ｃｃは５．ＯＶから
３．３Ｖｌ：降圧されたしのか（受用される。このため
、上記従来のダイナミックＲＡ Ｍの読み出し回路にお
いて１ ／’ ２ Ｖ ｃＣセンス方式を用いると、セ
ンスアンプ１および２の動１′ｉ：電圧は小さくなるこ
とになる。具体的には、■・２ＶＣＣセンス方式を用い
ると、ＶＣＣが３．３ｖであるからプリチャージ電圧は
１，６５ｖとなる。
電流や個々のデバイスの信頼性を確保するために電源電
圧を降圧する傾向にある。このため、現在、最高の高集
積、高密度ダイナミックＲＡ Ｘｌである１６Ｖｌ−ｂ
ｉｔでは、センスアンプの電源〜’ｃｃは５．ＯＶから
３．３Ｖｌ：降圧されたしのか（受用される。このため
、上記従来のダイナミックＲＡ Ｍの読み出し回路にお
いて１ ／’ ２ Ｖ ｃＣセンス方式を用いると、セ
ンスアンプ１および２の動１′ｉ：電圧は小さくなるこ
とになる。具体的には、■・２ＶＣＣセンス方式を用い
ると、ＶＣＣが３．３ｖであるからプリチャージ電圧は
１，６５ｖとなる。
しかしながら、例えばＮＭＯＳ型のセンスアンプ１の場
合、共通電圧供給線７の電位が第１３図および’１１４
図に示すように、１６５ｖから直接ＱＶに降下できずに
、まず時間ｉ１Ｇで、メモリせル５の読み出しでビット
線電位が１．６５ＶからΔＶＨだけ上昇したビット線に
接続されたＮＭＯＳ型のセンスアンプ１のゲート・ソー
ス間電圧（Ｖｇ２−ＶＳ２）がそのＭＯＳトランジスタ
のしきい値電圧Ｖｔｚに達すると、共通電圧供給線７に
その分ビット線がトランジスタを介して接続されること
になり、その時点で共通電圧供給線７の電圧降下の勾配
は小さくなり、なかなかＱＶに下がらないようになる。
合、共通電圧供給線７の電位が第１３図および’１１４
図に示すように、１６５ｖから直接ＱＶに降下できずに
、まず時間ｉ１Ｇで、メモリせル５の読み出しでビット
線電位が１．６５ＶからΔＶＨだけ上昇したビット線に
接続されたＮＭＯＳ型のセンスアンプ１のゲート・ソー
ス間電圧（Ｖｇ２−ＶＳ２）がそのＭＯＳトランジスタ
のしきい値電圧Ｖｔｚに達すると、共通電圧供給線７に
その分ビット線がトランジスタを介して接続されること
になり、その時点で共通電圧供給線７の電圧降下の勾配
は小さくなり、なかなかＱＶに下がらないようになる。
そこで、δ１ ？＆の時間ｔ＋ｘで初めて、メモリセル
５の読み出しでビット線電位が１．６５ＶからΔＶ Ｌ
だけ減少したビット線に接続されたＮＭＯＳ型のセンス
アンプ１のデー１−−ソー７、閾電圧（Ｖｇ＋−ＶＳＩ
）がそのＭ ＯＳトランジスタのしきい値電圧Ｖｔ叫二
達することになり、そこで初めて増幅を開始することに
なる。このため、一部のビット線（” １ ’”読み出
しによりΔＶＨ分１．６５Ｖから上昇したビット線）は
速く増幅されるのに対し、残りのビット線（” Ｏ”読
み出しによりΔＶＬ分１．６５Ｖより減少したビット線
）は、δｔの時間増幅が遅れることになる。
５の読み出しでビット線電位が１．６５ＶからΔＶ Ｌ
だけ減少したビット線に接続されたＮＭＯＳ型のセンス
アンプ１のデー１−−ソー７、閾電圧（Ｖｇ＋−ＶＳＩ
）がそのＭ ＯＳトランジスタのしきい値電圧Ｖｔ叫二
達することになり、そこで初めて増幅を開始することに
なる。このため、一部のビット線（” １ ’”読み出
しによりΔＶＨ分１．６５Ｖから上昇したビット線）は
速く増幅されるのに対し、残りのビット線（” Ｏ”読
み出しによりΔＶＬ分１．６５Ｖより減少したビット線
）は、δｔの時間増幅が遅れることになる。
このような時間δｔの遅れはまた、速く増幅を開始した
ビット線、つまり図で示す第１のビット線から増幅が遅
れている第２のビット線へのノイズの影響も大きくなる
。その結果、ますます第２のビット線は増幅が遅れ、外
部にデータを読み出せない結果を生ずるという問題点が
ある。
ビット線、つまり図で示す第１のビット線から増幅が遅
れている第２のビット線へのノイズの影響も大きくなる
。その結果、ますます第２のビット線は増幅が遅れ、外
部にデータを読み出せない結果を生ずるという問題点が
ある。
また、約１０２４本あるビット線のうち大多数が第１の
ビット線のように′°１″読み出しで先に動作を開始し
、残り小数が第２のビット線のようにＯ゛読み出しの場
合には、時間ｊ＋ｏの時点で、共通電圧供給線７に大多
数のビット線がトランジスタを介して接続されることに
なり、共通電圧供給＆’ｉ ７の電圧降下の勾配はます
ます小さくなり、δ［の時間は長くなることになる。
ビット線のように′°１″読み出しで先に動作を開始し
、残り小数が第２のビット線のようにＯ゛読み出しの場
合には、時間ｊ＋ｏの時点で、共通電圧供給線７に大多
数のビット線がトランジスタを介して接続されることに
なり、共通電圧供給＆’ｉ ７の電圧降下の勾配はます
ます小さくなり、δ［の時間は長くなることになる。
さらにまた、書き込みサイクル時には、Ｐ型のフリップ
フロップ型センスアンプ２とは反対の極性をもつＮ型の
列スイッチ３を介しての書き込みデータが既にその反対
のデータを増幅してしまっているビット線を反転させる
必要があるため、Ｎ型の列スイッチ３の電流駆動能力よ
りも小さなＰ型のフリップフロップ型センスアンプトラ
ンジスタしか設計できず、低い電位のビット線の増幅遅
延を救済できないという問題点がある。これに対し、Ｐ
型のフリップフロップ型センスアンプトランジスタを大
きく設計するためにＮ型の列スイッチ３をあまり大きく
設計すると、ビット線の電位がビット線容量の数１０倍
の容量を持つ入出力データ線の電位に大きく吸い寄せら
れるという問題が発生する。
フロップ型センスアンプ２とは反対の極性をもつＮ型の
列スイッチ３を介しての書き込みデータが既にその反対
のデータを増幅してしまっているビット線を反転させる
必要があるため、Ｎ型の列スイッチ３の電流駆動能力よ
りも小さなＰ型のフリップフロップ型センスアンプトラ
ンジスタしか設計できず、低い電位のビット線の増幅遅
延を救済できないという問題点がある。これに対し、Ｐ
型のフリップフロップ型センスアンプトランジスタを大
きく設計するためにＮ型の列スイッチ３をあまり大きく
設計すると、ビット線の電位がビット線容量の数１０倍
の容量を持つ入出力データ線の電位に大きく吸い寄せら
れるという問題が発生する。
以上の問題点は、今後、高簗猪および高密度化され、電
源電圧も３．３Ｖに降圧されたダイナミックＲＡ Ｍの
読み出し回路においてますます重要な課題になると考え
られる。
源電圧も３．３Ｖに降圧されたダイナミックＲＡ Ｍの
読み出し回路においてますます重要な課題になると考え
られる。
そこで本発明は、上述の問題点を解決してビット線増幅
遅延を少なくすることができるダイナミックＲＡＭの読
み出し回路を提供することを目的とする。
遅延を少なくすることができるダイナミックＲＡＭの読
み出し回路を提供することを目的とする。
課題を解決するための手段
本発明は、上記の目的を達成するために、列アドレスに
応じてメモリセルに接続された複数のビット線対と入出
力データ線とを選択的に接続する列スイッチに人力する
制御信号の振幅電圧を、メモリセルのデータの読み出し
サイクル時と書き込みサイクル時とで変化させるように
したものである。
応じてメモリセルに接続された複数のビット線対と入出
力データ線とを選択的に接続する列スイッチに人力する
制御信号の振幅電圧を、メモリセルのデータの読み出し
サイクル時と書き込みサイクル時とで変化させるように
したものである。
作用
したがって本発明によれば、上述の構成によって、列ア
ドレスに応じてビット線対と入出力データ線とを選択的
に接続する列スイッチの電流駆動能力を読み出しサイク
ル時には小さく、書き込みサイクル時には大きくするこ
とができるため、ビット線対に接続されたセンスアンプ
を構成するトランジスタの電流駆動能力を大きく設計し
てし、書き込みサイクル時の反転書き込みが充分に可能
であり、ビット線の増幅速度も速くすることができる。
ドレスに応じてビット線対と入出力データ線とを選択的
に接続する列スイッチの電流駆動能力を読み出しサイク
ル時には小さく、書き込みサイクル時には大きくするこ
とができるため、ビット線対に接続されたセンスアンプ
を構成するトランジスタの電流駆動能力を大きく設計し
てし、書き込みサイクル時の反転書き込みが充分に可能
であり、ビット線の増幅速度も速くすることができる。
実施例
第１図から第９図に本発明の各実施例におけるダイナミ
ックＲＡＭの読み出し回路の回路図と動作波形図を示す
。なお、第１図から第９図に示す本発明の各実施夕１の
回路は、基本的には第１０図に示した従来例の回路と同
様な構成を有し、同様な動作を行なうので、同一部分に
は同一符号を付して重複した説明を省略する。
ックＲＡＭの読み出し回路の回路図と動作波形図を示す
。なお、第１図から第９図に示す本発明の各実施夕１の
回路は、基本的には第１０図に示した従来例の回路と同
様な構成を有し、同様な動作を行なうので、同一部分に
は同一符号を付して重複した説明を省略する。
実施例１
まず初めに本発明の第１の実施例におけるダイナミック
ＲＡ Ｍの読み出し回路の構成と動作を第１図および第
２図を参照して説明する。
ＲＡ Ｍの読み出し回路の構成と動作を第１図および第
２図を参照して説明する。
本実施例の場合、Ｎ型のＭＯＳ ＦＥＴで構成された
列スイッチ３０制御線６ｏの振幅電圧が読み出しサイク
ル時にはｖＣＣｌ、３き込みサイクル時にはＶＣＣ２と
し、ＶＣＣＩ〈ＶＣＣ２となるように制（社）回路１２
．１３を設けた以外は従来例と同様な構成を備えている
。
列スイッチ３０制御線６ｏの振幅電圧が読み出しサイク
ル時にはｖＣＣｌ、３き込みサイクル時にはＶＣＣ２と
し、ＶＣＣＩ〈ＶＣＣ２となるように制（社）回路１２
．１３を設けた以外は従来例と同様な構成を備えている
。
動作において、読み出しサイクル時には、制御回路１２
から列スイッチ制＠線６ｏに電圧Ｖｃｃｌが出力されて
列スイッチ３が駆動され、入出力データ線１１ヘデータ
が読み出される。書き込みサイクル時には、制御回路１
３から列スイッチ制御線６０にＶＣＣＩより大きい電圧
ＶＣＣ２が出力されて列スイッチ３が駆動され、入出力
データ線１１からデータを書き込む。
から列スイッチ制＠線６ｏに電圧Ｖｃｃｌが出力されて
列スイッチ３が駆動され、入出力データ線１１ヘデータ
が読み出される。書き込みサイクル時には、制御回路１
３から列スイッチ制御線６０にＶＣＣＩより大きい電圧
ＶＣＣ２が出力されて列スイッチ３が駆動され、入出力
データ線１１からデータを書き込む。
本実施（ｕＪ １によれば、列スイッチ３の電流駆動能
力は、書き込みサイクル時には大きくなり、列スイッチ
３と反対の極性を持つＰ型の７リツプフロツプ型センス
アンプ２のトランジスタの電流駆動能力も列スイッチ３
を越えない程度に大きくできるので、Ｎ型のフリップフ
ロップ型センスアンプ１で増幅できない低い電位のビッ
ト線も早期に増幅でき、従来例のような孤立した°′Ｏ
″読み出しのビット線増幅が大きく遅延することを防ぐ
ことができる。また、従来の問題点であるＮ型の列スイ
ッチ３の電流駆動能力よりも小さなＰ型のフリップフロ
ップ型センスアンプトランジスタしか設計できないため
低い電位のビット線の増幅遅延を救済できないという問
題と、Ｐ型のフリップフロップ型センスアンプトランジ
スタを大きく設計するためにＮ型の列スイッチ３をあま
り大きく設計するとビット線の電位が入出力データ線の
電位に大きく吸い寄せられるという相矛盾した問題を同
時に解決することができる。
力は、書き込みサイクル時には大きくなり、列スイッチ
３と反対の極性を持つＰ型の７リツプフロツプ型センス
アンプ２のトランジスタの電流駆動能力も列スイッチ３
を越えない程度に大きくできるので、Ｎ型のフリップフ
ロップ型センスアンプ１で増幅できない低い電位のビッ
ト線も早期に増幅でき、従来例のような孤立した°′Ｏ
″読み出しのビット線増幅が大きく遅延することを防ぐ
ことができる。また、従来の問題点であるＮ型の列スイ
ッチ３の電流駆動能力よりも小さなＰ型のフリップフロ
ップ型センスアンプトランジスタしか設計できないため
低い電位のビット線の増幅遅延を救済できないという問
題と、Ｐ型のフリップフロップ型センスアンプトランジ
スタを大きく設計するためにＮ型の列スイッチ３をあま
り大きく設計するとビット線の電位が入出力データ線の
電位に大きく吸い寄せられるという相矛盾した問題を同
時に解決することができる。
実施りＩ２
次に本発明の第２の実施例におけるダイナミックＲＡＭ
の読み出し回路の構成と動作を第３図を参照して説明す
る。
の読み出し回路の構成と動作を第３図を参照して説明す
る。
本実施例の場合、列スイッチ３を二つの並列接続された
Ｎ型のＭＯＳ ＦＥＴ３１．３２で構成し、その二つ
のＭＯＳ ＦＥＴ３１ ３Ｑの制御を制御回路１４に
よって別々の列スイッチ制御線６１．６２で行なうこと
以外は従来例と同様である。
Ｎ型のＭＯＳ ＦＥＴ３１．３２で構成し、その二つ
のＭＯＳ ＦＥＴ３１ ３Ｑの制御を制御回路１４に
よって別々の列スイッチ制御線６１．６２で行なうこと
以外は従来例と同様である。
動作は、読み出しサイクル時には、並列接続された二つ
のＮ型ＭＯＳＦＥＴ３１．３２のうち片方のみがオンに
なり、もう一方はオフになるようにし、書き込みサイク
ル時には、両方ともオンになるように列スイッチ制御線
６１．６２に信号を発生する。
のＮ型ＭＯＳＦＥＴ３１．３２のうち片方のみがオンに
なり、もう一方はオフになるようにし、書き込みサイク
ル時には、両方ともオンになるように列スイッチ制御線
６１．６２に信号を発生する。
本実施例２によれば、実施例１で説明したのと同じ効果
がある。
がある。
実施例３
次に本発明の第３の実施例におけるダイナミックＲＡＭ
の読み出し回路の構成と動作を第４図および第５図を参
照して説明する。
の読み出し回路の構成と動作を第４図および第５図を参
照して説明する。
本実施り１の場合、Ｐ型センスアンプ活性化信号８０か
、書き込みナイクル内において、ある期間、不活性信号
になるように電圧供給源から間隙的に遮断する制御回路
１５を設けた以外は従来り１と同様である。
、書き込みナイクル内において、ある期間、不活性信号
になるように電圧供給源から間隙的に遮断する制御回路
１５を設けた以外は従来り１と同様である。
本実施り１３によれば、第５図に示すように、書き込み
サイクル時は、列スイッチ３が選ばれて入力データがビ
ット線対５０の電位を反対の論理レベルにする際に、Ｎ
型のＭＯＳ ＦＥＴから構成される列スイッチ３とは
反対の極性をもつＰ型のフリップフロップ型のセンスア
ンプ２がある期間、不活性になるので、その間に容易に
古き込みを行なうことができる。この方法によれば読み
出しリーイクル時のＰ型のフリップフロップ型センスア
ンプ２のトランジスタの電流駆動能力を列スイッチ３の
電流駆動能力と無関係に大きくできるので、Ｎ型のフリ
ップフロップ型センスアンプ１で増幅できない低い電位
のビット線ら早期に増幅でき、従来例のような孤立した
” ｏ ”読み出しビット線増幅が大きく遅延する不具
合を防止することができる。なお、複数のセンスアンプ
１，２は、ＣＭＯＳ型のフリップフロップ回路としても
よい。
サイクル時は、列スイッチ３が選ばれて入力データがビ
ット線対５０の電位を反対の論理レベルにする際に、Ｎ
型のＭＯＳ ＦＥＴから構成される列スイッチ３とは
反対の極性をもつＰ型のフリップフロップ型のセンスア
ンプ２がある期間、不活性になるので、その間に容易に
古き込みを行なうことができる。この方法によれば読み
出しリーイクル時のＰ型のフリップフロップ型センスア
ンプ２のトランジスタの電流駆動能力を列スイッチ３の
電流駆動能力と無関係に大きくできるので、Ｎ型のフリ
ップフロップ型センスアンプ１で増幅できない低い電位
のビット線ら早期に増幅でき、従来例のような孤立した
” ｏ ”読み出しビット線増幅が大きく遅延する不具
合を防止することができる。なお、複数のセンスアンプ
１，２は、ＣＭＯＳ型のフリップフロップ回路としても
よい。
実施例４
次に本発明の第４の実施例におけるダイナミックＲＡＭ
の読み出し回路の構成と動作を第６図および第７図を参
照して説明する。
の読み出し回路の構成と動作を第６図および第７図を参
照して説明する。
本実施例の場合、Ｐ型センスアンプ２を独立に制御でき
る２対のペアトランジスタ２１．２２からなるＣＭＯ５
型のフリップフロップ回路で構成し、読み出しサイクル
内においてはその両方のペアトランジスタ２１．２２が
活性化され、書き込みナイクル内においてはその一方が
不活性になるように、それぞれＰＭＯＳ型Ｏ８ンジスタ
１０ａ、ｌ○ｂを介してそれぞれ独立した電圧供給線８
１．８２を通じて電源を供給する制御回路１６を設けた
以外は従来り］と同様である。
る２対のペアトランジスタ２１．２２からなるＣＭＯ５
型のフリップフロップ回路で構成し、読み出しサイクル
内においてはその両方のペアトランジスタ２１．２２が
活性化され、書き込みナイクル内においてはその一方が
不活性になるように、それぞれＰＭＯＳ型Ｏ８ンジスタ
１０ａ、ｌ○ｂを介してそれぞれ独立した電圧供給線８
１．８２を通じて電源を供給する制御回路１６を設けた
以外は従来り］と同様である。
本実施（ＩＡＩ ４によれば、第７図に示すように、書
き込みサイクル時は列スイッチ３が選ばれ人力データが
ビット線対５０の電位を反対の論理レベルにする際に、
Ｎ型のＭＯＳ ＦＥＴで構成された列スイッチ３と反
対の極性をもつＰ型の７リツプ７０ツブ型のセンスアン
プ２の電流駆動能力、すなわち増幅能力が落ちるので、
容易に書き込みができる。この方法によれば、実施り１
３と同様に、読み出しサイクル時のＰ型のフリップフロ
ップ型センスアンプ２のトランジスタの電流駆動能力を
列スイッチ３の電流駆動能力と無関係に大きくできるの
で、実施例３と同様な効果を得ることができる。
き込みサイクル時は列スイッチ３が選ばれ人力データが
ビット線対５０の電位を反対の論理レベルにする際に、
Ｎ型のＭＯＳ ＦＥＴで構成された列スイッチ３と反
対の極性をもつＰ型の７リツプ７０ツブ型のセンスアン
プ２の電流駆動能力、すなわち増幅能力が落ちるので、
容易に書き込みができる。この方法によれば、実施り１
３と同様に、読み出しサイクル時のＰ型のフリップフロ
ップ型センスアンプ２のトランジスタの電流駆動能力を
列スイッチ３の電流駆動能力と無関係に大きくできるの
で、実施例３と同様な効果を得ることができる。
実施夕１５
次に本発明の第５の実施例におけるダイナミックＲＡＭ
の読み出し回路の構成と動作を第８図および第９図を用
いて説明する。
の読み出し回路の構成と動作を第８図および第９図を用
いて説明する。
本実施例の場合、Ｐ型センスアンプ２の制御を２系統に
分け、一方は列アドレスに無関係に、他方は列アドレス
に応じて選択的に制御するように、それぞれＰＭＯＳ型
Ｏ３ンジスタ１０ａ、１０ｂを介してそれぞれ独立した
電圧供給線８３゜８４をｊｌｌじて電源を供給する制御
回路１７を設けた以外は従来例と同様である。列アドレ
スに応じて選択的にＰ型センスアンプ２を制御する際は
、読み出しサイクル時は活性化するが、書き込みサイク
ル時は活性化しないようにする。
分け、一方は列アドレスに無関係に、他方は列アドレス
に応じて選択的に制御するように、それぞれＰＭＯＳ型
Ｏ３ンジスタ１０ａ、１０ｂを介してそれぞれ独立した
電圧供給線８３゜８４をｊｌｌじて電源を供給する制御
回路１７を設けた以外は従来例と同様である。列アドレ
スに応じて選択的にＰ型センスアンプ２を制御する際は
、読み出しサイクル時は活性化するが、書き込みサイク
ル時は活性化しないようにする。
本実施ρ１５によれば、第８図に示すように、書き込み
サイクル時は列スイッチ３が選ばれて人力データがビッ
ト線対５０の電位を反対の論理レベルにする際に、列ス
イッチ３と反対の極性をもつＰ型のフリップ７０ヅプ型
センスアンプ２の列アドレスに応じて選択的に制御され
る活性化信号が発生しないので、そのセンスアンプの電
流駆動能力が落ちて容易に書き込むことができる。この
方法によれば、実施りＩ４と同様の効果が得られる。
サイクル時は列スイッチ３が選ばれて人力データがビッ
ト線対５０の電位を反対の論理レベルにする際に、列ス
イッチ３と反対の極性をもつＰ型のフリップ７０ヅプ型
センスアンプ２の列アドレスに応じて選択的に制御され
る活性化信号が発生しないので、そのセンスアンプの電
流駆動能力が落ちて容易に書き込むことができる。この
方法によれば、実施りＩ４と同様の効果が得られる。
発明の効果
以上、各実施例から明らかなように、本発明によれば、
列スイッチと反対の極性をもつセンスアンプの電流駆動
能力を大きく設計できるので、○“°読み出しおよび°
′１“読み出しとも高速に読み出すことができ、また高
速に書き込みが可能になり、その実用的効果は大きい。
列スイッチと反対の極性をもつセンスアンプの電流駆動
能力を大きく設計できるので、○“°読み出しおよび°
′１“読み出しとも高速に読み出すことができ、また高
速に書き込みが可能になり、その実用的効果は大きい。
第１図は本発明の第１の実施例を示すダイナミックＲＡ
Ｍの読み出し回路の回路図、第２図は第１の実施例の動
作を示すタイミング波形図、第３図は本発明の第２の実
施例を示すダイナミックＲＡ Ｍの読み出し回路の回路
図、第４図は本発明の第３の実施例を示すダイナミック
ＲＡＭの読み出し回路の回路図、第５図は第３の実施例
の動作を示すタイミング波形図、第６図は本発明の第４
の実施例を示すダイナミックＲＡＭの読み出し回路の回
路図、第７図は第４の実施りｊの動作を示すタイミング
波形図、第８図は本発明の第５の実施ＩＮＩを示すダイ
ナミックＲＡＭの読み出し回路の回路図、第９図は第５
の実施例の動作を示すタイミング波形図、第１０図は従
来例を示すダイナミックＲＡＭの読み出し回路の回路図
、第１１図は従来例における読み出しナイクル時の動作
を示すタイミング波形図、第１２図は従来％Ｊにおける
書き込みサイクル時の動作を示すタイミング波形図、第
１３図は従来例における勤ｎの遅延を説明するタイミン
グ波形図、第１４図は第１３図に示す動作時におけるト
ランジスタの電位変化を示す図である。 １．２・・フリップフロップ型センスアンプ、３・・列
スイッチ、４・・ワード線、５・・・メモリセル、６・
・列アドレスデコード回路、７．８・・共通電圧供給線
、９，１０・・・電圧供給用スイッチ、１１入出力デー
タ線、１２，１３．１４，１５．１Ｇ、１７・・制御回
路、５０・・・ビット線対、６０６１．６２−列スイッ
チ制ａ１１１ＩｉＡ、７０ 、８０−・活性化信号、８
１，８２，８３．８４・・・独立電圧供給線。
Ｍの読み出し回路の回路図、第２図は第１の実施例の動
作を示すタイミング波形図、第３図は本発明の第２の実
施例を示すダイナミックＲＡ Ｍの読み出し回路の回路
図、第４図は本発明の第３の実施例を示すダイナミック
ＲＡＭの読み出し回路の回路図、第５図は第３の実施例
の動作を示すタイミング波形図、第６図は本発明の第４
の実施例を示すダイナミックＲＡＭの読み出し回路の回
路図、第７図は第４の実施りｊの動作を示すタイミング
波形図、第８図は本発明の第５の実施ＩＮＩを示すダイ
ナミックＲＡＭの読み出し回路の回路図、第９図は第５
の実施例の動作を示すタイミング波形図、第１０図は従
来例を示すダイナミックＲＡＭの読み出し回路の回路図
、第１１図は従来例における読み出しナイクル時の動作
を示すタイミング波形図、第１２図は従来％Ｊにおける
書き込みサイクル時の動作を示すタイミング波形図、第
１３図は従来例における勤ｎの遅延を説明するタイミン
グ波形図、第１４図は第１３図に示す動作時におけるト
ランジスタの電位変化を示す図である。 １．２・・フリップフロップ型センスアンプ、３・・列
スイッチ、４・・ワード線、５・・・メモリセル、６・
・列アドレスデコード回路、７．８・・共通電圧供給線
、９，１０・・・電圧供給用スイッチ、１１入出力デー
タ線、１２，１３．１４，１５．１Ｇ、１７・・制御回
路、５０・・・ビット線対、６０６１．６２−列スイッ
チ制ａ１１１ＩｉＡ、７０ 、８０−・活性化信号、８
１，８２，８３．８４・・・独立電圧供給線。
Claims (10)
- （１）メモリセルに接続された複数のビット線対の各々
に接続された複数のセンスアンプと、列アドレスに応じ
て前記複数のビット線対と入出力データ線とを選択的に
接続する列スイッチと、前記メモリセルのデータの読み
出しサイクル時と書き込みサイクル時とで前記列スイッ
チに入力する制御信号の振幅電圧を変化させる手段とを
備えたダイナミックＲＡＭの読み出し回路。 - （２）列アドレスに応じてビット線対と入出力データ線
とを選択的に接続する列スイッチをＭＯＳ型ＦＥＴで構
成し、前記列スイッチのゲート電極に入力する制御信号
の振幅電圧をメモリセルのデータの読み出しサイクル時
よりも書き込みサイクル時の方を大きくすることを特徴
とする請求項（１）記載のダイナミックＲＡＭの読み出
し回路。 - （３）メモリセルに接続された複数のビット線対の各々
に接続された複数のセンスアンプと、列アドレスに応じ
て前記複数のビット線対と入出力データ線とを選択的に
接続する複数のスイッチを並列接続させて構成した列ス
イッチと、前記並列接続された各スイッチをそれぞれ独
立に複数の制御信号で制御するとともにその制御をメモ
リセルのデータの読み出しサイクル時と書き込みサイク
ル時で変化させる手段とを備えたダイナミックＲＡＭの
読み出し回路。 - （４）並列接続された各スイッチをメモリセルのデータ
の書き込みサイクル時に読み出しサイクル時よりも多く
オンすることを特徴とする請求項（３）記載のダイナミ
ックＲＡＭの読み出し回路。 - （５）メモリセルに接続された複数のビット線対の各々
に接続された複数のセンスアンプにそれぞれに接続され
た共通電圧供給線を、メモリセルのデータの書き込みサ
イクル時に電圧供給源から間隙的に遮断する手段を備え
たダイナミックＲＡＭの読み出し回路。 - （６）複数のセンスアンプをＣＭＯＳ型のフリップフロ
ップ回路で構成し、列アドレスに応じて複数のビット線
対と入出力データ線とを選択的に接続する列スイッチを
第１の極性をもつＭＯＳ型トランジスタで構成し、メモ
リセルのデータの書き込み時には、前記ＣＭＯＳ型のフ
リップフロップ回路のうち前記第１の極性とは反対の極
性をもつＭＯＳ型フリップフロップ回路の共通電圧供給
線を電圧供給源から間隙的に遮断することを特徴とする
請求項（５）記載のダイナミックＲＡＭの読み出し回路
。 - （７）メモリセルに接続された複数のビット線対の各々
に接続された複数のセンスアンプのそれぞれを、複数の
並列接続されたトランジスタ対からなるフリップフロッ
プ型で構成し、前記並列接続されたトランジスタ対の各
々を、電圧供給源に接続されたそれぞれ独立した共通電
圧供給線に接続し、メモリセルのデータの書き込みサイ
クル時には、前記複数の共通電圧供給線のうちのいくつ
かを前記電圧供給源から間隙的に遮断する手段を備えた
ダイナミックＲＡＭの読み出し回路。 - （８）アドレスに応じて複数のビット線対と入出力デー
タ線とを選択的に接続する列スイッチを第１の極性をも
つＭＯＳ型トランジスタで構成し、前記複数のビット線
対の各々に接続された複数のＣＭＯＳ型フリップフロッ
プセンスアップ回路のうち、第１の極性とは反対の極性
をもつＭＯＳ型フリップフロップ回路を複数の並列接続
されたトランジスタから構成し、前記並列接続された第
１の極性とは反対の極性をもつトランジスタ対の各々を
、電圧供給源に接続されたそれぞれ独立した共通電圧供
給線に接続し、メモリセルのデータの書き込みサイクル
時には、前記複数の共通電圧供給線のうちのいくつかを
前記電圧供給源から間隙的に遮断することを特徴とする
請求項（７）記載のダイナミックＲＡＭの読み出し回路
。 - （９）メモリセルに接続された複数のビット線対の各々
に接続された複数のセンスアンプのそれぞれを、電圧供
給源に接続されたそれぞれ独立した第１および第２の電
圧供給線に接続し、前記第１の電圧供給線は列方向に配
置された前記複数のセンスアンプに共通に接続し、前記
第２の電圧供給線は列アドレスに応じて選択的に電圧供
給源に接続されるように列スイッチを介して電圧供給源
と接続し、前記列スイッチに入力する制御信号をメモリ
セルのデータの読み出しサイクル時と書き込みサイクル
時とで変化させる手段を備えたダイナミックＲＡＭの読
み出し回路。 - （１０）列アドレスに応じて選択的に各列のセンスアン
プの電圧供給線が電圧供給源に接続されるように列スイ
ッチを設け、前記列スイッチが、メモリセルのデータの
読み出しサイクル時には接続され、書き込みサイクル時
には切り離されることを特徴とする請求項（９）記載の
ダイナミックＲＡＭの読み出し回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306246A JP2759689B2 (ja) | 1989-11-24 | 1989-11-24 | Ｒａｍの読み出し回路 |
| KR1019900019128A KR940009245B1 (ko) | 1989-11-24 | 1990-11-24 | 다이내믹 ram의 판독회로 |
| US07/617,873 US5229964A (en) | 1989-11-24 | 1990-11-26 | Read circuit for large-scale dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306246A JP2759689B2 (ja) | 1989-11-24 | 1989-11-24 | Ｒａｍの読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165398A true JPH03165398A (ja) | 1991-07-17 |
| JP2759689B2 JP2759689B2 (ja) | 1998-05-28 |
Family
ID=17954762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1306246A Expired - Fee Related JP2759689B2 (ja) | 1989-11-24 | 1989-11-24 | Ｒａｍの読み出し回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5229964A (ja) |
| JP (1) | JP2759689B2 (ja) |
| KR (1) | KR940009245B1 (ja) |
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| US6795328B2 (en) | 2002-05-29 | 2004-09-21 | Fujitsu Limited | Semiconductor memory device |
| JP2008016169A (ja) * | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体メモリ素子及びその駆動方法 |
| JP2011175696A (ja) * | 2010-02-23 | 2011-09-08 | Elpida Memory Inc | 半導体装置 |
| US8295101B2 (en) | 2010-02-22 | 2012-10-23 | Elpida Memory, Inc. | Semiconductor device |
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| CN102903720B (zh) * | 2012-09-29 | 2014-10-22 | 京东方科技集团股份有限公司 | 一种薄膜晶体管阵列基板及其液晶显示装置 |
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-
1989
- 1989-11-24 JP JP1306246A patent/JP2759689B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-24 KR KR1019900019128A patent/KR940009245B1/ko not_active IP Right Cessation
- 1990-11-26 US US07/617,873 patent/US5229964A/en not_active Expired - Lifetime
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| JP2759689B2 (ja) | 1998-05-28 |
| US5229964A (en) | 1993-07-20 |
| KR940009245B1 (ko) | 1994-10-01 |
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