JPS62189696A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPS62189696A JPS62189696A JP61031175A JP3117586A JPS62189696A JP S62189696 A JPS62189696 A JP S62189696A JP 61031175 A JP61031175 A JP 61031175A JP 3117586 A JP3117586 A JP 3117586A JP S62189696 A JPS62189696 A JP S62189696A
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- JP
- Japan
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- flip
- sense amplifier
- mosfet
- amplifier circuit
- vth
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- Pending
Links
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- 238000000034 method Methods 0.000 description 2
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Landscapes
- Manipulation Of Pulses (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、センスアンプ回路に関するものである０
〔従来の技術〕
従来、半導体メモリのセンスアンプ回路は１種類のしき
い値ｖｔｈ（以下ｖｔｈと略す）のエン−・ンスメント
型ＭＯ８ＦＥＴ（以下ＭＯ８ＦＥＴ と略す）を用いた
７す、プフロ、プ回路により構成されており、フリップ
フロップを構成する２個のＭＯＳＦＥＴの共通接続され
たソース側電位を接地レベルまで下げることによりセン
スアンプを駆動して、入力差電圧を増幅する。
い値ｖｔｈ（以下ｖｔｈと略す）のエン−・ンスメント
型ＭＯ８ＦＥＴ（以下ＭＯ８ＦＥＴ と略す）を用いた
７す、プフロ、プ回路により構成されており、フリップ
フロップを構成する２個のＭＯＳＦＥＴの共通接続され
たソース側電位を接地レベルまで下げることによりセン
スアンプを駆動して、入力差電圧を増幅する。
最近、素子の微細化によるトランジスタの性能劣化防止
のために、あるいは消費電力を節約することを目的とし
てビット線のプリチャージレベルを下げる仁とが心安に
なってきている。ところで、ツリ、プフロ、プ型センス
アンプを構成するＭＯＳＦＥＴが導通してセンスアンプ
の動作が開始するのは、フリップフロップ回路を構成す
るＭＯＳＦＥＴのゲート・ソース間電圧がｖｔｈを越え
たときである。さらにフリ、プフロップトランジスタの
ソース側電位を接地レベルまで下げてセンスアンプを完
全に動作させる時に、ビット線プリチャージレベルが低
い場合、片方のビット線の電位を放電により接地レベル
まで引き下げる役目を果たすＭＯ８Ｆ’ＥＴのゲート・
ソース間Ｋかかる電圧は低いために、このＭＯＳＦＥＴ
の電流能力は低くなる。その結果センスアンプ回路によ
るビット線の電位差を増幅する時間が長くなるという問
題がある。
のために、あるいは消費電力を節約することを目的とし
てビット線のプリチャージレベルを下げる仁とが心安に
なってきている。ところで、ツリ、プフロ、プ型センス
アンプを構成するＭＯＳＦＥＴが導通してセンスアンプ
の動作が開始するのは、フリップフロップ回路を構成す
るＭＯＳＦＥＴのゲート・ソース間電圧がｖｔｈを越え
たときである。さらにフリ、プフロップトランジスタの
ソース側電位を接地レベルまで下げてセンスアンプを完
全に動作させる時に、ビット線プリチャージレベルが低
い場合、片方のビット線の電位を放電により接地レベル
まで引き下げる役目を果たすＭＯ８Ｆ’ＥＴのゲート・
ソース間Ｋかかる電圧は低いために、このＭＯＳＦＥＴ
の電流能力は低くなる。その結果センスアンプ回路によ
るビット線の電位差を増幅する時間が長くなるという問
題がある。
この問題を解決する手段として、ｖｔｈ の低いＭＯＳ
ＦＥＴを使用してセンスアンプを構成する方法があり、
これによシセンスアンプの動作開始時刻が早くなるとと
もに、ゲート・ソース間電圧が１ＩｆｆＪ シでトラン
ジスタサイズ（ゲート長及びゲート幅）が同一であれば
ｖｔｈの低いＭＯＳＦＥＴの刀が電流能力が高くなるこ
とから増幅速度を速くできる。しかし、ｖｔｈの低いＭ
ＯＳＦＥＴを使用した場合にはゲート・ソース間電圧が
ｖｔｈ以下の時に流れる微小電流（サブスレシュホール
ド電流）が大きくなるために、長時間動作させた場合ビ
ット線の電荷がＧＮＤに抜け、ビット線の高レベルが低
下してしまうという問題がある。
ＦＥＴを使用してセンスアンプを構成する方法があり、
これによシセンスアンプの動作開始時刻が早くなるとと
もに、ゲート・ソース間電圧が１ＩｆｆＪ シでトラン
ジスタサイズ（ゲート長及びゲート幅）が同一であれば
ｖｔｈの低いＭＯＳＦＥＴの刀が電流能力が高くなるこ
とから増幅速度を速くできる。しかし、ｖｔｈの低いＭ
ＯＳＦＥＴを使用した場合にはゲート・ソース間電圧が
ｖｔｈ以下の時に流れる微小電流（サブスレシュホール
ド電流）が大きくなるために、長時間動作させた場合ビ
ット線の電荷がＧＮＤに抜け、ビット線の高レベルが低
下してしまうという問題がある。
〔問題点を解決するための手段〕
本発明の構成は、センスアンプを構成するフリ、プフロ
ップを２組に分けてそれぞれ異なるクロ、り信号で動作
させ、さらに２組の７リツプフロ、プ回路を一刀はｖｔ
ｈが低いＭＯＳＦＥＴで他方はｖｔｈが高いＭＯＳＦＥ
Ｔで構成することを特徴としている。
ップを２組に分けてそれぞれ異なるクロ、り信号で動作
させ、さらに２組の７リツプフロ、プ回路を一刀はｖｔ
ｈが低いＭＯＳＦＥＴで他方はｖｔｈが高いＭＯＳＦＥ
Ｔで構成することを特徴としている。
このセンスアンプ回路は、まずｖｔｈが低いＭＯ８ＦＥ
ＴＫより構成されたフリップフロップ回路を動作させて
、ビット線の差電圧を一定の電位まで増幅し、次にｖｔ
ｈが高いＭＯＳＦＥＴにより構成された７す、ブフロ、
プ回路を動作させることにより差電圧をさらに増幅する
。
ＴＫより構成されたフリップフロップ回路を動作させて
、ビット線の差電圧を一定の電位まで増幅し、次にｖｔ
ｈが高いＭＯＳＦＥＴにより構成された７す、ブフロ、
プ回路を動作させることにより差電圧をさらに増幅する
。
その後ｖｔｈの低いＭＯ８ＦＥＴＩＣより構成された７
す、プ・フロ、プ回路の動作を停止する０かかる構成に
より低電圧プリチャージ方式においても従来と園等の速
度でビット線の差電圧を増幅することができるとともに
、低ｖｔｈ ｔ−ランジスタを使用する場合に問題とな
るビット線の高レベルの低下を防ぐことができる。
す、プ・フロ、プ回路の動作を停止する０かかる構成に
より低電圧プリチャージ方式においても従来と園等の速
度でビット線の差電圧を増幅することができるとともに
、低ｖｔｈ ｔ−ランジスタを使用する場合に問題とな
るビット線の高レベルの低下を防ぐことができる。
次に本発明について図面を参照して説明する０本１図は
本発明の実施例である。第１図に示すセンスアンプ回路
はｖｔｈの低いＭＯ８ＦＥＴＱ□。
本発明の実施例である。第１図に示すセンスアンプ回路
はｖｔｈの低いＭＯ８ＦＥＴＱ□。
Ｑ２からなる７す、プフロッグ回路１とｖｔｈ の高
いＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４ 、 Ｑｓからなるフ
リ、プフロップ回路２により構成されでいる。
いＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４ 、 Ｑｓからなるフ
リ、プフロップ回路２により構成されでいる。
この回路は第２図に示す様なタイミングの各内部クロッ
クφ１．φ２を加えることＫより動作する。
クφ１．φ２を加えることＫより動作する。
まず第１図に示す様にセンスアンプ１．２をはさんだ１
組のビット、ｌ（ＤとＤ）がプリチャージ期間中に同一
レベル（ＶＲ）にチャージアップされており、次にワー
ド線（ＷＬ）が１本だけＨｉｇｈ″となることによりビ
ットＪＤにはストレージセルの蓄積情報が現われビット
線りとビット線ＤＫ１１！位差が生じる。これがセンス
アンプの入力差電圧となる。ビット線の電位差によりバ
ランスの若干部れたフリップフロップ型センスアンプ１
をクロックφ１で１駆動してこの差電圧の増幅を開始す
る。
組のビット、ｌ（ＤとＤ）がプリチャージ期間中に同一
レベル（ＶＲ）にチャージアップされており、次にワー
ド線（ＷＬ）が１本だけＨｉｇｈ″となることによりビ
ットＪＤにはストレージセルの蓄積情報が現われビット
線りとビット線ＤＫ１１！位差が生じる。これがセンス
アンプの入力差電圧となる。ビット線の電位差によりバ
ランスの若干部れたフリップフロップ型センスアンプ１
をクロックφ１で１駆動してこの差電圧の増幅を開始す
る。
そして第２図で示す様に一定の時間後に今度はクロ、り
φ、でフリ、ブフロ、プ型センスアンプ２を駆動してビ
ット線の差電圧をさらに増幅する。
φ、でフリ、ブフロ、プ型センスアンプ２を駆動してビ
ット線の差電圧をさらに増幅する。
ところで、フリップフロップ回路ｌはｖｔｈ の低い
ＭＯＳＦＥＴを使用しており、ＭＯＳＦＥＴでは第３図
のＭＯＳＦＥＴのサブスレシュホールド特性で示す様に
ゲート電圧がＶｔｈ以下において流れる微小電流がｖｔ
ｈの低い万が多くなるために、フリップフロップ回路１
のソース側にあるＭ０８ＦＥＴＱ、が導通していると高
レベルのと、ト線の電荷が長時間立つとＧＮＤに抜け、
高レベルが゛低下する可能性がある０そのために、第２
図の様にクロ、りφ菫をＯＶまで下げてＭＯ８ＦＥＴＱ
。
ＭＯＳＦＥＴを使用しており、ＭＯＳＦＥＴでは第３図
のＭＯＳＦＥＴのサブスレシュホールド特性で示す様に
ゲート電圧がＶｔｈ以下において流れる微小電流がｖｔ
ｈの低い万が多くなるために、フリップフロップ回路１
のソース側にあるＭ０８ＦＥＴＱ、が導通していると高
レベルのと、ト線の電荷が長時間立つとＧＮＤに抜け、
高レベルが゛低下する可能性がある０そのために、第２
図の様にクロ、りφ菫をＯＶまで下げてＭＯ８ＦＥＴＱ
。
を力、トオフし、ビット線の電荷がＧＮＤにリークする
ごとを防ぐ。
ごとを防ぐ。
以上説明した様に本発明はビット線のプリチャージレベ
ルが低い場合でもｖｔｈの低いＭＯ８ｌＩＩＥＴを使用
することにより従来と変わらない速度でビット線の差電
圧の増幅を行なえるとともに、ｖｔｈ の高いＭＯＳ
ＦＥＴと組み合わせ、ざらにｖｔｈ の低いＭＯＳＦ
ＥＴにより構成されるフリップフロップ回路の動作を途
中で停止することにより低ＶｔｈＭＯ８ＦＥＴを使用す
る場合（５）題となるＧＮＤへの電荷のリークを防ぐこ
とができる。
ルが低い場合でもｖｔｈの低いＭＯ８ｌＩＩＥＴを使用
することにより従来と変わらない速度でビット線の差電
圧の増幅を行なえるとともに、ｖｔｈ の高いＭＯＳ
ＦＥＴと組み合わせ、ざらにｖｔｈ の低いＭＯＳＦ
ＥＴにより構成されるフリップフロップ回路の動作を途
中で停止することにより低ＶｔｈＭＯ８ＦＥＴを使用す
る場合（５）題となるＧＮＤへの電荷のリークを防ぐこ
とができる。
第１＠は本発明の一実施例のセンスアンプ回路図、第２
図は本発明の実施例のセンスアンプ動作波形図、第３図
はエンハンスメント型ＭＯ８ＦＥＴのサブスレシュホー
ルド特性図である。 図において Ｑ＋ 、Ｑ２ ・・・・低ｖｔｈ エンハンスメン
トＷＭＯ８ＦＥＴ％Ｑ３〜Ｑｙ ・・・・エンハンス
メント型ＭＯ８ＦＥＴ％Ｃ・・・・・蓄積容量コンデン
サ、φｌ。 φ２・・・・・・センスアンプ駆動用信号、ＷＬ・・・
・・ワード線、Ｄ、Ｄ・・・・・・ビット線ペア、ｖＲ
・・・・・ビット線プリチャージ電圧、ｌ フリップフ
ロップ回路２ フリップフロップ ３ストレージセルで
ある。 ″ ・シ″ 第１図更於例 牛２図 内部浪形
図は本発明の実施例のセンスアンプ動作波形図、第３図
はエンハンスメント型ＭＯ８ＦＥＴのサブスレシュホー
ルド特性図である。 図において Ｑ＋ 、Ｑ２ ・・・・低ｖｔｈ エンハンスメン
トＷＭＯ８ＦＥＴ％Ｑ３〜Ｑｙ ・・・・エンハンス
メント型ＭＯ８ＦＥＴ％Ｃ・・・・・蓄積容量コンデン
サ、φｌ。 φ２・・・・・・センスアンプ駆動用信号、ＷＬ・・・
・・ワード線、Ｄ、Ｄ・・・・・・ビット線ペア、ｖＲ
・・・・・ビット線プリチャージ電圧、ｌ フリップフ
ロップ回路２ フリップフロップ ３ストレージセルで
ある。 ″ ・シ″ 第１図更於例 牛２図 内部浪形
Claims (2)
- （１）ゲートとソースが互いに交差結合された一対のト
ランジスタで構成されたフリップフロップ回路を２組用
い、該２組のフリップフロップを各々異なる位相の信号
を用いて駆動することを特徴とするセンスアンプ回路。 - （２）一方のフリップフロップを構成するトランジスタ
の閾値と他方のフリップフロップを構成するトランジス
タの閾値とが異なることを特徴とする特許請求範囲第１
項記載のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031175A JPS62189696A (ja) | 1986-02-14 | 1986-02-14 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031175A JPS62189696A (ja) | 1986-02-14 | 1986-02-14 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62189696A true JPS62189696A (ja) | 1987-08-19 |
Family
ID=12324106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61031175A Pending JPS62189696A (ja) | 1986-02-14 | 1986-02-14 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62189696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054040A (ja) * | 2004-08-02 | 2006-02-23 | Samsung Electronics Co Ltd | センス増幅器及び半導体メモリ装置 |
| JP2010182419A (ja) * | 2010-05-28 | 2010-08-19 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-02-14 JP JP61031175A patent/JPS62189696A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054040A (ja) * | 2004-08-02 | 2006-02-23 | Samsung Electronics Co Ltd | センス増幅器及び半導体メモリ装置 |
| JP2010182419A (ja) * | 2010-05-28 | 2010-08-19 | Hitachi Ltd | 半導体記憶装置 |
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