JPS63313397A - 記憶装置のセンスアンプ回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記憶装置のセンスアンプ回路装置に関する。

［従来の技術］ 第６図は従来例のフローティングゲート型ＭＯ８電界効
果トランジスタ（以下、ＦＡＭＯＳＦＥＴという。）を
用いたメモリとそのセンスアンプ回路２の回路図である
。この回路２は公知の回路であって、例えばアドバンス
・マイクロ・デバイス社のビマチャール・ベンカテッシ
ュほからによって１９８６年２月１９日のＩＥＥＥイン
ターナショナル・ソリッド・ステート回路カンファラン
スにおいて発表された“０ＭＯ８ＩＭバイトＥＰＲＯＭ
゛の論文の中で図示されている。

第６図において、Ｘデコーダ２１の出力によって選択さ
れるＦＡＭＯＳＦＥＴ　Ｍがメモリアレイｌ内に設けら
れ、ＦＡＭＯＳＦＥＴ　Ｍのドレインがビットラインｌ
Ｏに接続される。また、該ＦＡＭＯ８ＦＥＴ　Ｍのソー
スがアースに接続される。ここで、ビットラインｌＯと
アース間には分布量ｃｂが存在するので、該ビットライ
ンｌＯの電圧をアース電位から所定の動作電圧まで上昇
させるためには、分布容量ｃｂを充電させる必要がある
。

メモリアレイｌのビットライン１０はＹデコーダ２２の
出力によってオンとなる選択用ＮチャンネルＭＯ８電界
効果トランジスタ（以下、ＭＯＳ電界効果トランジスタ
をＭＯＳＦＥＴという。）Ｑｓのソースに接続される。

該ＭＯＳＦＥＴＱｓのドレインはセンスアンプ回路２内
の２個の負荷回路１１．１２のＮチャンネルＭＯＳＦＥ
ＴＱ４及びＱ６の各ソースに接続される。

Ｌレベルでアクティブとなるチップイネーブル信号ＣＥ
がセンスアンプ回路２内のＰチャンネルＭＯＳＦＥＴ　
Ｑｌ及びＱ、の各ゲートに入力される。該Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｌのソースは直流電源Ｖｃｃに接続され
、ＭＯＳＦＥＴ　ＱｌのドレインはＭＯＳＦＥＴＱ！の
ソースに接続されるとともに、ＮチャンネルＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲートに接続される。Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　＊のドレインはＮチャンネルＭＯＳＦ
ＥＴ　Ｑ、のゲート及びＮチャンネルＭＯＳＦＥＴＱｓ
のドレインに接続される。ＭＯＳＦＥＴ　Ｑｓのソース
はアースに接続され、ＭＯ８ＦＥＴＱｓのゲートはＭＯ
ＳＦＥＴＱ、のソース、ＮチャンネルＭ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　＊のソース及び選択用ＭＯＳＰＥＴ　Ｑｓの
ドレインに接続される。ＭＯＳＦＥＴ　Ｑ、のドレイン
及びＰチャンネルＭＯＳＦＥＴ　Ｑｓのソースはともに
直流電源Ｖｃｃに接続される。さらに、ＭＯＳＦＥＴ　
ＱｓのゲートはＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ及びＱ６
の各ドレインに接続され、センス出力ＳＡとなる。

以上のように構成されたセンスアンプ回路２は、ＭＯＳ
ＦＥＴ　Ｑ、で構成される第１の負荷回路ｌｌとＭＯＳ
ＦＥＴ　Ｑｓ及びＱｏで構成される第２の負荷回路１２
とを含んでいる。

このセンスアンプ回路２において、チップイネーブル信
号ＣＥが例えば＋５ｖであるＨレベルであるとき、ＭＯ
ＳＦＥＴ　Ｑ、及びＱ、がオン状態であり、このセンス
アンプ回路２の動作か停止されている。一方、チップイ
ネーブル信号■が例えばアース電位であるＬレベルであ
るとき、ＭＯＳＦＥＴ　Ｑ、及びＱ、がオン状態となり
、このセンスアンプ回路２の動作が開始する。このとき
、ＭＯＳＦＥＴ　Ｑｔのソース・ドレイン間電位は例え
ば約０．２ｖの一定の電圧降下が生じるように回路設計
されていて、第１の負荷回路１１のＭＯＳＦＥＴ　Ｑ、
は例えば約１．５Ｖのゲート電圧でオンとなり、一方、
第２の負荷回路１２のＭＯ８ＦＥＴＱｓは例えば約３．
７ｖのゲート電圧でオンとなる。

ここで、例えば前回のデータの読み出し時に他のビット
ラインが選択され、ビットライン１０がアース電位にあ
り、次いでＸデコーダ２１及びＹデコーダ２２からＨレ
ベルの信号が出力されて、常時オフにプログラムされて
いるＦＡＭＯ８ＦＥＴＭからデータを読み出す場合につ
いて考える。

まず、Ｌレベルのチップイネーブル信号丁が上述のよう
にＭＯＳＰＥＴ　Ｑ、及びＱ、のゲートに入力されたと
き、まず始めに第１の負荷回路１１のＭＯＳＦＥＴ　Ｑ
、がオンとなり、直流電源ＶｃｃからＭＯＳＰＥＴ　Ｑ
４及びＱｓを介してビットラインｌＯに電流が流れ、ビ
ットラインｌＯの電圧がアース電位から上昇する。

このビットライン１０の電圧が例えば＋１．５Ｖである
センスアンプの動作電圧より低い例えば＋１．ＯＶ（以
下、充電中間電圧という。）のとき、Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　ｓがオンとなり、これによって、第２の負荷
回路１２のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｅのゲート＋：
＋３．７Ｖｃ７）電圧が印加され、ＭＯＳＦＥＴ　Ｑ６
がオンとなるとともに、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ４のゲ
ート電圧がほぼアース電位となり、ＭＯＳＦＥＴＱ４が
オフとなる。このとき、直流電源Ｖｃｃから第２の負荷
回路１２のＭＯ８ＦＥＴＱｓ、Ｑ、及び選択用ＭＯＳＦ
ＥＴ　Ｑｓを介してビットラインＩＯに電流が流れ、第
１の負荷回路１１のＭＯＳＦＥＴ　Ｑ、に代わり第２の
負荷回路１２によってビットラインＩＯの分布容量Ｃｂ
の充電動作が行われる。

さらに、ビットライン１０の電圧が例えば＋１゜５Ｖ（
以下、動作点電圧という。）になったときセンス出力Ｓ
Ａは例えば＋１．７Ｖになり、このとき、データの読み
出し動作が行われる。

［発明が解決しようとする問題点］ 上述のように、この従来例のセンスアンプ回路２は、ビ
ットラインＩＯの電圧を急速に所定の充電中間電圧まで
充電する第１の負荷回路１１と、ビットラインｌＯの電
圧を所定の充電中間電圧から動作点電圧まで充電させる
第２の負荷回路１２とを備えているが、上記第２の負荷
回路１２は一般にメモリトランジスタであるＦＡＭＯＳ
ＦＥＴＭのビットラインｌＯを駆動するのに必要十分な
駆動力しか持たないために、第２の負荷回路１２による
ビットラインｌＯの充電速度は第１の負荷回路１１のビ
ットライン１０の充電速度よりも遅く、ビットライン１
０をセンスアンプ回路２の動作点電圧まで充電するとき
の全体の充電速度が低下するという問題点があった。

また、ビットライン１０の電圧を急速に所定の充電中間
電圧まで充電する第１の負荷回路１１を用いて、所定の
上記動作点電圧まで充電させる方法も考えられる。この
方法を用いた場合、従来例に比較して全体の充電速度を
速くすることができるが、センスアンプの動作点電圧時
において、メモリトランジスタであるＦＡＭＯ８ＦＥＴ
　Ｍのオン電流が第１と第２の両方の負荷回路１１．１
２から供給されることになり、出力信号であるセンス出
力ＳＡの負荷電流が相対的に減少し、センス出力ＳＡの
出力振幅が減少する。

本発明の目的は以上の問題点を解決し、従来例に比較し
てビットラインｌＯを急速に動作点電圧まで充電するこ
とができるとともに、センス出力ＳＡの出力振幅が減少
せず、かつ簡単な回路でメモリトランジスタからデータ
を読み出すことができる記憶装置のセンスアンプ回路装
置を提供することにある。

［問題点を解決するための手段］ 本発明は、入力電圧が第１の電圧のとき第１の負荷電流
が流れ、一方、上記入力電圧が上記第！の電圧よりも高
い第２の電圧のとき上記第１の負荷電流よりも大きい第
２の負荷電流が流れる１個の負荷回路を、選択時にオン
となるスイッチ手段を介して、記憶装置のメモリトラン
ジスタが接続されたビットラインに接続したことを特徴
とする。

［作用］ 以上のように構成されたセンスアンプ回路装置において
、例えば上記ビットラインがアース電位にあり、かつ上
記メモリトランジスタが常時オフにプログラムされてい
るときについて考える。

このとき、上記メモリトランジスタが選択されて上記ス
イッチ手段がオンとなり、上記センスアンプ回路装置の
動作が開始する。上記入力電圧がまず上記第１の電圧の
とき上記第１の負荷電流が流れ、上記ビットラインの分
布容量が充電され、上記ビットラインがアース電位から
例えば所定の充電中間電圧に昇圧する。さらに、上記入
力電圧が上昇し、上記入力電圧が上記第１の電圧よりも
高い第２の電圧のとき上記第１の負荷電流よりも大きい
第２の負荷電流が流れ、上記ビットラインが所定の動作
点電圧まで昇圧され、上記メモリトランジスタの”オフ
”のデータが上記スイッチ手段を介して読み出される。

上記負荷回路が上述のような特性を有するので、上記ビ
ットラインの分布容量を急速に充電し、上記ビットライ
ンを所定の動作点電圧まモ昇圧させることができる。

［実施例］ 第１図は本発明の一実施例であるＦ　ＡＭＯＳ　ＦＥＴ
　　Ｍを用いたメモリとそのセンスアンプ回路２ａの回
路図であり、第１図において、上述の図面と同一のもの
については同一の符号を付している。

この第１図の回路が従来例の第６図の回路と異なるのは
センスアンプ回路２ａであり、このセンスアンプ回路２
ａは、常時オン状態であるＰチャンネルＭＯ８ＦＥＴＱ
、！とビットラインｌＯがある充電中間電圧以上である
ときオフからオン状態となるＮチャンネルＭＯＳＦＥＴ
　Ｑいを備えた１個の負荷回路を備え、従来例に比較し
高速でビットラインＩＯの上記分布容量ｃｂを充電し、
ビットライン１０を所定の動作点電圧まで昇圧すること
ができることを特徴としている。以下、上記相違点につ
いて詳細に説明する。

第１図のセンスアンプ回路２ａにおいて、上記チップイ
ネーブル信号τ百がＰチャンネルＭＯＳＦＥＴ　Ｑ、の
ゲートに印加される。該ＭＯ９ＰＥＴＱ、のソースは直
流電源Ｖｃｃに接続され、該ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
＋のドレインはＭＯＳＦＥＴ　Ｑ３のドレイン及びＮチ
ャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌｏのゲートに接
続されるとともに、負荷回路１３の端子すを介してＭＯ
ＳＦＥＴ　Ｑ、、のゲートに接続される。Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｓのゲートはさらに、ＭＯＳＦＥＴ　Ｑ
、。のソースに接続されるとともに、選択用ＭＯＳＦＥ
Ｔ　Ｑｓのドレイン及びソースを介してビットライン１
０に接続される。ＭＯＳＦＥＴ　Ｑ、。のドレインは負
荷回路１３の端子Ｃを介してＭＯＳＦＥＴ　Ｑ、、の／
−ス及びＭＯＳＦ’ＥＴＱ＋＊のドレインに接続される
とともに、センス出力ＳＡの出力端となる。負荷回路１
３のＭＯＳＦＥＴＱｌｌのドレイン及びＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｔ　＊のソースはともに接続されて端子ａ
を介して直流電源Ｖｃｃに接続され、なお、ＭＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｌｏのゲートはアースに接続される。Ｍ
ＯＳＦＥＴＱ、とＱ３、並びにＭＯＳＦＥＴ　Ｑｌｌと
Ｑ　＋ｓはそれぞれＣＭＯＳ回路で構成することができ
る。

第２図は、第１図の負荷回路１３の端子すのゲート電圧
ｖｇに対する、端子ＣからビットラインｌＯに流れる負
荷電流Ｉｓの特性を示すグラフである。

第２図において、ゲート電圧ｖｇが０■から例えば＋２
．７Ｖ（７）電圧■ｇｌまテノときＭＯＳＦＥＴＱｌｌ
はオフ状態であり、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌｏのオ
ン電流のみが負荷電流Ｉｓとなり、該負荷電流Ｉｓは例
えば５０μＡの電流１ｓ＋である。次に、ゲート電圧ｖ
ｇが上記電圧ＶＬから例えば＋３．７ｖである電圧Ｖｇ
ｔまテノときＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌｌ及びＱｌ
ｌがともにオンとなるが、負荷電流ＩｓはＭＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　、ｔのオン電流のみの電流となる。

さらに、ゲート電圧■ｇが上記電圧Ｖｇｙを超え例えば
＋５．Ｏｖである電圧Ｖｇｓまでのとき、上記Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　Ｉｔのオン電流に加えてＭＯＳＦＥ
　Ｔ　Ｑ　ｒ　１のオン電流が流れ、ゲート電圧Ｖｇが
電圧Ｖｇｓであるとき例えば＋２＋ａＡの負荷電流が流
れる。

以上のように構成されたセンスアンプ回路２ａの動作に
ついて、 （１）前回のデータの読み出しと同一のビットラインｌ
Ｏに接続され、常時オフにプログラムされたＦＡＭＯＳ
ＦＥＴ　Ｍが選択されたとき、（２）前回のデータの読
み出しと同一のビットラインＩＯに接続され、プログラ
ムされていないＦＡＭＯＳＦＥＴ　Ｍが選択されたとき
、並びに、（３）前回のデータの読み出しとは異なるビ
ットライン１０に接続され、常時オフにプログラムされ
たＦＡＭＯＳＦ’ＥＴ　Ｍが選択されたときの以上の３
つの場合に分けて詳細に説明する。

（１）　　前回のデータの読み出しと同一のビットライ
ン１０に接続され、常時オフにプログラムされたＦＡＭ
ＯＳＦＥＴ　Ｍが選択されたとき。

前回のデータの読み出しと同一のビットラインｌＯが選
択されたので、ビットラインＩＯは例えば＋１．５Ｖ〜
＋１．７の動作点電圧範囲にあり、また、Ｌレベルのチ
ップイネーブル信号で「が入力されているので、Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１．　Ｑ　ｌｏ及びＱｌｌがオン
状態にある。このとき、直流電源Ｖｃｃから負荷回路１
３及びＭＯＳＦＥＴ　Ｑ、、を介してビットラインｌＯ
に電流が流れ、ビットライン１０の分布容量ｃｂの充電
動作が行われ、この充電動作はビットラインｌＯの電圧
がＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのしきい
値電圧となるまで行われる。

ここで、例えば電源雑音等で一時的にビットラインＩＯ
の電圧がＭＯＳＦＥＴ　Ｑｓのしきい値電圧を超えたと
き、ＭＯＳＦＥＴ　ＱｓがオンとなってＭＯＳＦＥＴＱ
ｓのドレイン電圧である電圧Ｖｇが低下するので、負荷
回路１３のＭＯＳＦＥＴＱＩＩがオフとなる。その後、
ＭＯＳＦＥＴＱｌ！のオン電流によりビットラインｌＯ
の電圧はＭＯＳＦＥＴＱｓのしきい値電圧まで低下する
。従って、ビットラインｌＯはＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｌｔの上記オン電流の供給により、ＭＯＳＦＥＴ　Ｑ
ｓのしきい値電圧に対応する電圧ＶＬにバイアスされる
。

このときの負荷電流Ｉｓは十分に小さく、センス出力Ｓ
Ａは例えば＋１．７ＶのＨレベルにあり、ＦＡＭＯＳＦ
ＥＴ　　Ｍの“オフ”のデータか読み出される。

（２）前回のデータ読み出しと同一のビットラインＩＯ
に接続され、プログラムされていないＦＡＭＯＳＦＥＴ
　Ｍが選択されたとき。

いま、上記（１）に続いてプログラムされていないＦＡ
ＭＯＳＦＥＴ　Ｍが選択された場合を考える。このとき
、ＦＡＭＯＳＦＥＴ　Ｍがオン状態となり、ビットライ
ンｌＯは上記オフ時の電圧ＶＢ、から低下し、Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　３がオフとなるため、Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｓのドレイン電圧である電圧Ｖｇが上昇
する。端子すの電圧ｖｇの上昇に伴って、ＭＯＳＦＥＴ
　Ｑ、、のオン電流がビットラインｌＯに供給される。

ここで、電圧ｖｇの上昇電圧は比較的低く、好ましくは
、電源電圧Ｖｃｃの１０〜３０％の値になるようにＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ＩＩのゲート長及びゲート幅の
設計が行われる。このとき、電圧■ｇが上述のように上
昇し、電圧Ｖｌｈを超えるとき、ＭＯＳＦＥＴ　Ｑｌｌ
のオン電流がビットラインｌＯに供給されるので、端子
Ｃであるセンス出力ＳＡは例えば＋１．５ＶのＬレベル
となり、ＦＡＭＯＳＦＥＴ　　Ｍの０オン”のデータが
読み出される。

（３）前回のデータの読み出しとは異なるビットライン
１０に接続され、常時オフにプログラムされたＦＡＭＯ
ＳＦＥＴ　Ｍが選択されたとき。

ここで、アドレス変化により放電状態であるアース電位
のビットラインｌＯが選択され、このビットラインｌＯ
に接続されたオフのＦＡＭＯＳＦＥＴＭが選択された場
合を考える。このとき、チップイネーブル信号σ「がＬ
レベルであってＭＯＳＦＥＴＱ＋がオンとなり、また、
ビットラインｌＯがアース電位であるため、ＭＯＳＦＥ
ＴＱ３のドレイン電圧である電圧ｖｇは電源電圧Ｖｃｃ
に近い例えば＋５■の電圧Ｖｇ、まで上昇する。このゲ
ート電圧ｖｇの上昇過程においては、第２図に示すよう
に、ゲート電圧Ｖｇが電圧Ｖｇ＋まではＭＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　ｌ＊により負荷電流１ｓｔが供給され、電圧
Ｖｇ＋を超えるゲート電圧時にＭＯＳＦＥＴＱｌｌがオ
ンとなり、さらに、電圧Ｖｇｔを超える電圧時にＭＯＳ
ＦＥＴ　Ｑ、、からの負荷電流がＭＯＳＦＥＴＱ＋ｔの
負荷電流に加算され、これによって、ビットラインＩＯ
の分布容量ｃｂが急速に充電されて、ビットラインｌＯ
が所定の例えば＋１゜７■のオフの動作電圧となり、Ｆ
ＡＭＯＳＦＥＴＭの°オブのデータの読み出し動作が、
行われる。

以上説明したように、第６図の従来例では、２系統の負
荷回路１１．１２が必要であったが、第１図の本発明の
回路では、１系統の負荷回路１３のみでセンスアンプ回
路２ａを構成することができ、これによって、ＭＯＳＦ
ＥＴの素子数を減少させて簡単な回路で構成することが
できる。従って、センスアンプ回路２ａの消費電力を、
従来例に比較して軽減させることができるという利点が
ある。

また、０Ｍ０８回路の２個のＭＯＳＦＥＴＱ＋１及びＱ
　ｒｔを備え、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｒ　＊を常
時オンとし、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｒ　Ｉをゲー
ト電圧ｖｇによって切り換えることにより、従来例の２
個の負荷回路の切り換え動作に比較して動作が簡単であ
ってかつ連続的に行うことができるので、例えばアース
電位のビットライン１０を例えば＋１．５Ｖ〜＋１．７
Ｖの動作点電圧に充電させる充電動作を従来例に比較し
て高速で行うことができる。本発明者による実験によれ
ば、上記充電動作の所要時間が従来例では３０ナノ秒で
あったものが、本発明の第１の回路では２５ナノ秒とな
り、約１７％の高速化がはかれる。

以上の実施例において、負荷回路１３を０Ｍ０８回路の
２個のＭＯＳＦＥＴＱＩｌ及びＱｌｌで構成しているが
、これに限らず、該負荷回路１３を固定抵抗ＲとＮチャ
ンネルＭＯ９ＦＥＴ　Ｑ、、の第３図の並列回路、Ｎチ
ャンネルＭＯＳＦＥＴＱ　ｔｔと直流電源Ｖｃｃのゲー
ト電圧を有するＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｒ　ｓの第４図の並列回路、もしくはデプレッション
型ＭＯＳＦＥＴ　Ｑ、、の第５図の回路で置き換えても
よい。

さらに、以上の実施例において、メモリアレイｌのメモ
リトランジスタとしてフローティングゲート型ＭＯ８Ｆ
ＥＴ　　Ｍを用いているが、これに限らず、例えば電気
的に消去及び再書き込み可能な読み出し専用記憶素子（
ＥＥＦＲＯＭ）又は消去及び再書き込み可能な読み出し
専用記憶素子（ＥＰＲＯＭ）等の他の種類の不揮発性読
み出し専用記憶素子を用いてもよい。

［発明の効果］ 以上詳述したように本発明によれば、記憶装置のセンス
アンプ回路装置において、入力電圧が第１の電圧のとき
第１の負荷電流が流れ、一方、上記入力電圧が上記第１
の電圧よりも高い第２の電圧のとき上記第１の負荷電流
よりも大きい第２の負特電流が流れる１個の負荷回路を
、選択時にオンとなるスイッチ手段を介して、記憶装置
のメモリトランジスタが接続されたビットラインに接続
したので、上記負荷回路を介して上記ビットラインの分
布容量を、従来例に比較して急速に充電し、上記ビット
ラインを所定の動作点電圧まで昇圧させることができる
。また、１個の負荷回路のみを用いているので、従来例
に比較して、センスアンプ回路装置の素子数を減少させ
ることができ、簡単な回路で構成することができるとい
う利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるメモリとそのセンスア
ンプ回路の回路図、 第２図は第１図の負荷回路のゲート電圧対負荷電流特性
を示すグラフ、 第３図ないし第５図は第１図の負荷回路の変形例を示す
回路図、 第６図は従来例のメモリとそのセンスアンプ回路の回路
図である。 ｌ・・・メモリアレイ、 ２ａ・・・センスアンプ回路、 １０・・・ビットライン、 １３・・・負荷回路、 ２１・・・Ｘデコーダ、 ２２・・・Ｙデコーダ、 Ｍ・・・フローティングゲート型ＭＯＳ電界効果トラン
ジスタ（ＦＡＭＯＳＦＥＴ）、 Ｑ、、Ｑ、、Ｑｌ。、　Ｑ　１．、　Ｑ　、ｔ　、　Ｑ
　Ｓ・・・ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ
）。

Claims (1)

【特許請求の範囲】
1. （１）入力電圧が第１の電圧のとき第１の負荷電流が流
   れ、一方、上記入力電圧が上記第１の電圧よりも高い第
   ２の電圧のとき上記第１の負荷電流よりも大きい第２の
   負荷電流が流れる１個の負荷回路を、選択時にオンとな
   るスイッチ手段を介して、記憶装置のメモリトランジス
   タが接続されたビットラインに接続したことを特徴とす
   る記憶装置のセンスアンプ回路装置。