JPH05234380A

JPH05234380A - 半導体記憶装置

Info

Publication number: JPH05234380A
Application number: JP4035205A
Authority: JP
Inventors: Makoto Yoshida; 真吉田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-02-21
Filing date: 1992-02-21
Publication date: 1993-09-10
Also published as: US5657275A

Abstract

(57)【要約】【構成】入力データに応じて相補的なＨレベルとＬレ
ベルを出力するデータ入力バッファ２と、２入力の信号
レベルを比較してメモリセルアレイのビット線対を相補
的にＨレベルとＬレベルに設定するセンスアンプ６とを
２本のデータ線３，４を介して接続する。【効果】２本のデータ線３，４の終端の電位を逆転さ
せるだけでセンスアンプ６が信号レベルを確定するの
で、このデータ線３，４上の信号遷移時間を短縮しアク
セス速度を向上させることができるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＳＲＡＭ［static ran
dom access memory ］やＤＲＡＭ［dynamicRAM ］等の
書き込み可能な半導体記憶装置に関する。

【０００２】

【従来の技術】ＳＲＡＭやＤＲＡＭ等の書き込み可能な
半導体記憶装置は、図５に示すように、データ入力パッ
ド２１から入力された書き込みデータをまずデータ入力
バッファ２２に送るようになっている。データ入力バッ
ファ２２は、ここではインバータ回路によって構成して
いる。このインバータ回路のような論理ゲートは、出力
レベルに対して入力のスレショルドレベルがノイズマー
ジンを有しているので、入力のＨ／Ｌレベルがある程度
接近していたとしても、これを確実なＨレベル又はＬレ
ベルとなる出力レベルに再設定して出力することができ
る。従って、このデータ入力バッファ２２は、バスライ
ン等を介して送られて来る際に劣化した入力データをこ
のように出力レベルのＨレベル又はＬレベルに設定する
ために用いられる。

【０００３】上記データ入力バッファ２２で出力レベル
に再設定されたデータは、１本のデータ線２３を介して
メモリセル群２４に送られるようになっている。ただ
し、このデータ線２３は、半導体チップ上を長い距離に
わたって敷設されているので、ここでも信号の劣化が生
じる。そこで、メモリセル群２４では、このデータ線２
３の終端に論理ゲート２５（図ではインバータ回路）を
接続して、劣化したデータの信号レベルを再びＨレベル
又はＬレベルに設定し直すようにしている。そして、こ
の論理ゲート２５の出力は、そのまま、及び、インバー
タ回路２６で反転されて、カラムトランスファゲート２
７に送られることになる。

【０００４】カラムトランスファゲート２７は、メモリ
セルアレイの多数のビット線対から図示しないカラムデ
コーダによって１対のビット線対２８を選択し、このビ
ット線対２８の一方のビット線Ｂバーに論理ゲート２５
の出力を接続すると共に、他方のビット線Ｂにインバー
タ回路２６の出力を接続するようにした回路である。従
って、論理ゲート２５から出力されたデータは、相補的
にＨレベルとＬレベルに設定されて１対のビット線対２
８のそれぞれのビット線Ｂ，Ｂバーに送られ、図示しな
いローデコーダによって選択されたメモリセル２９に書
き込まれることになる。

【０００５】

【発明が解決しようとする課題】ところが、近年、半導
体記憶装置は、ＩＣの世代が進むにつれてメモリセルの
面積を減少させるだけでなくチップ面積も増大させるこ
とによって記憶容量の大幅な増加を実現させている。従
って、上記図５におけるデータ入力バッファ２２からメ
モリセル群２４に至るデータ線２３も、このチップ面積
の増大に伴ってますます距離が長くなり、信号線の分布
容量も大きくなって来ている。

【０００６】このため、従来の半導体記憶装置は、この
データ線２３の分布容量の増大に伴い信号遷移時間の遅
れが顕著となり、アクセス速度が低下するという問題が
発生していた。

【０００７】即ち、最近の半導体記憶装置では、データ
線２３が２０mmにも及ぶものがあり、このデータ線２３
の単位長あたりの分布容量を０．５ｐＦ／mmとすると、
全長では、１０ｐＦ（＝２０mm×０．５ｐＦ／mm）にも
達する大きな値となる。ここで、電圧Ｖと容量Ｃと電荷
Ｑとは、数１の関係にあり、

【０００８】

【数１】

【０００９】この電荷Ｑと瞬時電流ｉと時間ｔとの間に
は、数２の関係があるので、

【００１０】

【数２】

【００１１】これら数１，数２から電荷Ｑを消去する
と、数３の関係が得られる。

【００１２】

【数３】

【００１３】また、瞬時電流ｉが一定の電流Ｉであると
すると、積分項はこの電流Ｉと時間ｔとの積で表される
ので、これらの関係は数４に示すようになる。

【００１４】

【数４】

【００１５】従って、電源ＶCCを５Ｖとし、３mＡの駆
動能力のあるトランジスタを使用して、上記データ線２
３をＧＮＤレベルからＶCCレベルの７０％まで充電しよ
うとすると、数５に示すように、

【００１６】

【数５】

【００１７】約１１．７ｎ秒の充電時間を要することに
なる。

【００１８】このため、図５に示した半導体記憶装置の
場合、図６に示すように、時刻ｔ11でデータ入力パッド
２１の入力データＳ21がＨレベルからＬレベルに切り換
わりデータ入力バッファ２２がＨレベルを出力すると、
データ線２３の終端の電位Ｓ22がＧＮＤレベルからＶCC
レベルに徐々に上昇する。そして、１１．７ｎ秒後の時
刻ｔ12に、このデータ線２３の終端の電位Ｓ22がＶCCレ
ベルの７０％に達すると、漸く論理ゲート２５の出力Ｓ
23がＬレベルに切り換わると共にインバータ回路２６の
出力Ｓ24がＨレベルに切り換わるようになり、カラムト
ランスファゲート２７を介してビット線対２８の２本の
ビット線Ｂ，Ｂバーの充放電が開始される。

【００１９】この結果、従来の半導体記憶装置では、デ
ータ線２３の終端の電位をＶCCレベル付近まで上昇させ
たりＧＮＤレベル付近まで低下させて、これらの間をフ
ルスイングさせる必要があるため、このデータ線の分布
容量による充放電時間の遅れが大きな原因となってアク
セス速度が低下するという問題が発生することになる。

【００２０】本発明は、上記事情に鑑み、データ入力バ
ッファ２２の出力を相補的な２本のデータ線を介してセ
ンスアンプで受け取るようにすることにより、僅かな電
位の変化で信号レベルを確定し、データ線上の信号遷移
時間を短縮することができる半導体記憶装置を提供する
ことを目的としている。

【００２１】

【課題を解決するための手段】請求項１の発明は、入力
データに応じて２出力を相補的にＨレベルとＬレベルに
設定するデータ入力バッファと、２入力の信号レベルを
比較してメモリセルアレイの１対のビット線対における
２本のビット線を相補的にＨレベルとＬレベルに設定す
るセンスアンプと、上記データ入力バッファの２出力を
センスアンプの２入力にそれぞれ接続する２本のデータ
線とを備えており、また、請求項２の発明は、請求項１
の発明の構成に加えて、入力データの信号レベルの変化
を検出した場合に一定時間だけ検出信号を出力する入力
遷移検出回路と、この入力遷移検出回路が検出信号を出
力した場合に、データ入力バッファとセンスアンプとを
接続する２本のデータ線を短絡するスイッチ回路とを備
えており、そのことにより上記目的が達成される。

【００２２】

【作用】データ入力バッファは、入力データに応じて相
補的なＨレベルとＬレベルを２本のデータ線にそれぞれ
出力するようになっている。即ち、例えば入力データが
Ｈレベルの場合には、一方のデータ線にＨレベルを出力
すると共に、他方のデータ線にＬレベルを出力し、入力
データがＬレベルの場合には、２本のデータ線にそれぞ
れこの逆の信号レベルを出力する。

【００２３】センスアンプは、２本のデータ線の終端の
電位を比較して、メモリセルアレイの１対のビット線対
における２本のビット線を相補的にＨレベルとＬレベル
に設定する。即ち、一方のデータ線の終端の電位が他方
よりも高くなると、一方のビット線にＨレベルを出力す
ると共に、他方のビット線にＬレベルを出力し、他方の
データ線の終端の電位の方が高くなると、２本のビット
線にそれぞれこの逆の信号レベルを出力する。

【００２４】従って、入力データの信号レベルが変化し
てデータ入力バッファの出力がＬレベルからＨレベルに
変化した側のデータ線では、充電電流が供給されて分布
容量への充電が開始される。すると、このデータ線の分
布容量の充電に伴って、メモリセル群側の終端の電位が
徐々に上昇する。また、データ入力バッファの出力がＬ
レベルに変化した側のデータ線では、放電電流が流出さ
れて分布容量の放電が開始される。すると、このデータ
線の分布容量の放電に伴って、メモリセル群側の終端の
電位が徐々に低下する。そして、これら２本のデータ線
の終端の電位が一方の上昇と他方の低下によって逆転す
ると、センスアンプの出力も反転して１対のビット線対
に逆の信号レベルを出力するようになる。

【００２５】この結果、本発明によれば、データ線の電
位をフルスイングさせる必要がなくなり、２本のデータ
線の終端の電位が逆転するまで充電及び放電を行うだけ
でセンスアンプが出力レベルを確定することができるの
で、データ線上の信号遷移時間を短縮することができる
ようになる。

【００２６】また、請求項２の発明によれば、入力デー
タの信号レベルが変化すると、入力遷移検出回路が一定
時間だけ検出信号を出力し、この間スイッチ回路によっ
て２本のデータ線が短絡される。すると、それまで十分
に充放電されてＨレベルとＬレベルが確定していた２本
のデータ線の電位が急速に接近し、少なくともこのスイ
ッチ回路付近ではほぼ同電位となる。そこで、再びスイ
ッチ回路が２本のデータ線を切り離し、データ入力バッ
ファから新たなＨレベルとＬレベルが出力されると、請
求項１の構成のみの場合よりも早くにこれら２本のデー
タ線の終端の電位が逆転し、センスアンプの出力も迅速
に反転するようになる。

【００２７】この結果、請求項２の発明によれば、デー
タ入力バッファによる２本のデータ線の充放電の開始前
に、これらを短絡して電位を接近させておくことができ
るので、データ線上の信号遷移時間をより短縮すること
ができるようになる。

【００２８】なお、上記データ入力バッファが出力する
Ｈレベルを電源電圧レベルよりも低い電圧となるように
しておけば、データ線の充放電電流も少なくて済み、こ
のデータ線上の信号遷移時間をさらに短縮すると共に、
消費電力の低減化を図ることも可能となる。

【００２９】

【実施例】本発明の実施例について以下に説明する。

【００３０】図１に本発明の一実施例を示す。本実施例
の半導体記憶装置におけるデータ書き込み部のブロック
図である。図２は図１のデータ書き込み部の動作を示す
タイムチャートである。

【００３１】本実施例は、ＳＲＡＭやＤＲＡＭにおける
データ書き込み部の回路について説明する。

【００３２】バスライン等を介してＳＲＡＭやＤＲＡＭ
に入力された書き込みデータは、半導体チップ上に形成
されたデータ入力パッド１を介してデータ入力バッファ
２に送られるようになっている。

【００３３】データ入力バッファ２は、２つのインバー
タ回路２ａ，２ｂと２つの出力回路２ｃ，２ｄとで構成
されている。第１のインバータ回路２ａは、データ入力
パッド１からの書き込みデータを反転して出力するよう
になっていて、バスライン等を介して送られて来る際に
劣化したデータを出力レベルのＨレベル又はＬレベルに
設定するためのものである。また、第２のインバータ回
路２ｂは、この第１のインバータ回路２ａの出力をさら
に反転させるためのものである。２つの出力回路２ｃ，
２ｄは、共に２個のＮチャンネルＭＯＳ・ＦＥＴによる
トーテムポール出力回路によって構成され、２つのイン
バータ回路２ａ，２ｂの出力を２本のデータ線３，４に
送り出すためのバッファ回路である。即ち、第１の出力
回路２ｃは、第２のインバータ回路２ｂがＨレベルを出
力した場合に、電源ＶCC側のＭＯＳ・ＦＥＴがＯＮとな
ってデータ線３にＨレベルを出力し、第１のインバータ
回路２ａがＨレベルを出力した場合には、ＧＮＤ側のＭ
ＯＳ・ＦＥＴがＯＮとなってデータ線３にＬレベルを出
力するようになっている。また、第２の出力回路２ｄ
は、第１のインバータ回路２ａがＨレベルを出力した場
合に、電源ＶCC側のＭＯＳ・ＦＥＴがＯＮとなってデー
タ線４にＨレベルを出力し、第２のインバータ回路２ｂ
がＨレベルを出力した場合には、ＧＮＤ側のＭＯＳ・Ｆ
ＥＴがＯＮとなってデータ線４にＬレベルを出力するよ
うになっている。従って、これら２つの出力回路２ｃ，
２ｄは、入力データに応じて２本のデータ線３，４を相
補的にＨレベルとＬレベルに設定することになる。ただ
し、これらの出力回路２ｃ，２ｄは、ＮチャンネルＭＯ
Ｓ・ＦＥＴを用いているため、しきい値電圧Ｖthとバッ
クバイアス効果による変化分の電圧αだけ、出力するＨ
レベルがＶCCレベルよりも低下する。

【００３４】上記データ入力バッファ２の出力回路２
ｃ，２ｄから出力された２本のデータ線３，４は、半導
体チップ上を長い距離にわたって敷設され、各メモリセ
ル群５のセンスアンプ６に接続されている。従って、こ
のデータ線３，４は、従来と同様に大きな分布容量を有
することになり、実施例では２０mmにわたって敷設され
ることになるので、データ線３，４の単位長あたりの分
布容量を０．５ｐＦ／ｍｍとすると、全長で１０ｐＦ
（＝２０ｍｍ×０．５ｐＦ／mm）にも達する大きな値と
なる。

【００３５】上記メモリセル群５のセンスアンプ６は、
２本のデータ線３，４の終端の電位差を増幅する差動増
幅回路である。即ち、２本のデータ線３，４の終端をそ
れぞれ２個のＰチャンネルのＭＯＳ・ＦＥＴのゲート入
力とし、これら２個のＭＯＳ・ＦＥＴのドレインの電位
をさらに２個のＮチャンネルのＭＯＳ・ＦＥＴによって
相補的に増幅するようになっている。そして、各Ｐチャ
ンネルのＭＯＳ・ＦＥＴのドレインがそれぞれインバー
タ回路６ａ，６ｂを介し、センスアンプ６の出力として
カラムトランスファゲート７に接続されている。従っ
て、このセンスアンプ６は、２本のデータ線３，４の終
端の電位差に基づいて相補的な出力をカラムトランスフ
ァゲート７に送り出すことができる。

【００３６】カラムトランスファゲート７は、メモリセ
ルアレイの多数のビット線対から図示しないカラムデコ
ーダによって１対のビット線対８を選択し、このビット
線対８の一方のビット線Ｂに上記センスアンプ６のイン
バータ回路６ａの出力を接続すると共に、他方のビット
線Ｂバーにインバータ回路６ｂの出力を接続するように
した回路である。従って、センスアンプ６の相補的な出
力は、選択された１対のビット線対８のそれぞれのビッ
ト線Ｂ，Ｂバーに送られることになる。この１対のビッ
ト線対８には、多数のメモリセルが接続されている。そ
して、この１対のビット線対８上の信号レベルが確定す
ると、図示しないローデコーダによって選択されたいず
れかのメモリセル９に入力データが書き込まれることに
なる。

【００３７】上記構成の半導体記憶装置のデータ書き込
み部の動作を図２に基づいて説明する。

【００３８】時刻ｔ1 にデータ入力パッド１の入力デー
タＳ1 がＨレベルからＬレベルに切り換わると、データ
入力バッファ２における第１のインバータ回路２ａの出
力がＨレベルに変化すると共に第２のインバータ回路２
ｂの出力がＬレベルに変化する。そしてこれにより、第
１の出力回路２ｃにおける電源ＶCC側のＭＯＳ・ＦＥＴ
がＯＦＦになりＧＮＤ側のＭＯＳ・ＦＥＴがＯＮになる
と、データ線３の放電が行われ、このデータ線３の終端
の電位Ｓ2 が徐々に低下し始める。また、第２の出力回
路２ｄにおける電源ＶCC側のＭＯＳ・ＦＥＴがＯＮにな
りＧＮＤ側のＭＯＳ・ＦＥＴがＯＦＦになると、データ
線４の充電が行われ、このデータ線４の終端の電位Ｓ3
が徐々に上昇を開始する。ただし、出力回路２ｃ，２ｄ
が出力するＨレベルは、しきい値電圧Ｖthとバックバイ
アス効果による変化分の電圧αだけＶCCレベルよりも低
下するので、これらデータ線３，４の電位Ｓ2 ，Ｓ3
は、ＧＮＤレベルとＶCC−（Ｖth＋α）との間で変化す
ることになる。

【００３９】上記のようにして、データ線３，４の電位
Ｓ2 ，Ｓ3 が低下及び上昇を行い、時刻ｔ2 において、
これらが逆転し、さらにセンスアンプ６におけるＰチャ
ンネルＭＯＳ・ＦＥＴのしきい値電圧Ｖth以上の差が生
じると、これらＰチャンネルＭＯＳ・ＦＥＴのドレイン
からの差動増幅出力Ｓ4 ，Ｓ5 がそれぞれ反転する。す
ると、インバータ回路６ａの出力Ｓ6 がＬレベルに切り
換わると共にインバータ回路６ｂの出力Ｓ7 がＨレベル
に切り換わり、カラムトランスファゲート７を介して選
択されたビット線対８の２本のビット線Ｂ，Ｂバーの充
放電が開始される。なお、カラムトランスファゲート７
もＮチャンネルのＭＯＳ・ＦＥＴを用いているので、２
本のビット線Ｂ，Ｂバーの電位はＧＮＤレベルとＶCC−
（Ｖth＋α）との間で変化する。そして、これら２本の
ビット線Ｂ，Ｂバーの電位が確定すると、図示しないロ
ーデコーダによって選択されたメモリセル９への書き込
みが行われることになる。

【００４０】ここで、本実施例の場合のデータ線３，４
上の信号遷移時間を計算する。これらデータ線３，４の
分布容量は、上記のように全長で１０ｐＦに達する。ま
た、電源ＶCCを５Ｖとし、出力回路２ｃ，２ｄのＭＯＳ
・ＦＥＴの駆動能力を３mＡとする。従って、これらの
条件は、前記図５に示した従来例と同様である。

【００４１】まず、簡単のためデータ線３，４の電位が
ＧＮＤレベルとＶCCレベルとの間でフルスイングした場
合について考える。これらデータ線３，４の終端の電位
Ｓ2，Ｓ3 が逆転し、さらにしきい値電圧Ｖth（０．８
Ｖ）以上の差が生じるまでの充放電時間は、前記数４よ
り数６の計算式を得て、

【００４２】

【数６】

【００４３】約９．７ｎ秒となる。このため、本実施例
の場合には、データ線３，４の電位がＧＮＤレベルとＶ
CCレベルとの間でフルスイングしたとしても、データ線
３，４上の信号遷移時間は、従来よりも約１７％短縮さ
れる。

【００４４】次に、実際にデータ線３，４の電位がＧＮ
ＤレベルとＶCC−（Ｖth＋α）との間で変化する場合に
ついては、バックバイアス効果による変化分の電圧αを
０．７Ｖとすると、前記数４における電圧Ｖが数７に示
すように、

【００４５】

【数７】

【００４６】２．１５Ｖとなるので、充放電時間は、数
８より、

【００４７】

【数８】

【００４８】約７．２ｎ秒となる。このため、本実施例
の実際の信号遷移時間は、フルスイングの場合よりもさ
らに約２６％改善され、図５に示した従来例と比べた場
合には、４０％近く短縮されることになる。

【００４９】また、上記のようにデータ線３，４の電位
をＧＮＤレベルとＶCC−（Ｖth＋α）との間で変化させ
て振幅を小さくすることは、単に信号遷移時間を短縮す
るだけでなく、動作時の消費電力の低減を図ることにも
なる。即ち、ＣＭＯＳ回路の動作時消費電流は、回路に
ＤＣパスがない場合には内部回路の負荷容量Ｃの充放電
電流によって決定され、この充放電電流Ｉは、動作周波
数をｆとすると、数９で表される。

【００５０】

【数９】

【００５１】従って、この充放電電流Ｉは、電圧Ｖの二
乗に比例するため、データ線３，４の電位をＶCCレベル
からＶCC−（Ｖth＋α）まで引き下げると、数１０よ
り、

【００５２】

【数１０】

【００５３】４９％まで低減でき、消費電力をほぼ半減
させることができる。

【００５４】この結果、本実施例によれば、２本のデー
タ線３，４の電位がＧＮＤレベルとＶCC−（Ｖth＋α）
との間のほぼ半分程度まで変化することによりこれらの
電位が逆転すれば、センスアンプ６がビット線対８への
出力を確定することができるので、このデータ線３，４
上の信号遷移時間を大幅に短縮することができるように
なる。

【００５５】図３は本発明の他の実施例を示すものであ
って、半導体記憶装置におけるデータ書き込み部のブロ
ック図、図４は図３のデータ書き込み部の動作を示すタ
イムチャートである。なお、上記図１に示した実施例と
同様の機能を有する構成部材には同じ番号を付記して説
明を省略する。

【００５６】本実施例の半導体記憶装置のデータ書き込
み部には、データ入力パッド１の信号レベルを入力する
入力遷移検出回路１０と、１組のＣＭＯＳ・ＦＥＴによ
ってデータ線３，４を短絡するスイッチ回路１１とが設
けられている。入力遷移検出回路１０は、データ入力パ
ッド１の信号レベルが変化した場合に、スイッチ回路１
１に対して一定時間だけ検出信号ＤＴを出力するように
なっている。また、スイッチ回路１１は、この入力遷移
検出回路１０から検出信号ＤＴが送られて来ると、ＣＭ
ＯＳ・ＦＥＴをＯＮにしてデータ線３，４を短絡するよ
うになっている。

【００５７】従って、本実施例によれば、図４に示すよ
うに、データ入力パッド１の信号レベルが変化し、入力
遷移検出回路１０からの検出信号ＤＴが一定時間出力さ
れると、スイッチ回路１１がデータ線３，４を短絡して
これらの電位Ｓ12，Ｓ13を急速に同電位となるまで充放
電する。そして、その後このデータ入力パッド１の信号
レベルの変化に応じてデータ入力バッファ２の出力が切
り換わると、一旦同電位となったデータ線３，４がそれ
ぞれ充放電されて、電位Ｓ12，Ｓ13を上昇し又は低下さ
せる。このため、センスアンプ６は、検出信号ＤＴの出
力後僅かな時間でデータ線３，４の信号レベルを確定し
ビット線対８に出力することができるようになる。

【００５８】この結果、本実施例によれば、データ入力
バッファ２による２本のデータ線３，４の充放電の開始
前に、これらを短絡して電位を接近させておくことがで
きるので、データ線３，４上の信号遷移時間をさらに短
縮することができるようになる。

【００５９】

【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、２本のデータ線の終端の電
位を逆転させるだけでセンスアンプが信号レベルを確定
するので、このデータ線上の信号遷移時間を短縮しアク
セス速度を向上させることができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すものであって、半導体
記憶装置におけるデータ書き込み部のブロック図であ
る。

【図２】本発明の一実施例を示すものであって、図１の
データ書き込み部の動作を示すタイムチャートである。

【図３】本発明の他の実施例を示すものであって、半導
体記憶装置におけるデータ書き込み部のブロック図であ
る。

【図４】本発明の他の実施例を示すものであって、図３
のデータ書き込み部の動作を示すタイムチャートであ
る。

【図５】従来例を示すものであって、半導体記憶装置に
おけるデータ書き込み部のブロック図である。

【図６】従来例を示すものであって、図５のデータ書き
込み部の動作を示すタイムチャートである。

【符号の説明】

２データ入力バッファ３データ線４データ線６センスアンプ８ビット線対１０入力遷移検出回路１１スイッチ回路

Claims

【特許請求の範囲】

【請求項１】入力データに応じて２出力を相補的にＨレ
ベルとＬレベルに設定するデータ入力バッファと、２入力の信号レベルを比較してメモリセルアレイの１対
のビット線対における２本のビット線を相補的にＨレベ
ルとＬレベルに設定するセンスアンプと、上記データ入力バッファの２出力をセンスアンプの２入
力にそれぞれ接続する２本のデータ線とを備えたことを
特徴とする半導体記憶装置。
【請求項２】入力データの信号レベルの変化を検出した
場合に一定時間だけ検出信号を出力する入力遷移検出回
路と、この入力遷移検出回路が検出信号を出力した場合に、デ
ータ入力バッファとセンスアンプとを接続する２本のデ
ータ線を短絡するスイッチ回路とが設けられたことを特
徴とする請求項１に記載の半導体記憶装置。