JP3237234B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はセンスアンプに関し、特
にスタティック型メモリ等に使用するカレントミラー型
のセンスアンプ回路に関するものである。
にスタティック型メモリ等に使用するカレントミラー型
のセンスアンプ回路に関するものである。
【０００２】
【従来の技術】スタティック型メモリではメモリセルか
らの微小な読みだし信号を高速に増幅するためにカレン
トミラー型のセンスアンプが用いられている。図５は従
来のスタティック型メモリのメモリセルから出力回路４
までの読みだし回路を示している。ビット線１００、１
０１には複数のメモリセルがつながっているがここでは
省略して１本のワード線２００に接続される１行分だけ
を図示してある。さらに列選択信号Ｙ０からＹｎにより
選択するビット線対を共通データ線対１１０、１１１に
つなぐことでデータを転送している。図５でセンスアン
プ１はＰチャネルＭＯＳＦＥＴ１２、１３のカレントミ
ラー負荷部分と、共通データ線１１０と１１１の信号を
入力する一対のＮチャンルＭＯＳＦＥＴ１０、１１と信
号ＳＡ１で制御されるＮチャネルＭＯＳＦＥＴ１６の駆
動部分で構成されている。この従来例ではさらに信号増
幅を行うためにＭＯＳＦＥＴ２０、２１、２２、２３、
２６からなるセンスアンプ２を直列に接続している。セ
ンスアンプの動作時は駆動信号ＳＡ１，ＳＡ２をＨレベ
ルにし１６、２６を導通させ、停止するときＬレベルに
して非導通にすることで消費電流を抑えている。
らの微小な読みだし信号を高速に増幅するためにカレン
トミラー型のセンスアンプが用いられている。図５は従
来のスタティック型メモリのメモリセルから出力回路４
までの読みだし回路を示している。ビット線１００、１
０１には複数のメモリセルがつながっているがここでは
省略して１本のワード線２００に接続される１行分だけ
を図示してある。さらに列選択信号Ｙ０からＹｎにより
選択するビット線対を共通データ線対１１０、１１１に
つなぐことでデータを転送している。図５でセンスアン
プ１はＰチャネルＭＯＳＦＥＴ１２、１３のカレントミ
ラー負荷部分と、共通データ線１１０と１１１の信号を
入力する一対のＮチャンルＭＯＳＦＥＴ１０、１１と信
号ＳＡ１で制御されるＮチャネルＭＯＳＦＥＴ１６の駆
動部分で構成されている。この従来例ではさらに信号増
幅を行うためにＭＯＳＦＥＴ２０、２１、２２、２３、
２６からなるセンスアンプ２を直列に接続している。セ
ンスアンプの動作時は駆動信号ＳＡ１，ＳＡ２をＨレベ
ルにし１６、２６を導通させ、停止するときＬレベルに
して非導通にすることで消費電流を抑えている。
【０００３】次に図５の１段目のセンスアンプ１をもと
にカレントミラー型センスアンプの動作を説明する。初
期状態で入力１１０、１１１に同じ電圧が与えられてい
るとき出力１２０、１２１は同じ電圧で平衡している。
ここで１１１がｄＶだけ低い電圧になったとき１１のゲ
ート・ソース間電圧が低下することで１１の電流が減少
し１２０の電圧は上昇する。すると１２のゲート・ソー
ス間電圧が低下して１２の電流が減少することで１２１
の電圧は低下する。その結果出力１２０と１２１に差動
電圧ｄＶに対して増幅された電圧差が現れる。
にカレントミラー型センスアンプの動作を説明する。初
期状態で入力１１０、１１１に同じ電圧が与えられてい
るとき出力１２０、１２１は同じ電圧で平衡している。
ここで１１１がｄＶだけ低い電圧になったとき１１のゲ
ート・ソース間電圧が低下することで１１の電流が減少
し１２０の電圧は上昇する。すると１２のゲート・ソー
ス間電圧が低下して１２の電流が減少することで１２１
の電圧は低下する。その結果出力１２０と１２１に差動
電圧ｄＶに対して増幅された電圧差が現れる。
【０００４】一方初期状態から１１０の電圧がｄＶだけ
低い電圧になった場合は１０のゲート・ソース間電圧が
低下して１０の電流が減少する。１２０はほとんど変化
しないため１２の電流は変わらず、１２１の電圧が上昇
する。この場合も出力１２０と１２１に前とは逆位相の
増幅された電圧差が得られる。
低い電圧になった場合は１０のゲート・ソース間電圧が
低下して１０の電流が減少する。１２０はほとんど変化
しないため１２の電流は変わらず、１２１の電圧が上昇
する。この場合も出力１２０と１２１に前とは逆位相の
増幅された電圧差が得られる。
【０００５】従来のセンスアンプではカレントミラー負
荷を構成するＭＯＳＦＥＴ１２、１３のゲートは共に片
側の出力１２０に接続されており非対称である。そのた
め出力電圧も非対称になり、特にＭＯＳＦＥＴ１３の電
流は１２０の電圧が低下すると増加し、逆に１２０の電
圧が上昇すると減少して電圧変化を抑えるため１２１に
比べて１２０の電圧変化は少ない。
荷を構成するＭＯＳＦＥＴ１２、１３のゲートは共に片
側の出力１２０に接続されており非対称である。そのた
め出力電圧も非対称になり、特にＭＯＳＦＥＴ１３の電
流は１２０の電圧が低下すると増加し、逆に１２０の電
圧が上昇すると減少して電圧変化を抑えるため１２１に
比べて１２０の電圧変化は少ない。
【０００６】図６は従来のセンスアンプの入出力電圧特
性を示している。入力電圧はａとｂであり、ａを一定値
に保ちｂを低下させた場合を表している。図５の１１０
にａを入力し１１１にｂを入力したときの出力１２０を
ｃ、１２１をｄで示してある。また、１１１にａを入力
し１１０にｂを入力したときの１２１をｅ，１２０をｆ
で示してある。図６のように従来のセンスアンプの入出
力電圧特性は変化する入力側により出力電圧に大きな違
いがあり、非対称の特性になっていた。
性を示している。入力電圧はａとｂであり、ａを一定値
に保ちｂを低下させた場合を表している。図５の１１０
にａを入力し１１１にｂを入力したときの出力１２０を
ｃ、１２１をｄで示してある。また、１１１にａを入力
し１１０にｂを入力したときの１２１をｅ，１２０をｆ
で示してある。図６のように従来のセンスアンプの入出
力電圧特性は変化する入力側により出力電圧に大きな違
いがあり、非対称の特性になっていた。
【０００７】
【発明が解決しようとする課題】上記のように従来のカ
レントミラー型センスアンプは入力信号の極性により出
力電圧のレベルが違っていたためスタティック型メモリ
の読みだしデータによってセンスアンプの出力電圧レベ
ルが違っていた。さらにカレントミラー負荷を構成する
２つのＭＯＳＦＥＴのゲートが共に片側の出力線に接続
されているため出力線の負荷容量にも差があり、データ
の極性で増幅スピードにも差が生じていた。これにより
メモリのアクセスタイムがデータ極性で変わったり、動
作電源電圧が電圧マージンの少ない方のデータ極性で制
約され低電源電圧における動作が困難であった。
レントミラー型センスアンプは入力信号の極性により出
力電圧のレベルが違っていたためスタティック型メモリ
の読みだしデータによってセンスアンプの出力電圧レベ
ルが違っていた。さらにカレントミラー負荷を構成する
２つのＭＯＳＦＥＴのゲートが共に片側の出力線に接続
されているため出力線の負荷容量にも差があり、データ
の極性で増幅スピードにも差が生じていた。これにより
メモリのアクセスタイムがデータ極性で変わったり、動
作電源電圧が電圧マージンの少ない方のデータ極性で制
約され低電源電圧における動作が困難であった。
【０００８】本発明はこのような問題を解決するために
なされたもので、入力信号の極性によらず対称な出力電
圧とスピードを持ったセンスアンプを実現することを目
的とする。
なされたもので、入力信号の極性によらず対称な出力電
圧とスピードを持ったセンスアンプを実現することを目
的とする。
【０００９】
【課題を解決するための手段】本発明のセンスアンプ回
路は 相補のデータを出力する出力線対に対称に接続し
た２組のカレントミラー負荷手段と、前記出力線対にス
イッチ制御を行う第１のトランジスタと差動信号を入力
する第２のトランジスタを直列接続した駆動手段とから
なり、少なくとも２組以上のデータ入力線対に対して各
々前記駆動手段を備え、前記第１のトランジスタにより
前記データ入力線対のうちの１組を選択して信号増幅を
行うことを特徴とする。
路は 相補のデータを出力する出力線対に対称に接続し
た２組のカレントミラー負荷手段と、前記出力線対にス
イッチ制御を行う第１のトランジスタと差動信号を入力
する第２のトランジスタを直列接続した駆動手段とから
なり、少なくとも２組以上のデータ入力線対に対して各
々前記駆動手段を備え、前記第１のトランジスタにより
前記データ入力線対のうちの１組を選択して信号増幅を
行うことを特徴とする。
【００１０】さらに、前記出力線対に電圧が一定値以上
に変化しないようクランプ手段を備えたことを特徴とす
る。
に変化しないようクランプ手段を備えたことを特徴とす
る。
【００１１】
【００１２】
【作用】本発明は以上の構成を有するのでカレントミラ
ー負荷が両方の出力線に対称に接続されているため、２
つの入力線のうちいずれの電圧変化が起こった場合も非
反転出力線、反転出力線の両方に電圧変化をもたらし、
入力の極性に依存しない対称な出力電圧を得ることがで
きる。また、２つの出力線の負荷容量も等しくできる。
ー負荷が両方の出力線に対称に接続されているため、２
つの入力線のうちいずれの電圧変化が起こった場合も非
反転出力線、反転出力線の両方に電圧変化をもたらし、
入力の極性に依存しない対称な出力電圧を得ることがで
きる。また、２つの出力線の負荷容量も等しくできる。
【００１３】
【実施例】図１は本発明に係る第１の実施例を示すスタ
ティック型メモリの読みだし回路である。センスアンプ
は１段目のセンスアンプ１と２段目のセンスアンプ２が
直列に接続されている。１においてＰチャネルＭＯＳＦ
ＥＴ１２、１３、１４、１５はカレントミラー負荷部分
で、相補の入力信号１１０、１１１を受けるＮチャネル
ＭＯＳＦＥＴ１０、１１と制御信号ＳＡ１を入力する１
６が駆動部分である。カレントミラー負荷は１２、１３
のゲートが出力１２０に接続され、１４、１５のゲート
が出力１２１に接続されている。従って相補の出力１２
０、１２１につながる負荷回路は同一に構成されており
出力の負荷容量も等しくなる。２段目のセンスアンプ２
も１と同じ構成であり、メモリセルから出力回路４まで
の微弱な信号を増幅または伝達する区間における構成上
のアンバランスは存在しない。このセンスアンプ１、２
は相補の入力信号のうちどちらが変化しても出力１２
０、１２１に対称な電圧レベルを得ることができる。例
えばセンスアンプ１で入力１１０、１１１に同じ電圧が
印加されて出力１２０、１２１が同電位の状態から、１
１１がｄＶだけ低くなったとすると１１のゲート・ソー
ス間電圧が低下することで１１の電流が減少して１２０
の電圧が上昇する。すると１２のゲート・ソース間電圧
が低下して１２の電流が減少して１２１の電圧が低下す
る。一方１１０の電圧がｄＶだけ低くなった場合も同様
にして１０により１２１の電圧が上昇し、１４によって
１２０の電圧が低下する。図４はこのセンスアンプの入
出力電圧特性を表している。入力電圧はａとｂであり、
ａを一定値に保ちｂを低下させた場合を表している。１
１０にａを入力し１１１にｂを入力したときの１２０を
ｃ、１２１をｄで示してある。また、１１１にａを入力
し１１０にｂを入力したときの１２１をｅ，１２０をｆ
で示してある。ｃとｅ、ｄとｆは一致しており、センス
アンプの入出力電圧特性は変化する入力側に依存しない
で対称な出力電圧が得られている。
ティック型メモリの読みだし回路である。センスアンプ
は１段目のセンスアンプ１と２段目のセンスアンプ２が
直列に接続されている。１においてＰチャネルＭＯＳＦ
ＥＴ１２、１３、１４、１５はカレントミラー負荷部分
で、相補の入力信号１１０、１１１を受けるＮチャネル
ＭＯＳＦＥＴ１０、１１と制御信号ＳＡ１を入力する１
６が駆動部分である。カレントミラー負荷は１２、１３
のゲートが出力１２０に接続され、１４、１５のゲート
が出力１２１に接続されている。従って相補の出力１２
０、１２１につながる負荷回路は同一に構成されており
出力の負荷容量も等しくなる。２段目のセンスアンプ２
も１と同じ構成であり、メモリセルから出力回路４まで
の微弱な信号を増幅または伝達する区間における構成上
のアンバランスは存在しない。このセンスアンプ１、２
は相補の入力信号のうちどちらが変化しても出力１２
０、１２１に対称な電圧レベルを得ることができる。例
えばセンスアンプ１で入力１１０、１１１に同じ電圧が
印加されて出力１２０、１２１が同電位の状態から、１
１１がｄＶだけ低くなったとすると１１のゲート・ソー
ス間電圧が低下することで１１の電流が減少して１２０
の電圧が上昇する。すると１２のゲート・ソース間電圧
が低下して１２の電流が減少して１２１の電圧が低下す
る。一方１１０の電圧がｄＶだけ低くなった場合も同様
にして１０により１２１の電圧が上昇し、１４によって
１２０の電圧が低下する。図４はこのセンスアンプの入
出力電圧特性を表している。入力電圧はａとｂであり、
ａを一定値に保ちｂを低下させた場合を表している。１
１０にａを入力し１１１にｂを入力したときの１２０を
ｃ、１２１をｄで示してある。また、１１１にａを入力
し１１０にｂを入力したときの１２１をｅ，１２０をｆ
で示してある。ｃとｅ、ｄとｆは一致しており、センス
アンプの入出力電圧特性は変化する入力側に依存しない
で対称な出力電圧が得られている。
【００１４】図２は本発明に係る第２の実施例を示すス
タティック型メモリの読みだし回路である。共通データ
線１１０、１１１を含む１が１段目のセンスアンプであ
る。カレントミラー負荷部分は４つのＰチャネルＭＯＳ
ＦＥＴ１２、１３、１４、１５を使用して対称に接続し
てある。スイッチ制御のＭＯＳＦＥＴ１６、１７とデー
タ信号入力のＭＯＳＦＥＴ１０、１１の駆動部分をビッ
ト線対ごとに置いている。ビット線対の選択はスイッチ
制御のＭＯＳＦＥＴに列選択信号Ｙ０〜Ｙｎを入力して
共通データ線１１０、１１１とデータ信号入力のＭＯＳ
ＦＥＴを接続することで行われる。ビット線と共通デー
タ線をＭＯＳＦＥＴのゲートを介して分離することでメ
モリセルが直接駆動する負荷容量が減り、読みだしデー
タが高速にビット線上に現れる。１段目のセンスアンプ
の出力線１１０、１１１は容量の大きなバスラインにな
るが、本発明の対称な出力特性、速度を持ったセンスア
ンプを使用することで正確な安定した差動電圧を２段目
のセンスアンプ２に伝送することができる。センスアン
プ２では入力感度の最適ポイントを１つに絞ることがで
きる。図１の場合に比べてメモリセルの負荷容量として
集中していたものがセンスアンプの負荷容量として分配
されることでアクセスタイムは高速化できる。２段目の
センスアンプ２でも対称なカレントミラー負荷を使用し
て出力回路４までデータ極性によらず同電圧、同速度で
伝達される。センスアンプ１、２は感度が高いため各々
の入力信号が最終レベルに到達する前に次段の回路にデ
ータを伝送している。そしてデータが伝送された後もさ
らなる増幅動作が行われている。例えば電源電圧５Ｖの
とき２段目のセンスアンプでは入力１１０、１１１に１
〜２Ｖの電圧差があれば出力１３０、１３１はほぼ電源
電圧から接地電圧まで増幅できる。従って共通データ線
１１０、１１１に２Ｖ以上の電位差は必要ない。図２で
は不必要な電圧振幅をなくすためにＭＯＳＦＥＴ１８、
１９からなる電圧クランプ回路が入っている。ここで１
１０に低レベルのデータが現れて電圧が低下したとする
とＭＯＳＦＥＴのしきい値電圧で１９が導通し、電圧が
低くなるほど導通電流が増加して電圧の低下が妨げられ
る。このように容量が大きく電圧変化に時間のかかる共
通データ線の電圧振幅を制限することで次のデータの読
みだしが速やかに行われるようになる。
タティック型メモリの読みだし回路である。共通データ
線１１０、１１１を含む１が１段目のセンスアンプであ
る。カレントミラー負荷部分は４つのＰチャネルＭＯＳ
ＦＥＴ１２、１３、１４、１５を使用して対称に接続し
てある。スイッチ制御のＭＯＳＦＥＴ１６、１７とデー
タ信号入力のＭＯＳＦＥＴ１０、１１の駆動部分をビッ
ト線対ごとに置いている。ビット線対の選択はスイッチ
制御のＭＯＳＦＥＴに列選択信号Ｙ０〜Ｙｎを入力して
共通データ線１１０、１１１とデータ信号入力のＭＯＳ
ＦＥＴを接続することで行われる。ビット線と共通デー
タ線をＭＯＳＦＥＴのゲートを介して分離することでメ
モリセルが直接駆動する負荷容量が減り、読みだしデー
タが高速にビット線上に現れる。１段目のセンスアンプ
の出力線１１０、１１１は容量の大きなバスラインにな
るが、本発明の対称な出力特性、速度を持ったセンスア
ンプを使用することで正確な安定した差動電圧を２段目
のセンスアンプ２に伝送することができる。センスアン
プ２では入力感度の最適ポイントを１つに絞ることがで
きる。図１の場合に比べてメモリセルの負荷容量として
集中していたものがセンスアンプの負荷容量として分配
されることでアクセスタイムは高速化できる。２段目の
センスアンプ２でも対称なカレントミラー負荷を使用し
て出力回路４までデータ極性によらず同電圧、同速度で
伝達される。センスアンプ１、２は感度が高いため各々
の入力信号が最終レベルに到達する前に次段の回路にデ
ータを伝送している。そしてデータが伝送された後もさ
らなる増幅動作が行われている。例えば電源電圧５Ｖの
とき２段目のセンスアンプでは入力１１０、１１１に１
〜２Ｖの電圧差があれば出力１３０、１３１はほぼ電源
電圧から接地電圧まで増幅できる。従って共通データ線
１１０、１１１に２Ｖ以上の電位差は必要ない。図２で
は不必要な電圧振幅をなくすためにＭＯＳＦＥＴ１８、
１９からなる電圧クランプ回路が入っている。ここで１
１０に低レベルのデータが現れて電圧が低下したとする
とＭＯＳＦＥＴのしきい値電圧で１９が導通し、電圧が
低くなるほど導通電流が増加して電圧の低下が妨げられ
る。このように容量が大きく電圧変化に時間のかかる共
通データ線の電圧振幅を制限することで次のデータの読
みだしが速やかに行われるようになる。
【００１５】スタティック型メモリの集積化が進むと行
選択線の負荷容量が増加するためメモリセルを複数のブ
ロックに分けることが一般に行われている。このときブ
ロックごとにセンスアンプを置き、出力回路につながる
共通データ線を駆動する。しかしこのデータ線が長くな
り、配線遅延が増加する。図３は本発明に係る第３の実
施例を示すスタティック型メモリの読みだし回路であ
る。この実施例では第１の共通データ線１１０、１１１
を対称なカレントミラー負荷１２、１３、１４、１５を
使ったセンスアンプ１で駆動すると共に、第２の共通デ
ータ線１２０、１２１も同じ構成のセンスアンプ２で駆
動する。さらにＮチャネルＭＯＳＦＥＴ１８、１９、２
８、２９からなる電圧クランプ回路を置いている。これ
により負荷容量の大きな第１、第２の共通データ線の電
圧振幅を制限することで、次のデータ読みだしに要する
時間を短縮するとともに無駄な充放電電流をなくす。小
振幅のデータ伝送を高速、安定に行うには対称な増幅特
性を持ち、容量アンバランスのないセンスアンプが必要
であり、本発明のセンスアンプを使用することで実現可
能になる。最終的な信号増幅は出力回路４の手前の３段
目のセンスアンプ３で行われる。
選択線の負荷容量が増加するためメモリセルを複数のブ
ロックに分けることが一般に行われている。このときブ
ロックごとにセンスアンプを置き、出力回路につながる
共通データ線を駆動する。しかしこのデータ線が長くな
り、配線遅延が増加する。図３は本発明に係る第３の実
施例を示すスタティック型メモリの読みだし回路であ
る。この実施例では第１の共通データ線１１０、１１１
を対称なカレントミラー負荷１２、１３、１４、１５を
使ったセンスアンプ１で駆動すると共に、第２の共通デ
ータ線１２０、１２１も同じ構成のセンスアンプ２で駆
動する。さらにＮチャネルＭＯＳＦＥＴ１８、１９、２
８、２９からなる電圧クランプ回路を置いている。これ
により負荷容量の大きな第１、第２の共通データ線の電
圧振幅を制限することで、次のデータ読みだしに要する
時間を短縮するとともに無駄な充放電電流をなくす。小
振幅のデータ伝送を高速、安定に行うには対称な増幅特
性を持ち、容量アンバランスのないセンスアンプが必要
であり、本発明のセンスアンプを使用することで実現可
能になる。最終的な信号増幅は出力回路４の手前の３段
目のセンスアンプ３で行われる。
【００１６】以上の実施例ではセンスアンプの信号入力
にＮチャネルＭＯＳＦＥＴ、カレントミラー負荷にＰチ
ャネルＭＯＳＦＥＴを使用しているが、ＭＯＳＦＥＴの
導電形を逆にして構成することも可能である。また、ス
タティック型メモリの信号増幅器に限らず、電圧比較器
などセンスアンプ回路を使用した回路全般に本発明を適
用することができる。電圧クランプ手段もデータ線と接
地線の間に置いて接地線を基準とした電圧でクランプし
たり、ＭＯＳＦＥＴの代わりにダイオードを使用しても
よい。
にＮチャネルＭＯＳＦＥＴ、カレントミラー負荷にＰチ
ャネルＭＯＳＦＥＴを使用しているが、ＭＯＳＦＥＴの
導電形を逆にして構成することも可能である。また、ス
タティック型メモリの信号増幅器に限らず、電圧比較器
などセンスアンプ回路を使用した回路全般に本発明を適
用することができる。電圧クランプ手段もデータ線と接
地線の間に置いて接地線を基準とした電圧でクランプし
たり、ＭＯＳＦＥＴの代わりにダイオードを使用しても
よい。
【００１７】
【発明の効果】本発明のセンスアンプにより入力のデー
タ極性に対して出力電圧、速度が対称な増幅信号が得ら
れる。これによりデータ極性による電圧マージンが等し
くなるため動作電圧マージンを広くとることができ、広
い電源電圧で動作が可能になる。
タ極性に対して出力電圧、速度が対称な増幅信号が得ら
れる。これによりデータ極性による電圧マージンが等し
くなるため動作電圧マージンを広くとることができ、広
い電源電圧で動作が可能になる。
【００１８】データ信号のバスラインに対称かつ共通の
カレントミラー負荷を使って直接センスアンプで駆動す
ることにより素子数を減らし、特性のばらつきを抑える
ことができる。それによりノイズに強く安定した動作の
メモリを実現できる。
カレントミラー負荷を使って直接センスアンプで駆動す
ることにより素子数を減らし、特性のばらつきを抑える
ことができる。それによりノイズに強く安定した動作の
メモリを実現できる。
【００１９】メモリセルから出力回路までの信号振幅少
なくすることで次のデータの読みだしに要する時間を短
縮し、配線の充放電電流を減らすことができ、高速、低
消費電流のメモリを実現できる。
なくすることで次のデータの読みだしに要する時間を短
縮し、配線の充放電電流を減らすことができ、高速、低
消費電流のメモリを実現できる。
【図面の簡単な説明】
【図１】本発明によるセンスアンプを使用したスタティ
ック型メモリの第１の実施例を示す回路図。
ック型メモリの第１の実施例を示す回路図。
【図２】本発明によるセンスアンプを使用したスタティ
ック型メモリの第２の実施例を示す回路図。
ック型メモリの第２の実施例を示す回路図。
【図３】本発明によるセンスアンプを使用したスタティ
ック型メモリの第３の実施例を示す回路図。
ック型メモリの第３の実施例を示す回路図。
【図４】本発明によるセンスアンプの入出力電圧特性を
示す特性図。
示す特性図。
【図５】従来のセンスアンプを使用したスタティック型
メモリを示す回路図。
メモリを示す回路図。
【図６】従来のセンスアンプの入出力電圧特性を示す特
性図。
性図。
１、２、３ センスアンプ ４ 出力回路 １８、１９、２８、２９ クランプ回路 １００、１０１ ビット線 １１０、１１１ 第１の共通データ線 １２０、１２１ 第２の共通データ線
Claims (2)
- 【請求項１】 相補のデータを出力する出力線対に対称
に接続した２組のカレントミラー負荷手段と、前記出力
線対にスイッチ制御を行う第１のトランジスタと差動信
号を入力する第２のトランジスタを直列接続した駆動手
段とからなり、少なくとも２組以上のデータ入力線対に
対して各々前記駆動手段を備え、前記第１のトランジス
タにより前記データ入力線対のうちの１組を選択して信
号増幅を行うことを特徴とするセンスアンプ回路。 - 【請求項２】 請求項１記載のセンスアンプ回路におい
て、前記出力線対に電圧が一定値以上に変化しないよう
クランプ手段を備えたことを特徴とするセンスアンプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26492592A JP3237234B2 (ja) | 1992-10-02 | 1992-10-02 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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