KR100247575B1

KR100247575B1 - 반도체 기억 장치

Info

Publication number: KR100247575B1
Application number: KR1019970021693A
Authority: KR
Inventors: 도시하루 오까모또
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-05-30
Filing date: 1997-05-29
Publication date: 2000-03-15
Also published as: KR970076870A; JPH09320283A; JP3114620B2; US5781489A

Abstract

본 발명은 회로 면적 및 칩 크기를 증가시키지 않고 장시간의 사용 후에도 전류 특성 변화가 없는 신뢰성을 가진 반도체 기억 장치를 제공한다. 부동 게이트를 가진 스택 게이트형 NMOS 트랜지스터가 메모리 셀 트랜지스터용으로 사용되고 차동 증폭형의 감지 증폭기가 사용되는 비휘발성 메모리가 감지 증폭기의 기준 전압을 얻기 위하여 기준 셀 트랜지스터용의 단일 게이트형 NMOS 트랜지스터를 더미 메모리 셀로서 사용한다. 직렬로 접속된 용량 소자들에 의한 전압 분할에 의해 얻어지는 중간 전위가 기준 셀 트랜지스터의 게이트 전압으로 제공된다. 용량 소자들의 용량은 이들 간의 비가 메모리 셀 트랜지스터의 용량비와 실질적으로 동일하도록 설정된다.

Description

반도체 기억 장치

본 발명은 반도체 기억 장치에 관한 것으로서, 특히 전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치에 관한 것이다.

종래에는 일반적으로, 전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치용으로 차동 증폭형 감지 증폭기가 사용되어 왔다.

도 5는 전술한 형태의 종래의 반도체 기억 장치의 일부의 회로도이며, 반도체 기억 장치의 설명을 위해 필요한 논리 게이트들 및 소자들만을 나타낸다. 도 5를 참조하면, 도시된 반도체 기억 장치는 한 쌍의 차동 입력(a 및 b)을 구비한 감지증폭기(3)를 포함한다. 메모리 셀 트랜지스터(MCT)(1), 열 선택 트랜지스터(column selection T)(2), 인버터(12I1), NMOS 트랜지스터(11N1) 및 PMOS 트랜지스터(10P1)를 포함하는 회로가 감지 증폭기(SA)(3)의 차동 입력(a)에 접속된다. 메모리 셀 트랜지스터(1)는 워드 라인에 의해 구동되도록 접속되며, 그 소스는 접지에 접속된다. 열 선택 트랜지스터(2)는 그 소스가 메모리 셀 트랜지스터(1)의 드레인에 접속되며 그 게이트에서 열 선택 신호를 수신할 때에 스위치 온된다. NMOS 트랜지스터(11N1)의 소스는 인버터(12I1)를 통해 NMOS 트랜지스터(11N1)의 게이트에 접속되며, 열 선택 트랜지스터(2)의 드레인에도 접속된다. PMOS 트랜지스터(10P1)의 드레인은 PMOS 트랜지스터(10P1)의 게이트에 단락되고 NMOS 트랜지스터(11N1)의 드레인에 접속되며, PMOS 트랜지스터(10P1)의 소스에는 전원 전압(VCC)이 공급된다. PMOS 트랜지스터(10P1)(NMOS 트랜지스터(11N1))의 드레인(공통 접합)에서의 신호는 감지 증폭기(3)의 차동 입력으로 입력된다. 전술한 회로에서, 메모리 셀 트랜지스터(1)는 부동 게이트를 구비한 스택 게이트형 트랜지스터이며, 부동 게이트 안으로 전자가 주입되지 않는 소거 상태 및 부동 게이트 안으로 전자들이 주입되는 기록 상태의 두 가지 상태를 가질 수 있다. 한편, 열 선택 트랜지스터(2)는 독출 동작에서 선택된 비트 라인이 그 게이트에 공급된 열 선택 신호에 응답하여 도통되도록 하는 기능을 한다.

한편, 기준 셀 트랜지스터(8), NMOS 트랜지스터(11N3), 인버터(12I2), NMOS 트랜지스터(11N2) 및 NMOS 트랜지스터(10P2)를 포함하는 또 하나의 회로가 감지 증폭기(3)의 다른 차동 입력(b)에 접속된다. 기준 셀 트랜지스터(8)는 메모리 셀 트랜지스터(1)와 동일한 소자로 구성되고, 그 게이트는 제어 신호(CNT)를 수신하도록 접속되며, 그 소스는 접지에 접속된다. NMOS 트랜지스터(11N3)는 그 소스가 기준 셀 트랜지스터(8)의 드레인에 접속되며, 그 게이트는 전원 전압(VCC)을 공급받도록 접속된다. NMOS 트랜지스터(11N2)의 소스는 인버터(12I2)를 통해 NMOS 트랜지스터(11N2)의 게이트 및 NMOS 트랜지스터(11N3)의 드레인에 접속된다. NMOS 트랜지스터(10P2)의 드레인은 PMOS 트랜지스터(10P2)의 게이트와 단락되고, NMOS 트랜지스터(11N2)의 드레인에 접속되며, PMOS 트랜지스터(10P2)의 소스는 전원 전압(VCC)을 공급받도록 접속된다. PMOS 트랜지스터(10P2)(NMOS 트랜지스터(11N2))의 드레인(공통 접합)에서의 신호는 감지 증폭기(3)의 차동 입력(b)에 입력된다. 방금 설명된 회로에서, 기준 셀 트랜지스터(8)는 부동 게이트 안으로 전자가 주입되지 않는 소거 상태로 유지되어, 독출 동작에 있어 NMOS 트랜지스터(11N3)가 더미 비트 라인을 도통하게 만드는 역할을 하도록 한다.

전술한 바의 기본 구조를 가진 반도체 기억 장치의 독출 동작이 아래에 설명될 것이다.

독출 동작이 시작될 때, 제어 라인(제어 신호)(CNT)에 고레벨("H" 레벨)이 인가된다. 따라서, 기준 셀 트랜지스터(8)가 소거 상태에 있기 때문에, NMOS 트랜지스터(11N3)는 도통하게 된다. 결과적으로, PMOS 트랜지스터(10P1)와 NMOS 트랜지스터(11N2) 간의 접합에서의 전위(즉, b 전위)는 NMOS 트랜지스터들(11N3, 11N2)을 통해 강하되기 시작한다. 곧 이어서, 전위는 부하 저항으로 작용하는 PMOS 트랜지스터(10P2)와의 균형에 의하여 일정 레벨로 안정화된다. 이 전위 레벨은 VREF로 참조된다.

그 다음, 워드 라인으로부터 "H" 레벨이 인가되어 메모리 셀 트랜지스터(1)가 선택된다.

여기서, 메모리 셀 트랜지스터(1)가 소거 상태에 있고 도통하게 되는 경우에는 감지 증폭기(3)로의 차동 입력(a)에서의 전위가 강하하기 시작한다. 그러나, 차동 입력(a)에서의 전위는 부하 저항으로 작용하는 PMOS 트랜지스터(10P1)와의 균형에 의하여 일정 레벨로 곧 안정화된다. 이 전위 레벨은 VON으로 참조된다.

한편, 메모리 셀 트랜지스터(1)가 소거 상태에 있고 비도통 상태에 있는 경우에는 비트 라인 전위 및 차동 입력(a)에서의 전위가 상승하기 시작한다. 이때, 전위들은 부하 저항으로 작용하는 PMOS 트랜지스터(10P1)의 임계 레벨(VTP)에 의해서도 정의되는 레벨, 즉 (VCC-VTP)까지 상승한다. 이 전위 레벨은 VOFF로 표시된다.

감지 증폭기는 메모리 셀 트랜지스터(1)로부터의 입력(a)(VON 또는 VOFF)과 기준 셀 트랜지스터(8)로부터의 입력(b)(VREF)을 서로 비교하여 예컨대, 입력(a)이 전위(VREF) 이상인 경우에는 그 감지 출력(SO)으로부터 "H" 레벨(또는 "1")을 출력하며, 입력(a)이 전위(VREF)보다 낮은 경우에는 감지 출력(SO)으로부터 저레벨("L" 또는 "0")을 출력한다. 이러한 방식으로 메모리 셀 트랜지스터(1)에서의 데이터가 "1"인지, 또는 "0"인지를 판독할 수 있다.

상기 전위(VREF)는 차동 증폭에 의하여 독출이 수행될 수 있도록 하기 위하여 VOFF〉VREF〉VON의 관계를 만족시킬 수 있도록 설정된다. 여기서, 전위들(VOFF, VON, VREF)은 PMOS 트랜지스터들(10P1, 10P2)의 전류 용량을 조절함으로써 설정된다. 그러나, 기준 셀 트랜지스터(8)의 크기는 전위(VREF)를 설정하기 위하여 기준 셀 트랜지스터의 전류 용량을 조절할 수 있도록 조절될 수 있다. 간단히 말하면, 전위(VREF)는 상기 VOFF〉VREF〉VON의 관계를 만족시키는 어떠한 방법에 의하여도 설정될 수 있다.

이러한 방식으로 동일 소자로부터 기준 셀 트랜지스터(8) 및 메모리 셀 트랜지스터(1)가 형성되는 경우에는 기준 셀 트랜지스터(8) 및 메모리 셀 트랜지스터(1)는 동일 전류 특성을 갖기 때문에, 차동 증폭을 사용하는 감지 증폭기는 이상적으로 동작하게 된다. 그러나, 전기적으로 기록 및 소거가 가능한 스택 게이트형 NMOS 트랜지스터가 사용되는 경우에 장시간 동안 독출을 위하여 소자에 전압이 인가되는 경우에 부동 게이트 안으로 전자들이 주입된다. 결과적으로, 소자의 전류 특성은 변하게 되며, 이 변화는 전위(VREF)를 변화시켜 감지 증폭기(3)가 원하는 데이터를 출력할 수 없게 하는 문제를 발생시킨다.

방금 기술한 문제를 제거하기 위하여, 기준 셀 트랜지스터(8)의 전류 특성을 기준 셀 트랜지스터에 의해 소거 상태에서 나타나는 전류 특성으로 유지하거나 조절하기 위한 기록 회로 또는 소거 회로가 제공될 수 있다. 그러나, 이러한 방법은 자연적으로, 회로 면적이 증가하여 결국 칩 면적이 증가하는 새로운 문제를 유발한다.

메모리 셀 트랜지스터(1)와 동일한 소자가 사용되는 기준 셀 트랜지스터(8)로 부터 발생하는 상기 문제를 제거하기 위한 가능한 방법 중 하나로서, 주변 회로에서 사용되는 단일 게이트형 NMOS 트랜지스터가 기준 셀 트랜지스터(8)용으로 사용된다. 그러나, 이 경우에는 장시간 동안 독출 바이어스 전압의 인가에 의한 임계 레벨의 변화에 이해 전류 특성이 변화되는 문제가 제거될 수는 있어도, 드레인 전류(ID)와 게이트 전압(VG) 간의 특성이 스택 게이트형 메모리 셀 트랜지스터(1)와 단일 게이트형 기준 셀 트랜지스터(8) 간에 다르다는 사실로부터 다른 문제가 발생하게 된다.

도 6은 마지막으로 설명된 문제를 나타내는, 메모리 셀 및 기준 셀 트랜지스터들의 전류 특성 다이어그램이다. 도 6에서 알 수 있는 바와 같이, 여기서는 소거 상태에서 메로리 셀 트랜지스터(1)의 임계 레벨 전압이 예컨대 3 V이고, 기록 상태에서 메모리 셀 트랜지스터(1)의 임계 레벨 전압이 예컨대 7 V이며, 기준 셀 트랜지스터(8)의 임계 레벨 전압이 예컨대 1 V인 것으로 가정된다. 이 경우에 있어서 특성 MCTA는 소거 상태에서의 메모리 셀 트랜지스터(1)의 ID-VG 특성이며, 특성 MCTB는 기록 상태에서의 ID-VG 특성이다. 유사하게, 특성 RCTA 및 RCTB는 기준 셀 트랜지스터(8)의 ID-VG 특성이며, 이들의 기울기는 기준 셀 트랜지스터(8)의 크기, 예컨대 게이트 폭을 조절함으로써 조절될 수 있다. 여기서 특성 RCTA는 예컨대, 전압(VG)이 4 V일 때 메모리 셀 트랜지스터(1)의 전류값의 약 1/3이 될 수 있도록 설정된다는 점에 유의해야 한다. 전술한 바와 같이, 이러한 경우에 VOFF〉VREF〉VON의 관계가 만족될 수 있도록 기준 셀 트랜지스터(8)의 전류 용량을 조절하기 위하여 기준 셀 트랜지스터(8)의 크기를 조절하는 방법이 사용된다.

그러나, 메모리 셀 트랜지스터(1)의 임계 레벨 및 기준 셀 트랜지스터(8)의 임계 레벨은 서로 다르기 때문에, 메모리 셀 트랜지스터(1)의 특성 MCTA 및 기준셀 트랜지스터(8)의 특성 RCTA는 상승 전압에서 다르며, 이들 간의 교차점(X)을 가로질러 역관계를 갖는 전류값들을 나타낸다. 교차점(X)보다 낮은 전압에서는 독출이 수행되지 않는다. 또한, 정상적으로 독출이 수행되는 전압의 하한은 마진을 고려하여 교차점(X)보다 높은 전원 전압이다. 예컨대, 하한은 3.5 V이다. 결과적으로, 정상적인 독출 동작이 가능한 전압 범위는 협소하게 되는 문제가 있다.

범위를 증가시키기 위하여, 예컨대 교차점을 더 낮은 전압측으로 이동시키기 위하여 특성 RCTB와 같은 특성의 기울기를 감소시키도록 기준 셀 트랜지스터(8)의 크기를 조절하는 방법이 유력한 아이디어인 것으로 볼 수 있다. 그러나, 이러한 방법은 온 상태에서의 메모리 셀 트랜지스터(1)의 독출 속도와 오프 상태에서의 메모리 셀 트랜지스터(1)의 독출 속도간의 균형이 상실되거나, 오프 상태에서 메모리 셀 트랜지스터(1)의 전류값으로부터의 마진을 보장하기 어렵기 때문에 독출의 신뢰성이 저하되는 또 다른 문제를 유발하게 된다.

도 7은 보편적인 게이트 전압 생성 회로의 회로도이다. 도 7을 참조하면, 도시된 게이트 전압 생성 회로는 기준 셀 트랜지스터(8)의 ID-VG 특성을 스택 게이트형 메모리 셀 트랜지스터의 ID-VG 특성으로 조절하기 위하여 기준 셀 트랜지스터(8)의 게이트 공급될 게이트 전압을 조절한다. 이 경우에, 게이트 전압 생성회로는 게이트에 제공되는 제어 신호에 의해 온-오프가 제어되는 PMOS 트랜지스터(10P) 및 저항 소자들(R1, R2)을 포함하며, 저항 소자들(R1, R2)에 의한 전압 분할에 의해 생성된 임의의 중간 전압을 단일 게이트형 NMOS 트랜지스터가 사용되는 기준 셀 트랜지스터(8)의 게이트에 인가한다. 이러한 게이트 전압 생성 회로가 사용되는 경우에는 상승 전압이 적절히 조절될 수 있기 때문에, 메모리 셀의 임계 레벨전압(예컨대 3 V)에 근사한 저전압에서도 독출 동작이 정상적으로 수행될 수 있다. 그러나, 방금 기술된 방법이 취해지는 경우에는 관통 전압의 생성을 제거하기 위하여 저항값을 높게 설정하는 것이 요구되며, 이것은 회로 면적, 따라서 칩의 크기를 증가시킨다.

이러한 방식으로, 상기한 종래의 반도체 기억 장치들은, ID-VG 특성을 향상시키려고 하는 경우에, 회로 면적 및 칩 크기가 증가되거나 몇몇 다른 문제들이 발생하는 단점이 있다.

본 발명의 목적은 회로 면적 및 칩 크기의 증가 없이, 장시간 동안 사용한 후에도 전류 특성의 변화가 나타나지 않는 신뢰성을 가진 반도체 기억 장치를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따르면, 부동 게이트를 구비한 스택게이트형 NMOS 트랜지스터로 형성된 메모리 셀 트랜지스터, 메모리 셀 트랜지스터의 게이트에 제공되는 워드 라인 신호, 메모리 셀 트랜지스터에 접속된 열 선택 트랜지스터, 열 선택 트랜지스터의 게이트에 제공되는 열 선택 신호, 전원 전압과 접지간에 직렬로 접속된 제1 및 제2 용량 소자들, 단일 게이트형 NMOS 트랜지스터로 형성된 기준 트랜지스터, 기준 트랜지스터로부터 기준 전압을 얻기 위하여 기준 트랜지스터의 게이트에 제공되는, 제1 및 제2 용량 소자들 간의 접합에서의 전위, 기준 트랜지스터의 게이트에 접속된 방전 트랜지스터, 및 열 선택 트랜지스터를 통해 수신된 메모리 셀 트랜지스터측의 전압을 기준 트랜지스터측의 전압과 비교하여 메모리 셀 트랜지스터측의 전압을 차동 증폭하기 위한 감지 증폭기를 포함하며, 제1 및 제2 용량 소자들은 메모리 셀 트랜지스터의 용량비와 실질적으로 동일한 비의 용량들을 갖는 반도체 기억 장치가 제공된다.

메모리 셀 트랜지스터 및 기준 트랜지스터를 통하여 온 전류 흐르는 최소 게이트 전압들은 서로 동일한 것이 바람직하다.

반도체 기억 장치는 방전 트랜지스터가 NMOS 트랜지스터로 형성되며, 게이트 전압을 기준 트랜지스터에 대해 조절하도록 제1 및 제2 용량 소자들 간의 접합에서의 전위를 변화시키기 위하여 제1 및 제2 용량 소자들이 제어 인버터를 통하여 고레벨 도는 저레벨의 제2 제어를 제공하는 동안에 게이트에 제공되는 제1 제어 신호로써 동작하도록 구성될 수 있다.

또는, 반도체 기억 장치는 기준 트랜지스터가 메모리 셀 트랜지스터와 동일한 스택 게이트형 NMOS 트랜지스터로 형성되고, 기준 트랜지스터의 제어 게이트 및 부동 게이트가 서로 단락되도록 구성될 수도 있다.

반도체 기억 장치에서, 감지 증폭기를 위한 기준측 전압이 생성될 때, 단일 게이트형 NMOS 트랜지스터가 기준 트랜지스터로 사용되는 경우에도, 스택 게이트형 NMOS 트랜지스터로 형성된 메모리 셀 트랜지스터와 동일한 전류-전압 특성이 구현될 수 있다. 결과적으로, 반도체 장치는, 장시간 동안의 사용 후에도 전류 특성이 변하지 않는 신뢰성이 보장되며 칩 크기를 증가시키지 않고도 간단한 회로 구조로써 고정밀도의 기준 전압 특성이 얻어질 수 있는 장점을 갖는다.

본 발명의 상기한, 그리고 다른 목적들, 특징들 및 장점들은 동일한 부품들 또는 소자들이 동일한 참조 부호로 표시된 첨부된 도면들과 관련하여 기술된 아래의 설명 및 첨부된 청구 범위로부터 명백하게 될 것이다.

제1도는 본 발명이 적용된 반도체 기억 장치의 부분 회로도.

제2도는 반도체 기억 장치에서의 신호 파형을 나타내는 타이밍 차트.

제3도는 제1도에 도시된 반도체 기억 장치의 메모리 셀 및 기준 셀 트랜지스터들의 전류 특성을 나타내는 다이어그램.

제4도는 본 발명이 적용된 다른 반도체 기억 장치의 부분 회로도.

제5도는 종래 반도체 기억 장치의 부분 회로도.

제6도는 제5도에 도시된 반도체 기억 장치의 메모리 셀 및 기준 셀 트랜지스터들의 전류 특성을 나타내는 다이어그램.

제7도는 종래의 게이트 전압 생성 회로의 회로도.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 메모리 셀 트랜지스터(MCT) 2 : 열 선택 트랜지스터

3 : 감지 증폭기(SA) 4, 7 : 기준 트랜지스터(RT)

5 : 제어 인버터 6 : 방전 트랜지스터

10P, 10P1, 10P2 : PMOS 트랜지스터 11N1, 11N2, 11N3 : NMOS 트랜지스터

12I1, 12I2 : 인버터 C1, C2 : 용량 소자

먼저, 도 1을 참조하면, 본 발명이 적용된 반도체 기억 장치의 부분 회로도가 도시되어 있다. 도 1을 참조하면, 도시된 반도체 기억 장치는 부동 게이트를 구비한 스택 게이트형의 NMOS 트랜지스터가 메모리 셀 트랜지스터(1)용으로 사용되는 비휘발성 메모리이며, 감지 증폭기(3)에 차동 증폭 방식을 사용하는 장치이다. 또한, 감지 증폭기(3)의 기준 전압을 얻기 위하여, 단일 게이트형 NMOS 트랜지스터가 더미 메모리 셀 트랜지스터(RT)(4)용으로 사용되며, 직렬로 접속된 용량 소자들(C1, C2)에 의한 전압 분할에 의해 얻어지는 중간 전압이 더미 메모리 셀 트랜지스터(4)에 대한 게이트 전압으로 인가된다.

또한, 도 1에서, 본 실시예의 반도체 기억 장치의 설명을 위하여 필요한 논리 게이트들 및 소자들만이 상기 종래의 반도체 기억 장치를 나타내는 도 5에서와 유사하게 도시된다. 또한, 도 1에 도시된 반도체 기억 장치에서는, 메모리 셀 트랜지스터(MCT)(1), 열 선택 트랜지스터(2), 인버터(12I1), NMOS 트랜지스터(11N1) 및 PMOS 트랜지스터(10P1)를 포함하는 회로가 감지 증폭기(3)의 차동 입력(a)에 접속된다. 메모리 셀 트랜지스터(1)는 워드 라인에 의해 구동되도록 접속되며 그 소스는 접지에 접속된다. 열 선택 트랜지스터(2)는 그 소스가 메모리 셀 트랜지스터(1)의 드레인에 접속되며, 그 게이트에서 열 선택 신호를 수신할 때 스위치 온된다. NMOS 트랜지스터(11N1)의 소스는 인버터(12I1)를 통해 NMOS 트랜지스터(11N1)의 게이트에 접속되며, 열 선택 트랜지스터(2)의 드레인에도 접속된다. PMOS 트랜지스터(10P1)의 드레인은 PMOS 트랜지스터(10P1)의 게이트에 단락되고 NMOS 트랜지스터(11N1)의 드레인에 접속되며, 전원 전압(VCC)이 PMOS 트랜지스터(10P1)의 소스에 인가된다. PMOS 트랜지스터(10P1)(NMOS 트랜지스터(11N1))의 드레인(공통 접합)에서의 신호가 감지 증폭기(3)의 입력(a)에 입력된다. 전술한 회로에서, 메모리 셀 트랜지스터(1)는 부동 게이트를 가진 스택 게이트형 트랜지스터이며, 부동 게이트 안으로 전자가 주입되지 않는 소거 상태 및 부동 게이트 안으로 전자들이 주입되는 기록 상태의 2 가지 상태를 가질 수 있다. 한편, 열 선택 트랜지스터(2)는 독출 동작에서 게이트에 제공된 열 선택 신호에 응답하여 선택된 비트라인이 도통되도록 하는 작용을 한다.

한편, 또 하나의 회로가 감지 증폭기(3)의 다른 차동 입력(b)에 접속되며, 기준 셀 트랜지스터(4), 제어 인버터(5), 용량 소자들(C1, C2), 방전 NMOS 트랜지스터(6), NMOS 트랜지스터(11N3), 인버터(12I2), NMOS 트랜지스터(11N2) 및 NMOS 트랜지스터(10P2)를 포함한다. 기준 셀 트랜지스터(4)는 메모리 셀 트랜지스터(1)와 달리, 단일 게이트형 NMOS 트랜지스터로 형성되고, 그 게이트는 노드(d)에서 제어신호(CNT)를 수신하기 위하여 노드(d)에 접속되며, 그 소스는 접지에 접속된다. 제어 인버터(5)는 제어 라인(CNT2)에 접속된다. 용량 소자들(C1, C2)은 제어 인버터(5)의 출력단과 접지 사이에 직렬로 접속되며, 용량 소자들(C1, C2)간의 중간 노드(d)는 더미 메모리 셀 트랜지스터(4)의 게이트에 접속된다. 방전 NMOS 트랜지스터(6)는 그 드레인이 용량 소자들(C1, C2) 사이의 노드(D)에 접속되며, 그 게이트는 다른 제어 라인(CNT1)에 접속된다. NMOS 트랜지스터(11N3)는 그 소스가 더미 메모리 셀 트랜지스터(4)의 드레인에 접속되며, 그 게이트는 전원 전압(VCC)을 인가받도록 접속된다. NMOS 트랜지스터(11N2)의 소스는 인버터(12I2)를 통해 NMOS 트랜지스터(11N2)의 게이트에 접속되며, NMOS 트랜지스터(11N3)에도 접속된다. PMOS 트랜지스터(10P2)의 드레인은 PMOS 트랜지스터(10P2)의 게이트에 단락되고, NMOS 트랜지스터(11N2)의 드레인에 접속되며, PMOS 트랜지스터(10P2)의 소스는 전원 전압(VCC)을 인가받도록 접속된다. PNMOS 트랜지스터(10P2)(NMOS 트랜지스터(11N2))의 드레인(공통 접합)에서의 신호는 감지 증폭기(3)의 차동 입력(b)에 입력된다. 방금 설명한 회로에서, 고전위측의 용량 소자(C1)의 전극은 제어 인버터(5)의 출력단에 접속되어, NMOS 트랜지스터(11N3)가 독출 동작에서 더미 비트 라인을 정상적으로 도통하도록 한다.

도 2는 도 1의 반도체 기억 장치의 여러 신호들을 나타내는 타이밍 차트이다. 도 2로부터 알 수 있는 바와 같이, 제어 라인들(CNT1, CNT2)이 모두 저레벨("L")인 경우에 노드(d)는 고레벨("H")을 나타내며, 이 경우 감지 증폭기(3)는 감지 증폭 동작(SA 동작)을 수행한다. 제어 라인들(CNT1, CNT2)은 고레벨에서 5V로 설정되지만, 저레벨에서는 0V로 설정되기 때문에 노드(d)는 고레벨에서 중간 전압을 나타내며, 저레벨에서는 0V를 나타낸다.

더미 메모리 셀 트랜지스터(4)의 게이트 전압을 제어하기 위한 신호들(CNT1, CNT2)은 감지 증폭기(3)를 제어하기 위하여 요구되는 전압들을 사용하여 구현될 수 있기 때문에, 제어 신호용의 새로운 회로를 추가할 필요가 없게 된다.

이러한 기본 구조를 가진 반도체 기억 장치의 독출 동작이 아래 설명된다.

독출 동작이 시작될 때, 제어 라인(제어 신호)(CNT1)에는 저레벨이 인가되어 방전 NMOS 트랜지스터(6)가 비도통 상태가 되게 한다. 그 다음, 제어 라인(CNT2)에 저레벨이 인가될 때, 제어 인버터(5)는 전원 전압(VCC)에 도통되며 그 레벨을 고레벨로 변경하여, 결과적으로 노드(d)에서의 전위는 용량 소자들(C1, C2)의 용량비에 의존하는 중간 전위로 상승한다. 용량 소자들(C1, C2)의 용량비는 더미 메모리 셀 트랜지스터(4)의 ID(드레인 전류)-VG(게이트 전압) 특성이 메모리 셀 트랜지스터(1)의 ID-VG 특성과 실질적으로 동일하도록 설정되어야 한다. 용량 소자들(C1, C2)에 의한 전압 분할에 기초한 NMOS 트랜지스터의 ID-VG 특성은 이후 도 3을 참조하여 상세히 설명된다.

전술한 바와 같이, 노드(d)에서의 전위가 상승할 때, 더미 메모리 셀 트랜지스터(4)는 도통 상태가 되며, 결과적으로 감지 증폭기(3)의 차동 입력(b)에서의 전위 NMOS 트랜지스터(11N3, 11N2)를 통해 강하하기 시작한다. 그러나, 차동 입력(b)에서의 전위는 부하 저항으로 작용하는 PMOS 트랜지스터(10P2)와의 균형에 의해 일정 레벨로 안정화된다. 이 전위 레벨은 VREF로 참조된다.

그 다음, 메모리 셀 트랜지스터(1)에 대한 워드 라인에 고레벨이 인가될 때, 메모리 셀 트랜지스터(1)가 선택된다. 메모리 셀 트랜지스터(1)는 소거 상태 또는 기록 상태에 따라 다른 전위를 차동 입력(a)에 제공한다.

먼저, 메모리 셀 트랜지스터(1)가 소거 상태에 있을 때, 메모리 셀 트랜지스터(1)는 워드 라인(고레벨) 신호에 의해 도통되며, 메모리 셀 트랜지스터(1)에 대한 전위는 비트 라인에 접속된 열 선택 트랜지스터(2) 및 NMOS 트랜지스터(11N1)를 통해 강하하기 시작한다. 그러나, 메모리 셀 트랜지스터(1)의 전위는 부하 저항으로 작용하는 PMOS 트랜지스터(10P1)와의 균형에 의해 일정 레벨로 안정화된다. 이 전위 레벨은 VON으로 참조된다.

한편, 메모리 셀 트랜지스터(1)가 기록 상태에 있고 비도통 상태에 있을 때, 열 선택 신호가 게이트로 제공되는 열 선택 트랜지스터(2) 및 메모리 셀 트랜지스터(1)를 서로 접속시키는 비트 라인의 전위 및 차동 입력(a)은 증가하기 시작한다. 비트 라인 전위 및 차동 입력(a)은 부하 용량으로 작용하는 PMOS 트랜지스터(10P1)의 임계 레벨에 의해서도 정의되는 전위까지 상승한다. 이 전위 레벨은 VOFF로 참조된다.

이후, 감지 증폭기(3)는 메모리 셀 트랜지스터(1)로부터의 입력(a)(VON 또는 VOFF)과 더미 메모리 셀 트랜지스터(4)로부터의 입력(b)(VREF)를 서로 비교하여, 예컨대 입력(a)이 입력(b) 이상인 경우에 그 감지 출력(SO)으로 H 레벨(또는 1)을 출력하지만, 입력(a)이 입력(b) 보다 낮은 경우에는 L레벨(또는 0)을 출력한다.

메모리 셀 트랜지스터(1)의 데이타가 1인지 0인지는 이러한 방식으로 판독될 수 있다. 여기서, 전위(VREF)는 차동 증폭에 의한 판독을 가능하게 하기 위하여 VOFF〉VREF〉VON의 관계를 만족시키도록 설정된다.

마지막으로, 주로 감지 증폭기(3)의 동작에 의한 판독 동작이 완료된 후에, 제어 라인(CNT1)에 H 레벨이 인가된다. 결과적으로, 방전 NMOS 트랜지스터(6)는 도통 상태가 되어 노드(d)에서의 전위가 L레벨로 변한다. 이후, 제어 라인(CNT2)에도 H레벨이 인가되며, 제어 인버터(5)는 L레벨을 출력한다.

이러한 방식으로 도 2의 감지 증폭 동작의 일 주기가 완료된다. 반도체 기억 장치는 다른 비트 라인들에 대해 유사한 동작을 연속적으로 반복하여 일련의 독출 동작을 완료한다.

상기 전위들 간의 관계의 설정은 부하 저항으로 작용하는 NMOS 트랜지스터들(10P1, 10P2)의 구동 용량을 조절함으로써, 또는 더미 메모리 셀 트랜지스터(4)의 전류 용량을 조절함으로써 이루어질 수 있다. 요약하면, 전위들이 VOFF〉VREF〉VON의 관계를 만족시킬 수 있도록 설정될 수 있는 경우에만 어떤 수단이 취해질 수 있다.

본 실시예에서는 더미 메모리 셀 트랜지스터(4)의 전류 특성은 전류가 흐르기 시작하는 게이트 전압이 메모리 셀 트랜지스터(1)의 게이트 전압과 동일하도록 설정될 수 있기 때문에, 감지 증폭기(3)로 정상적인 독출이 가능한 전원 전압 범위는 종래 반도체 기억 장치의 범위와 비교할 때 증가될 수 있다.

도 3은 메모리 셀 및 기준 셀 트랜지스터들의 전류 특성을 나타내는 다이어그램이다. 도 3으로부터 알 수 있는 바와 같이, 도 1의 메모리 셀 트랜지스터(1) 및 더미 메모리 셀 트랜지스터(4)의 전류 특성을 결정하기 위하여는 노드(d)에서의 전위는 용량 소자들(C1, C2)에 의한 전압 분할에 의해 설정된다. 결과적으로, 이 전압 분할기가 저항 소자들로 형성된 도 7을 참조하여 전술된 종래의 전압 분할기와 비교될 때, 본 전압 분할기는 관통 전류가 흐르지 않기 때문에 축소된 크기로 형성될 수 있다. 따라서, 칩 크기가 감소되며 전류 소모도 감소될 수 있다.

특히, 도 3에서 알 수 있듯이, 더미 메모리 셀 트랜지스터(4)의 ID-VG 특성(도 3에 높은 값의 gm과 낮은 값의 gm에 대해 상이한 ID-VG 특성이 도시되어 있다)이 메모리 셀 트랜지스터(1)의 온 전류가 흐르도록 하기 위한 최소 게이트 전압(여기서 3V로 가정)특성과 실질적으로 동일할 수 있도록 설정하기 위하여, 용량 소자들(C1, C2)의 용량비가 결정된다. 이러한 방식으로 용량비를 결정함으로써, 메모리 셀 트랜지스터(1) 및 더미 메모리 셀 트랜지스터(4)의 상승 전압들(3V)은 서로 실질적으로 동일하게 될 수 있다. 더미 메모리 셀 트랜지스터(4)의 전류 특성 곡선의 기울기의 조절은 더미 메모리 셀 트랜지스터(4)의 크기를 변화시킴으로써 이루어질 수 있으며, 기울기는 회로 설계에 따라 임의로 설정될 수 있다는 점에 유의 해야 한다.

또한, 용량 소자들(C1, C2)에 의한 전압 분할에 의해 얻어지는 중간 전위는 더미 메모리 셀 트랜지스터(4)의 게이트에 인가되기 때문에, 메모리 셀 트랜지스터(1)와 동일한 소자가 사용되는 기준 셀 트랜지스터(8)를 사용하는 도 5의 종래의 반도체 기억 장치와는 달리, 본 반도체 기억 장치는 더미 메모리 셀 트랜지스터(4)의 전류 특성이 장시간의 사용 후에도 변화를 나타내지 않는다. 따라서, 본 실시예의 반도체 기억 장치는 기준 셀 트랜지스터(8)의 전류 특성의 변경을 위한 기록 회로 및 소거 회로를 없앨 수 있어 칩 크기가 크게 감소될 수 있다.

도 4는 본 발명이 적용된 또 하나의 반도체 기억 장치의 부분 회로도이다. 도 4를 참조하면, 도시된 반도체 기억 장치는 전술한 제1 실시예의 변형으로서 제1 실시예의 반도체 기억 장치와 동일한 요소들을 포함하며, 여기서는 동일한 부분들에 대한 설명은 생략된다. 본 실시예의 반도체 기억 장치는 더미 메모리 셀 트랜지스터(4) 대신에 기준 셀 트랜지스터(7)를 사용한다는 점에서 전술한 제1 실시예의 반도체 기억 장치와 다르다. 기준 셀 트랜지스터(7)로는 메모리 셀 트랜지스터(1)와 유사한 공정으로 형성된 스택 게이트형 NMOS 트랜지스터가 사용된다. 그러나, 스택 게이트형 NMOS 트랜지스터의 제어 게이트 및 부동 게이트는 서로 단락되어 스택 게이트형 NMOS 트랜지스터가 단일 게이트형 NMOS 트랜지스터로서 작용하도록 한다.

본 실시예의 반도체 기억 장치에서는 제1 실시예의 반도체 기억 장치의 특성 보다는 메모리 셀 트랜지스터(1)의 특성에 더 가까운 전류 특성을 가진 기준 셀 트랜지스터(7)가 감지 증폭기(3)의 기준측 전압(VREF)의 생성을 위해 사용되기 때문에, 더 넓은 전원 전압 범위에서 독출 동작이 수행될 수 있으며, 더 높은 신뢰도가 보장될 수 있다. 그 외에도, 기준 셀 트랜지스터(7)의 부동 게이트 및 제어 게이트는 서로 단락되어 있기 때문에, 장시간 동안의 사용 후에도 기준 셀 트랜지스터(7)는 전자들의 주입 또는 다른 원인에 의한 전류 특성의 변화가 일어나지 않게 된다.

이제, 본 발명이 완전히 설명되었지만, 당해 분야의 통상의 지식을 가진 자들은 여기에 설명된 본 발명의 사상 및 영역을 벗어남이 없이 다양한 변형 및 수정이 이루어질 수 있음을 알 것이다.

Claims

반도체 기억 장치에 있어서, 부동 게이트를 구비한 스택 게이트형 NMOS 트랜지스터로 구성되고, 게이트에서 워드 라인 신호를 공급받는 메모리 셀 트랜지스터; 상기 메모리 셀 트랜지스터에 접속되고, 게이트에서 열 선택 신호를 공급받는 열 선택 트랜지스터; 전원 전압과 접지 사이에 직렬로 접속되는 제1 및 제2 용량 소자들; 단일 게이트형 NMOS 트랜지스터로 구성되고, 기준 전압을 얻기 위하여 상기 제1 및 제2 용량 소자들 사이의 접합에서의 전위를 게이트에서 공급받는 기준 트랜지스터; 상기 기준 트랜지스터의 게이트에 접속되는 방전 트랜지스터; 및 상기 메모리 셀 트랜지스터측의 전압을 차동 증폭하기 위하여, 상기 열 선택 트랜지스터를 통해 수신되는 상기 메모리 셀 트랜지스터측의 전압과 상기 기준 트랜지스터측의 전압을 비교하기 위한 감지 증폭기를 포함하며, 상기 제1 및 제2 용량 소자들은 상기 메모리 셀 트랜지스터의 용량비와 실질적으로 동일한 비의 용량들을 갖는 것인 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀 트랜지스터 및 상기 기준 트랜지스터를 통해 온-전류(on-current)가 흐르도록 하는 최소 게이트 전압들이 서로 동일한 반도체 기억 장치.
제1항에 있어서, 상기 방전 트랜지스터는 NMOS 트랜지스터로 구성되고, 게이트에서 제1 제어 신호를 공급받아 동작하며, 상기 제1 및 제2 용량 소자들은 제어 인버터를 통해 고레벨 또는 저레벨의 제2 제어 신호를 공급하여 상기 제1 및 제2 용량 소자들 간의 접합에서의 전위를 변화시킴으로써 상기 기준 트랜지스터의 게이트 전압을 제어하는 반도체 기억 장치.
제1항에 있어서, 상기 기준 트랜지스터는 상기 메모리 셀 트랜지스터와 동일한 스택 게이트형 NMOS 트랜지스터로 구성되며, 상기 기준 트랜지스터의 제어 게이트 및 부동 게이트는 서로 단락된 반도체 기억 장치.