KR101998076B1 - 집적 회로 및 이를 포함하는 장치들 - Google Patents

Abstract

집적 회로가 개시된다. 상기 집적 회로는 메모리 셀, 상기 메모리 셀에 접속된 비트 라인, 상기 비트 라인을 프리차지하는 프리차지 동작 동안, 상기 비트 라인을 부스팅 전압으로 부스팅 하기 위한 부스팅 회로, 및 상기 비트 라인과 출력 단자 사이에 접속되고, 상기 비트 라인의 전압에 따라 상기 출력 단자의 로직 레벨을 결정하는 레귤레이션 회로를 포함한다.

Description

집적 회로 및 이를 포함하는 장치들{INTEGRATED CIRCUIT AND APPARATUSES INCLUDING THE SAME}

본 발명의 개념에 따른 실시 예는 집적 회로에 관한 것으로, 특히 비트 라인(bit line)을 부스팅(boosting) 전압으로 부스팅하기 위한 부스팅 회로를 포함하는 집적 회로 및 이를 포함하는 장치들에 관한 것이다.

메모리(memory)는 상기 메모리의 내부에서 데이터가 유지되는 시간에 따라 휘발성 메모리(volatile memory)와 불휘발성 메모리(non-volatile memory)로 나뉜다.

불휘발성 메모리의 종류에는 ROM(read only memory)과 플래시 메모리(flash memory) 등이 있다. 상기 ROM의 종류에는 PROM(programmable ROM)과 마스크 ROM(mask ROM) 등이 있다.

PROM은 제조 시 데이터가 상기 PROM에 프로그램(program)되지 않은 상태로 판매되고, 사용자가 직접 필요한 정보를 상기 PROM에 프로그램할 수 있다.

마스크 ROM은 제조 시 사용자의 주문에 의한 데이터가 상기 마스크 ROM에 미리 프로그램되어 판매된다.

PROM은 입력 방식에 의해 OTPROM(One Time PROM), EPROM(Erasable PROM), 및 EEPROM(Electrically Erasable PROM) 등으로 분류될 수 있다.

다양한 종류의 불휘발성 메모리가 있지만, 최근에는 플래시 메모리가 주류를 이루고 있다. 상기 플래시 메모리는 전기적으로 접속되어 있지 않은 전극, 예컨대 플로팅 게이트(floating gate)에 전하를 축적하는 셀 구조(cell structure)를 갖는다.

플래시 메모리의 종류에는 비트 라인(bit line)과 메모리 셀(memory cell)의 배치에 따라 구분되는 NAND형 플래시 메모리와 NOR형 플래시 메모리 등이 있다.

그 외에도 플래시 메모리의 종류에는 AG-AND(assist gate AND)형 플래시 메모리와 NROM형 플래시 메모리 등 다양한 타입(type)의 플래시 메모리가 있다.

감지 증폭기(sense amplifier)는 메모리 장치(memory device)에 포함된 메모리 셀의 상태를 감지하고, 감지 결과에 따라 발생된 신호를 증폭할 수 있다.

예컨대 감지 증폭기는 메모리 셀의 리드(read) 동작 시 출력되는 전류 신호 (또는 전압 신호)를 기준 전류 신호(또는 기준 전압 신호)를 이용하여 검출하고, 검출 결과에 따라 발생된 신호를 증폭시킬 수 있다.

메모리 장치의 집적도가 높아짐에 따라 낮은 전압에서 동작할 수 있는 감지 증폭기가 요구된다.

본 발명이 이루고자 하는 기술적인 과제는 부스팅 회로를 포함하는 감지 증폭기(sense amplifier)를 이용하여 낮은 전압이 공급되는 환경에서도 오류 없이 동작할 수 있는 집적회로 및 이를 포함하는 장치들을 제공하는 것이다.

본 발명의 실시 예에 따른 집적 회로는 메모리 셀, 상기 메모리 셀에 접속된 비트 라인, 상기 비트 라인을 프리차지하는 프리차지 동작 동안, 상기 비트 라인을 부스팅 전압으로 부스팅 하기 위한 부스팅 회로, 및 상기 비트 라인과 출력 단자 사이에 접속되고, 상기 비트 라인의 전압에 따라 상기 출력 단자의 로직 레벨을 결정하는 레귤레이션 회로를 포함할 수 있다.

실시 예에 따라, 상기 집적 회로는, 프리차지 신호에 응답하여 상기 비트 라인을 프리차지하기 위한 프리차지 회로를 더 포함하고, 상기 프리차지 회로는, 전원 전압을 공급하는 파워 라인과 상기 출력 단자 사이에 접속된 제1 프리차지 트랜지스터, 및 상기 파워 라인과 상기 부스팅 회로 사이에 접속된 제2 프리차지 트랜지스터를 포함할 수 있다.

실시 예에 따라, 상기 레귤레이션 회로는, 상기 비트 라인과 상기 출력 단자 사이에 접속된 레귤레이션 트랜지스터, 및 상기 비트 라인과 상기 레귤레이션 트랜지스터의 게이트 사이에 접속된 인버터를 포함할 수 있다.

실시 예에 따라, 상기 집적 회로는, 프리차지 신호에 응답하여 상기 비트 라인을 프리차지하기 위한 프리차지 회로를 더 포함하고, 상기 프리차지 회로는,전원 전압을 공급하는 파워 라인과 상기 출력 단자 사이에 접속된 제1 프리차지 트랜지스터, 및 상기 비트 라인과 상기 부스팅 회로 사이에 접속된 제2 프리차지 트랜지스터를 포함할 수 있다.

실시 예에 따라, 상기 레귤레이션 회로는, 상기 비트 라인과 상기 출력 단자 사이에 접속된 레귤레이션 트랜지스터, 및 상기 비트 라인과 상기 레귤레이션 트랜지스터의 게이트 사이에 접속된 인버터를 포함할 수 있다.

실시 예에 따라, 상기 메모리 셀은 노어 플래시(NOR flash) 메모리 셀일 수 있다.

본 발명의 실시 예에 따른 SoC(System on Chip)는 집적 회로, 및 상기 집적 회로를 제어하는 프로세서를 포함하고, 상기 집적 회로는 메모리 셀, 상기 메모리 셀에 접속된 비트 라인, 상기 비트 라인을 프리차지하는 프리차지 동작 동안, 상기 비트 라인을 부스팅 전압으로 부스팅 하기 위한 부스팅 회로, 및 상기 비트 라인과 출력 단자 사이에 접속되고, 상기 비트 라인의 전압에 따라 상기 출력 단자의 로직 레벨을 결정하는 레귤레이션 회로를 포함할 수 있다.

본 발명의 실시 예에 따른 집적 회로는 메모리 셀에 접속된 제1비트 라인, 상기 제1비트 라인을 프리차지하는 프리차지 동작 동안, 상기 제1비트 라인의 전압에 따라 상기 제1비트 라인으로 공급되는 제1프리차지 전류를 제어하는 제1제어 회로, 상기 제1비트 라인을 제1부스팅 전압으로 부스팅하기 위한 제1부스팅 회로; 및 상기 메모리 셀의 상태를 검출하는 검출 동작 동안, 상기 메모리 셀의 상기 상태에 연관된 제1전류와 상기 기준 메모리 셀의 상태에 연관된 제2전류의 비교 결과에 따라 상기 메모리 셀의 상기 상태를 검출하는 검출 회로를 포함할 수 있다.

실시 예에 따라, 상기 집적 회로는, 상기 기준 메모리 셀에 접속된 제2비트 라인, 상기 제2비트 라인을 프리차지하는 프리차지 동작 동안, 상기 제2비트 라인의 전압에 따라 상기 제2비트 라인으로 공급되는 제2프리차지 전류를 제어하는 제2제어 회로, 및 상기 제2비트 라인을 제2부스팅 전압으로 부스팅하기 위한 제2부스팅 회로를 더 포함할 수 있다.

실시 예에 따라, 상기 제1전류는 상기 검출 동작 동안 상기 제1제어 회로에 흐르는 전류와 상기 검출 동작 동안 상기 제1부스팅 회로에 흐르는 전류의 합이고, 상기 제2전류는 상기 검출 동작 동안 상기 제2제어 회로에 흐르는 전류와 상기 검출 동작 동안 상기 제2부스팅 회로에 흐르는 전류의 합일 수 있다.

실시 예에 따라, 상기 제1부스팅 회로는 전원 전압을 공급하는 파워 라인과 상기 제1비트 라인 사이에 접속된 부스팅 트랜지스터를 포함하고, 상기 부스팅 트랜지스터의 게이트는 상기 검출 회로에 접속되며, 상기 제2부스팅 회로는 상기 제1부스팅 회로와 동일한 구조를 가질 수 있다.

실시 예에 따라, 상기 부스팅 트랜지스터는 다이오드 접속된 트랜지스터일 수 있다.

실시 예에 따라, 상기 제1제어 회로는, 전원 전압을 공급하는 파워 라인에 접속된 프리차지 트랜지스터, 상기 프리차지 트랜지스터와 상기 제1비트라인 사이에 접속된 레귤레이션 트랜지스터, 및 상기 레귤레이션 트랜지스터의 게이트와 상기 제1비트라인 사이에 접속된 인버터를 포함하고, 상기 프리차지 트랜지스터의 게이트는 상기 검출 회로에 접속되며, 상기 제2제어 회로는 상기 제1제어 회로와 동일한 구조를 가질 수 있다.

실시 예에 따라, 상기 제1제어 회로는, 전원 전압을 공급하는 파워 라인에 접속된 프리차지 트랜지스터, 상기 프리차지 트랜지스터와 상기 제1비트라인 사이에 접속된 레귤레이션 트랜지스터, 및 상기 레귤레이션 트랜지스터의 게이트와 상기 제1비트라인 사이에 접속된 인버터를 포함하고, 상기 프리차지 트랜지스터의 게이트는 접지에 접속되며, 상기 제2제어 회로는 상기 제1제어 회로와 동일한 구조를 가질 수 있다.

실시 예에 따라, 상기 메모리 셀과 상기 기준 메모리 셀 각각은 노어 플래시(NOR flash) 메모리 셀일 수 있다.

본 발명의 실시 예에 따른 SoC(System on Chip)는 집적 회로, 및 상기 집적 회로를 제어하는 프로세서를 포함하고, 상기 집적 회로는 메모리 셀에 접속된 제1비트 라인, 상기 제1비트 라인을 프리차지하는 프리차지 동작 동안, 상기 제1비트 라인의 전압에 따라 상기 제1비트 라인으로 공급되는 제1프리차지 전류를 제어하는 제1제어 회로, 상기 제1비트 라인을 제1부스팅 전압으로 부스팅하기 위한 제1부스팅 회로, 및 상기 메모리 셀의 상태를 검출하는 검출 동작 동안, 상기 메모리 셀의 상기 상태에 연관된 제1전류와 기준 메모리 셀의 상태에 연관된 제2전류의 비교 결과에 따라 상기 메모리 셀의 상기 상태를 검출하는 검출 회로를 포함할 수 있다.

본 발명의 실시 예에 따른 장치들은 부스팅 회로를 포함하는 감지 증폭기(sense amplifier)를 이용하여 낮은 전압이 공급되는 환경에서도 오류 없이 동작할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 블락도이다.
도 2a는 도 1에 도시된 메모리 장치에 포함된 감지 증폭기의 일 실시 예에 따른 회로도이다.
도 2b는 도 2a에 도시된 감지 증폭기의 프리차지 동작을 설명하기 위한 그래프이다.
도 2c는 도 2a에 도시된 감지 증폭기의 감지 동작을 설명하기 위한 그래프이다.
도 3은 도 1에 도시된 메모리 장치에 포함된 감지 증폭기의 다른 실시 예에 따른 회로도이다.
도 4a는 도 1에 도시된 메모리 장치에 포함된 감지 증폭기의 또 다른 실시 예에 따른 회로도이다.
도 4b는 도 4a에 도시된 감지 증폭기의 프리차지 동작을 설명하기 위한 그래프이다.
도 4c는 도 4a에 도시된 감지 증폭기에 포함된 검출 회로의 일 실시 예에 따른 회로도이다.
도 4d는 도 4a에 도시된 감지 증폭기의 감지 동작을 설명하기 위한 그래프이다.
도 5a는 도 1에 도시된 메모리 장치에 포함된 감지 증폭기의 또 다른 실시 예에 따른 회로도이다.
도 5b는 도 5a에 도시된 감지 증폭기에 포함된 검출 회로의 일 실시 예에 따른 회로도이다.
도 6은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 일 실시 예에 따른 블락도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 블락도이다.

도 1을 참조하면, 메모리 장치(memory device;100)는, 메모리 셀 어레이(memory cell array;10), 어드레스 버퍼(address buffer;20), 로우 디코더(row decoder;30), 컬럼 디코더(column decoder;40), MRS 회로(mode register set circuit;50), 커맨드 디코더(command decoder;60), 컨트롤러(controller;70), 및 감지 증폭기(sense amplifier;80)를 포함한다.

메모리 셀 어레이(10)는 2차원 메트릭스(metrix) 형태로 배열된 다수의 메모리 셀들(CELL)을 포함할 수 있다. 각 메모리 셀(CELL)은 데이터(data)를 저장할 수 있다.

메모리 셀 어레이(10)에 저장된 데이터는 어드레스 신호(ADD)에 기초하여 리드(read)되고, 리드 된 데이터는 검출 신호(Dout)로서 출력될 수 있다.

리드 하고자 하는 데이터를 저장하고 있는 메모리 셀을 선택하기 위한 어드레스 신호(ADD)는 어드레스 버퍼(20)를 통해 입력될 수 있다. 어드레스 버퍼(20)는 입력된 어드레스 신호(ADD)를 버퍼링(buffering)할 수 있다.

실시 예에 따라 어드레스 신호(ADD)는 로우 어드레스 신호(ADD_row)와 컬럼 어드레스 신호(ADD_col)를 포함할 수 있다.

로우 디코더(30)는 리드 하고자 하는 데이터를 저장하고 있는 메모리 셀에 접속된 워드 라인(word line)을 선택하기 위해, 어드레스 버퍼(20)로부터 출력된 로우 어드레스 신호(ADD_row)를 디코딩(decoding)할 수 있다.

컬럼 디코더(40)는 리드하고자 하는 데이터를 저장하고 있는 메모리 셀에 접속된 비트 라인(bit line)을 선택하기 위해, 어드레스 버퍼(20)로부터 출력된 컬럼 어드레스 신호(ADD_col)를 디코딩할 수 있다.

MRS 회로(50)는 메모리 장치(100)의 동작 모드(operation mode)를 선택하기 위한 MRS 명령 및/또는 어드레스 신호(ADD)에 기초하여 메모리 장치(100)에 포함된 모드 레지스터(mode register; 미도시)를 설정할 수 있다.

커맨드 디코더(60)는 명령 신호(CMD)를 수신하고, 수신한 명령 신호(CMD)를 디코딩하여 디코딩 된 명령 신호(CMD')를 출력할 수 있다.

컨트롤러(70)는 커맨드 디코더(60)로부터 출력된 디코딩 된 명령 신호(CMD')에 응답하여 메모리 장치(100)의 동작을 제어할 수 있다.

감지 증폭기(80)는 리드 동작 시 메모리 셀(CELL)로부터 출력되는 전류 신호 또는 전압 신호를 기준 전류 신호 또는 기준 전압 신호를 이용하여 검출하고, 검출 결과에 따라 검출 신호(Dout)을 발생시킬 수 있다.

감지 증폭기(80)의 구조 및 동작은 도 2a 내지 도 5b에서 상세히 설명된다.

실시 예에 따라 메모리 장치(100)는 클럭 신호를 발생하기 위한 클럭 회로(clock circuit; 미도시) 및/또는 전압을 분배하거나 내부전압을 생성하는 전원 회로(미도시) 등을 더 포함할 수 있다.

도 2a는 도 1에 도시된 메모리 장치에 포함된 감지 증폭기의 일 실시 예에 따른 회로도이다.

도 2a를 참조하면, 감지 증폭기(sense amplifier; 80a)는 프리차지 회로(precharge circuit; 82a), 레귤레이션 회로(regulation circuit; 82b), 및 부스팅 회로(boosting circuit; 82c)를 포함한다. 실시 예에 따라 감지 증폭기(80a)는 인버터(inverter; IN2)를 더 포함할 수 있다.

설명의 편의를 위하여 메모리 셀(CELL)과 비트 라인(BL)이 함께 도시된다. 메모리 셀(CELL)은 비트라인(BL)을 통하여 감지증폭기(80a)와 접속될 수 있다.

프리차지 회로(82a)는 프리차지 신호(PRE)에 응답하여 비트 라인(BL)을 프리차지할 수 있다. 프리차지 회로(82a)는 다수의 프리차지 트랜지스터들(precharge transistors; PP1 및 PP2)을 포함할 수 있다.

프리차지 트랜지스터(PP1)는 전원 전압(VDD)을 공급하는 파워 라인(power line;PL)과 출력 단자(n3) 사이에 접속된다. 실시 예에 따라 프리차지 신호(PRE)가 로우 활성화(low activation)되는 경우 프리차지 트랜지스터(PP1)는 비트 라인(BL)을 프리차지 하기 위한 전원 전압(VDD)을 출력 단자(n3)로 공급할 수 있다.

프리차지 트랜지스터(PP2)는 파워 라인(PL)과 부스팅 회로(82c) 사이에 접속된다. 실시 예에 따라 프리차지 신호(PRE)가 로우 활성화(low activation)되는 경우 프리차지 트랜지스터(PP2)는 비트 라인(BL)을 프리차지 하기 위한 전원 전압(VDD)을 부스팅 회로(82c)로 공급할 수 있다.

레귤레이션 회로(82b)는 비트 라인(BL)의 전압, 예컨대 노드(n1)의 전압에 따라 출력 단자(n3)의 로직 레벨(logic level)을 결정한다. 레귤레이션 회로(82b)는 출력 단자(n3)와 비트 라인(BL) 사이에 접속된다. 레귤레이션 회로(82b)는 레귤레이션 트랜지스터(regulation transistor; NR1)와 인버터(IN1)를 포함한다.

인버터(IN1)는 노드(n1)의 전압의 로직 레벨을 반전시키고, 반전된 신호를 노드(n2)로 출력할 수 있다.

상기 반전된 신호는 레귤레이션 트랜지스터(NR1)의 게이트(gate)로 공급되며, 레귤레이션 트랜지스터(NR1)는 상기 반전된 신호에 따라 출력 단자(n3)와 노드(n1) 사이에 전류 경로를 형성 할지 여부를 선택, 예컨대 스위칭(switching)할 수 있다.

부스팅 회로(82c)는 비트 라인(BL)을 프리차지하는 프리차지 동작 동안 비트 라인(BL)을 부스팅 전압으로 부스팅할 수 있다. 부스팅 회로(82c)는 프리차지 회로(82a)와 노드(n1) 사이에 접속된다.

부스팅 회로(82c)는 부스팅 트랜지스터(boosting transistor; PB1)를 포함하며, 부스팅 트랜지스터(PB1)는 다이오드 접속된(diode connected) 트랜지스터 일 수 있다.

인버터(IN2)는 출력 단자(n3)의 전압의 로직 레벨을 반전시키고, 반전된 신호를 검출 신호(Dout)로서 출력할 수 있다.

도 2b는 도 2a에 도시된 감지 증폭기의 프리차지 동작을 설명하기 위한 그래프이다.

도 2a와 도 2b를 참조하면, 도 2b에 도시된 그래프는 프리차지 동작 동안의 시간(T)에 따른 노드(n1)의 전압(Vn1)에 관한 그래프이다.

제1시간 구간(TI1)은 시간(T)이 0인 시점과 제1시점(t1) 사이의 구간이고, 제2시간 구간(TI2)은 제1시점(t1)과 제2시점(t2)사이의 구간이다.

실시 예에 따라 제1시간 구간(TI1) 동안 전원 전압(VDD)이 프리차지 트랜지스터(PP1)와 레귤레이션 트랜지스터(NR1)를 통하여 비트 라인(BL)으로 공급되고, 이와 함께 상기 전원 전압(VDD)이 프리차지 트랜지스터(PP2)와 부스팅 트랜지스터(PB1)을 통하여 비트 라인(BL)으로 공급될 수 있다.

제1시간 구간(TI1) 동안 비트 라인(BL)의 전압, 예컨대 노드(n1)의 전압은 제1전압(V1)까지 프리차지 될 수 있다.

비트 라인(BL)의 전압, 예컨대 노드(n1)의 전압이 인버터(IN1)의 트리거 포인트 전압(trigger point voltage), 예컨대 제1전압(V1)이 되면, 인버터(IN1)는 제1전압(V1)의 로직 레벨을 로우 레벨(low level)로 반전시키고, 반전된 신호를 레귤레이션 트랜지스터(NR1)로 공급할 수 있다.

이때, 인버터(IN1)의 트리거 포인트 전압은 인버터(IN1)에서 반전의 기준이 되는 전압을 의미할 수 있다.

이 경우 레귤레이션 트랜지스터(NR1)는 출력 단자(n3)와 노드(n1) 사이에 전류가 흐르지 않도록 스위칭 될 수 있다. 즉, 프리차지 트랜지스터(PP1)와 레귤레이션 트랜지스터(NR1)를 통한 전원 전압(VDD)의 공급이 중단될 수 있다.

제2시간 구간(TI2) 동안 전원 전압(VDD)이 프리차지 트랜지스터(PP2)와 부스팅 트랜지스터(PB1)을 통하여 비트 라인(BL)으로 공급될 수 있다. 제2시간 구간(TI2) 동안 비트 라인(BL)은 부스팅 전압, 예컨대 제2전압(V2)까지 부스팅(boosting) 될 수 있다.

도 2c는 도 2a에 도시된 감지 증폭기의 감지 동작을 설명하기 위한 그래프이다.

도 2a와 도 2c를 참조하면, 도 2c에 도시된 그래프는 감지 동작 동안의 시간(T)에 따른 노드(n1)의 전압(Vn1)에 관한 그래프이다.

실시 예에 따라 CASE 1은 메모리 셀(CELL)의 상태가 오프 셀(off cell)인 경우의 노드(n1)의 전압(Vn1)에 관한 그래프이다.

메모리 셀(CELL)의 상태가 오프 셀(off cell)인 경우에는 메모리 셀(CELL)을 통하여 전류가 흐르지 않기 때문에 노드(n1)의 전압(Vn1)의 변화가 작다.

감지 시점(ts)에서 노드(n1)의 전압(Vn1)이 기준 전압(Vref)보다 높기 때문에 전압(Vn1)의 로직 레벨이 하이 레벨로 인식될 수 있다. 인버터(IN1)는 상기 로직 레벨을 반전시키고 반전된 신호, 즉 로우 레벨의 신호를 노드(n2)로 출력할 수 있다.

상기 반전된 신호는 레귤레이션 트랜지스터(NR1)의 게이트로 공급되고, 레귤레이션 트랜지스터(NR1)는 상기 반전된 신호에 따라 출력 단자(n3)와 노드(n1) 사이에 전류가 흐르지 않도록 스위칭 될 수 있다.

이 경우 출력 단자(n3)의 전압은 프리차지 동작을 통해 공급된 전압, 예컨대 VDD로 유지될 수 있다. 인버터(IN2)는 상기 출력 단자(n3)의 전압의 로직 레벨을 로우 레벨로 반전시키고 반전된 신호, 즉 로우 레벨의 신호를 검출 신호(Dout)로서 출력할 수 있다.

실시 예에 따라 CASE 2은 메모리 셀(CELL)의 상태가 온 셀(on cell)인 경우의 노드(n1)의 전압(Vn1)에 관한 그래프이다.

메모리 셀(CELL)의 상태가 온 셀(on cell)인 경우에는 메모리 셀(CELL)을 통하여 전류가 흐르기 때문에 노드(n1)의 전압(Vn1)의 변화가 크다.

감지 시점(ts)에서 노드(n1)의 전압(Vn1)이 기준 전압(Vref)보다 낮기 때문에 전압(Vn1)의 로직 레벨이 로우 레벨로 인식될 수 있다. 인버터(IN1)는 상기 로직 레벨을 반전시키고 반전된 신호, 즉 하이 레벨의 신호를 노드(n2)로 출력할 수 있다.

상기 반전된 신호는 레귤레이션 트랜지스터(NR1)의 게이트로 공급되고, 레귤레이션 트랜지스터(NR1)는 상기 반전된 신호에 따라 출력 단자(n3)와 노드(n1) 사이에 전류가 흐르도록 스위칭 될 수 있다.

이 경우 출력 단자(n3)의 전압은 인버터(IN2)의 반전의 기준이 되는 트리거 포인트 전압보다 낮아질 수 있다. 인버터(IN2)는 상기 출력 단자(n3)의 전압의 로직 레벨을 하이 레벨로 반전시키고 반전된 신호, 즉 하이 레벨의 신호를 검출 신호(Dout)로서 출력할 수 있다.

도 3은 도 1에 도시된 메모리 장치에 포함된 감지 증폭기의 다른 실시 예에 따른 회로도이다.

도 3을 참조하면, 감지 증폭기(80b)는 프리차지 회로(82a'), 레귤레이션 회로(82b), 및 부스팅 회로(82c')를 포함한다. 실시 예에 따라 감지 증폭기(80b)는 인버터(IN2)를 더 포함할 수 있다.

설명의 편의를 위하여 메모리 셀(CELL)과 비트 라인(BL)이 함께 도시된다. 메모리 셀(CELL)은 비트라인(BL)을 통하여 감지증폭기(80b)와 접속될 수 있다.

프리차지 회로(82a')는 프리차지 신호(PRE)에 응답하여 비트 라인(BL)을 프리차지할 수 있다. 프리차지 회로(82a)는 다수의 프리차지 트랜지스터들(PP1 및 PP2)을 포함할 수 있다.

프리차지 트랜지스터(PP1)는 파워 라인(PL)과 출력 단자(n3) 사이에 접속되고, 프리차지 트랜지스터(PP2)는 부스팅 회로(82c')와 비트 라인(BL) 사이에 접속된다.

프리차지 트랜지스터(PP2)는 부스팅 회로(82c')를 통해 공급된 전원 전압(VDD)을 비트 라인(BL)에 공급할 수 있다.

부스팅 회로(82c')는 비트 라인(BL)을 프리차지하는 프리차지 동작 동안 비트 라인(BL)을 부스팅 전압으로 부스팅할 수 있다. 부스팅 회로(82c')는 파워 라인(PL)과 프리차지 회로(82a) 사이에 접속된다.

도 3에 도시된 감지 증폭기(80b)의 동작은 도 2a에 도시된 감지 증폭기(80a)의 동작과 실질적으로 동일하므로, 이에 대한 설명은 생략한다.

도 4a는 도 1에 도시된 메모리 장치에 포함된 감지 증폭기의 또 다른 실시 예에 따른 회로도이다.

도 4a를 참조하면, 감지 증폭기(80c)는 제어 회로(84a), 제어 회로(84b), 부스팅 회로(84c), 부스팅 회로(84d), 및 검출 회로(84e)를 포함한다.

설명의 편의를 위하여 메모리 셀(CELL), 기준 메모리 셀(REF CELL), 비트 라인(BL), 및 기준 비트 라인(BLref)이 함께 도시된다. 메모리 셀(CELL)과 기준 메모리 셀(REF CELL) 각각은 비트 라인(BL)과 기준 비트 라인(BLref) 각각을 통하여 감지 증폭기(80c)와 접속될 수 있다.

제어 회로(84a)는 비트 라인(BL)을 프리차지하는 프리차지 동작 동안, 제어 회로(84a)를 통해 비트 라인(BL)으로 공급되는 프리차지 전류(Ipre1)를 비트 라인(BL)의 전압, 예컨대 노드(n5)의 전압에 따라 제어할 수 있다.

제어 회로(84a)는 프리차지 트랜지스터(PP3), 인버터(IN3), 및 레귤레이션 트랜지스터(NR2)를 포함한다.

프리차지 트랜지스터(PP3)는 전원 전압(VDD)을 공급하는 파워 라인(PL)과 레귤레이션 트랜지스터(NR2) 사이에 접속될 수 있다. 실시 예에 따라 프리차지 트랜지스터(PP3)는 다이오드 접속된 트랜지스터일 수 있다.

프리차지 트랜지스터(PP3)는 프리차지 동작 동안 전원 전압(VDD)을 노드(n7)로 공급할 수 있다.

인버터(IN3)는 비트 라인(BL)의 전압, 예컨대 노드(n5)의 전압의 로직 레벨을 반전시키고, 반전된 신호를 노드(n6)로 출력할 수 있다.

상기 반전된 신호는 레귤레이션 트랜지스터(NR2)의 게이트(gate)로 공급되며, 레귤레이션 트랜지스터(NR2)는 상기 반전된 신호에 따라 노드(n5)와 노드(n7) 사이에 전류를 흐르게 할지 여부를 선택, 예컨대 스위칭(switching)할 수 있다.

제어 회로(84b)는 프리차지 트랜지스터(PP4), 인버터(IN4), 및 레귤레이션 트랜지스터(NR3)를 포함한다.

제어 회로(84b)의 구조 및 동작은 제어 회로(84a)의 구조 및 동작과 실질적으로 동일하므로 이에 대한 설명은 생략한다.

부스팅 회로(84c)는 비트 라인(BL)을 프리차지하는 프리차지 동작 동안 비트 라인(BL)을 부스팅 전압으로 부스팅할 수 있다. 부스팅 회로(84c)는 파워 라인(PL)과 노드(n5) 사이에 접속된다.

부스팅 회로(84c)는 부스팅 트랜지스터(PB2)를 포함하며, 부스팅 트랜지스터(PB2)는 다이오드 접속된(diode connected) 트랜지스터 일 수 있다.

부스팅 회로(84d)의 구조 및 동작은 부스팅 회로(84c)의 구조 및 동작과 실질적으로 동일하므로 이에 대한 설명은 생략한다.

검출 회로(84e)는 메모리 셀(CELL)의 상태에 연관된 전류와 기준 메모리 셀(REF CELL)의 상태에 연관된 전류를 비교하고, 비교 결과에 따라 메모리 셀(CELL)의 상기 상태를 검출할 수 있다. 검출 회로(84e)는 검출 결과에 따라 검출 신호(Dout)을 출력할 수 있다. 여기서 상태는 온 셀 또는 오프 셀을 의미할 수 있다.

실시 예에 따라 메모리 셀(CELL)의 상기 상태에 연관된 상기 전류는 셀 감지 전류(I1Cell)와 셀 감지 전류(I2Cell)의 합이고, 기준 메모리 셀(REF CELL)의 상기 상태에 연관된 상기 전류는 기준 감지 전류(I1Ref)와 기준 감지 전류(I2Ref)의 합일 수 있다.

도 4b는 도 4a에 도시된 감지 증폭기의 프리차지 동작을 설명하기 위한 그래프이다.

도 4a와 도 4b를 참조하면, 도 4b에 도시된 그래프는 프리차지 동작 동안의 시간(T)에 따른 노드(n5)의 전압(Vn5)에 관한 그래프이다.

제3시간 구간(TI3)은 시간(T)이 0인 시점과 제3시점(t3) 사이의 구간이고, 제4시간 구간(TI4)은 제3시점(t3)과 제4시점(t4)사이의 구간이다.

실시 예에 따라 제3시간 구간(TI3) 동안 프리차지 전류(Ipre1)가 프리차지 트랜지스터(PP3)와 레귤레이션 트랜지스터(NR2)를 통하여 비트 라인(BL)으로 공급되고, 이와 함께 프리차지 전류(Ipre2)가 부스팅 트랜지스터(PB2)를 통하여 비트 라인(BL)으로 공급될 수 있다.

제3시간 구간(TI3) 동안 비트 라인(BL)의 전압, 예컨대 노드(n5)의 전압은 제3전압(V3)까지 프리차지 될 수 있다.

비트 라인(BL)의 전압, 예컨대 노드(n5)의 전압이 인버터(IN3)의 트리거 포인트 전압, 예컨대 제3전압(V3)이 되면, 인버터(IN3)는 상기 제3전압(V3)의 로직 레벨을 로우 레벨(low level)로 반전시키고, 반전된 신호를 레귤레이션 트랜지스터(NR2)로 공급할 수 있다.

이 경우 레귤레이션 트랜지스터(NR2)는 노드(n7)와 노드(n5) 사이에 전류가 흐르지 않도록 스위칭 될 수 있다. 즉, 프리차지 트랜지스터(PP3)와 레귤레이션 트랜지스터(NR2)를 통한 프리차지 전류(Ipre1)의 공급이 중단될 수 있다.

제4시간 구간(TI4) 동안 프리차지 전류(Ipre2)가 부스팅 트랜지스터(PB2)을 통하여 비트 라인(BL)으로 공급될 수 있다. 제4시간 구간(TI4) 동안 비트 라인(BL)은 부스팅 전압, 예컨대 제4전압(V4)까지 부스팅 될 수 있다.

프리차지 동작 동안의 시간에 따른 노드(n9)의 전압도 노드(n5)의 전압(Vn5)과 실질적으로 동일한 방식으로 변할 수 있다.

도 4c는 도 4a에 도시된 감지 증폭기에 포함된 검출 회로의 일 실시 예에 따른 회로도이다. 도 4d는 도 4a에 도시된 감지 증폭기의 감지 동작을 설명하기 위한 그래프이다.

도 4a, 도 4c, 및 도 4d를 참조하면, 도 4d에 도시된 그래프는 감지 동작 동안의 시간(T)에 따른 셀 전류(ICell_tot)에 관한 그래프이다.

셀 전류(ICell_tot)는 셀 감지 전류(I1Cell)와 셀 감지 전류(I2Cell)의 합이고, 기준 전류(IRef_tot)는 기준 감지 전류(I1Ref)와 기준 감지 전류(I2Ref)의 합일 수 있다.

실시 예에 따라 CASE 1은 메모리 셀(CELL)의 상태가 온 셀인 경우의 셀 전류(ICell_tot)에 관한 그래프이다.

메모리 셀(CELL)의 상태가 온 셀인 경우에는 메모리 셀(CELL)을 통하여 전류가 흐르기 때문에 셀 전류(ICell_tot)가 초기 전류(Ip)에서 크게 변하지 않는다. 이 경우, 감지 시점(ts)에서 셀 전류(ICell_tot)가 기준 전류(IRef_tot)보다 크다.

미러 회로(mirror circuit;CM)의 특성에 따라 미러 전류(mirror current;Imirror)는 기준 전류(IRef_tot)와 동일한 크기로 흐른다. 따라서 셀 전류(ICell_tot)가 미러 전류(Imirror)보다 크다.

실시 예에 따라 셀 전류(ICell_tot)가 미러 전류(Imirror)보다 큰 경우 출력 단자(nout)의 전압의 로직 레벨이 하이 레벨일 수 있다. 즉, 메모리 셀(CELL)의 상태가 온 셀인 경우 검출 신호(Dout)가 하이 레벨일 수 있다.

실시 예에 따라 CASE 2은 메모리 셀(CELL)의 상태가 오프 셀인 경우의 셀 전류(ICell_tot)에 관한 그래프이다.

메모리 셀(CELL)의 상태가 오프 셀인 경우에는 메모리 셀(CELL)을 통하여 전류가 흐르지 않기 때문에 셀 전류(ICell_tot)가 초기 전류(Ip)에서 크게 변한다. 이 경우, 감지 시점(ts)에서 셀 전류(ICell_tot)가 기준 전류(IRef_tot)보다 작다.

미러 회로(CM)의 특성에 따라 미러 전류(Imirror)는 기준 전류(IRef_tot)와 동일한 크기로 흐른다. 따라서 셀 전류(ICell_tot)가 미러 전류(Imirror)보다 작다.

실시 예에 따라 셀 전류(ICell_tot)가 미러 전류(Imirror)보다 작은 경우 출력 단자(nout)의 전압의 로직 레벨이 로우 레벨일 수 있다. 즉, 메모리 셀(CELL)의 상태가 오프 셀인 경우 검출 신호(Dout)가 로우 레벨일 수 있다.

도 5a는 도 1에 도시된 메모리 장치에 포함된 감지 증폭기의 또 다른 실시 예에 따른 회로도이다.

도 5a를 참조하면, 감지 증폭기(80d)는 제어 회로(84a'), 제어 회로(84b'), 부스팅 회로(84c), 부스팅 회로(84d), 및 검출 회로(84e')를 포함한다.

설명의 편의를 위하여 메모리 셀(CELL), 기준 메모리 셀(REF CELL), 비트 라인(BL), 및 기준 비트 라인(BLref)이 함께 도시된다. 메모리 셀(CELL)과 기준 메모리 셀(REF CELL) 각각은 비트 라인(BL)과 기준 비트 라인(BLref) 각각을 통하여 감지 증폭기(80d)와 접속될 수 있다.

제어 회로(84a')에 포함된 프리차지 트랜지스터(PP3)의 게이트는 접지에 연결될 수 있다. 제어 회로(84b')에 포함된 프리차지 트랜지스터(PP4)의 게이트는 접지에 연결될 수 있다.

검출 회로(84e')는 메모리 셀(CELL)의 상태에 연관된 전류와 기준 메모리 셀(REF CELL)의 상태에 연관된 전류를 비교하고, 비교 결과에 따라 메모리 셀(CELL)의 상기 상태를 검출할 수 있다. 검출 회로(84e)는 검출 결과에 따라 검출 신호(Dout)을 출력할 수 있다.

실시 예에 따라 메모리 셀(CELL)의 상기 상태에 연관된 상기 전류는 셀 감지 전류(I2Cell)이고, 기준 메모리 셀(REF CELL)의 상기 상태에 연관된 상기 전류는 기준 감지 전류(I2Ref)일 수 있다.

이를 제외한 도 5a에 도시된 감지 증폭기(80d)의 구조 및 동작은 도 4a에 도시된 감지 증폭기(80c)의 구조 및 동작과 실질적으로 동일하다.

도 5b는 도 5a에 도시된 감지 증폭기에 포함된 검출 회로의 일 실시 예에 따른 회로도이다.

도 5b를 참조하면, 검출 회로(84e')는 셀 감지 전류(I2Cell)와 기준 감지 전류(I2Ref)의 비교 결과에 따라 검출 신호(Dout)을 출력할 수 있다.

미러 회로(CM)의 특성에 따라 미러 전류(Imirror')는 기준 감지 전류(I2Ref)와 동일한 크기로 흐른다.

실시 예에 따라 셀 감지 전류(I2Cell)가 미러 전류(Imirror)보다 작은 경우 출력 단자(nout)의 전압의 로직 레벨이 로우 레벨일 수 있다. 이 경우, 검출 신호(Dout)가 로우 레벨일 수 있다.

실시 예에 따라 셀 감지 전류(I2Cell)가 미러 전류(Imirror)보다 큰 경우 출력 단자(nout)의 전압의 로직 레벨이 하이 레벨일 수 있다. 이 경우, 검출 신호(Dout)가 하이 레벨일 수 있다.

도 6은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 일 실시 예에 따른 블락도이다.

도 6을 참조하면, 메모리 시스템(200)은 데이터 버스(210)에 접속된 메모리 장치(memory device; 100), 프로세서 (processor; 220), 제1인터페이스(interface; 230), 및 제2인터페이스(240)을 포함할 수 있다.

실시 예에 따라, 메모리 시스템(200)은 휴대폰, MP3 플레이어(MPEG Audio Layer-3 player), MP4 플레이어(MPEG Audio Layer-4 player), PDA(Personal Digital Assistants), 또는 PMP(Portable Media Player) 등의 포터블 디바이스 (potable device)를 포함할 수 있다.

다른 실시 예에 따라, 메모리 시스템(200)은 PC(personal computer), 노트형 퍼스컴(notebook-sized personal computer), 또는 랩톱 컴퓨터(laptop computer) 등의 데이터 처리 시스템(data process system)을 포함할 수 있다.

또 다른 실시 예에 따라, 메모리 시스템(200)은 SD 카드(secure digital card) 또는 MMC(multi media card) 등의 메모리 카드(memory card)를 포함할 수 있다.

또 다른 실시 예에 따라 메모리 시스템(200)은 스마트 카드(smart card), 또는 SSD(solid state drive)를 포함할 수 있다.

메모리 장치(100)와 프로세서(220)는 하나의 칩, 예컨대 SoC (system on chip)으로 구현될 수 있으며, 실시 예에 따라 별개의 독립적인 장치들로 구현될 수도 있다.

실시 예에 따라 프로세서(220)는 제1인터페이스(230)를 통하여 입력된 데이터를 처리하여 메모리 장치(100)에 라이트(write)할 수 있다. 실시 예에 따라 프로세서(220)는 메모리 장치(100)에 저장된 데이터를 리드(read)하여 이를 제1인터페이스(230)를 통하여 외부로 출력할 수 있다.

이 경우, 제1인터페이스(230)는 입출력 장치일 수 있다.

제2인터페이스(240)는 무선 통신을 위한 인터페이스일 수 있다. 실시 예에 따라 제2인터페이스(240)는 소프트웨어(software) 또는 펌웨어(firmware)로 구현될 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10 : 메모리 셀 어레이
70 : 컨트롤러
100 : 메모리 장치
200 : 메모리 시스템
220 : 프로세서
230, 240 : 인터페이스

Claims (10)

1. 메모리 셀;
   상기 메모리 셀에 접속된 비트 라인;
   상기 비트 라인을 프리차지하는 프리차지 동작 동안, 상기 비트 라인을 부스팅 전압으로 부스팅 하기 위한 부스팅 회로; 및
   상기 비트 라인과 출력 단자 사이에 접속되고, 상기 비트 라인의 전압에 따라 상기 출력 단자의 로직 레벨을 결정하는 레귤레이션 회로를 포함하고,
   상기 레귤레이션 회로는 레귤레이션 트랜지스터 및 인버터를 포함하되,
   상기 비트 라인과 상기 레귤레이션 트랜지스터의 소스가 연결되고, 상기 출력 단자와 상기 레귤레이션 트랜지스터의 드레인이 연결되고, 상기 비트 라인과 상기 레귤레이션 트랜지스터의 게이트 사이에 상기 인버터가 접속된 집적 회로.
2. 제1항에 있어서, 상기 집적 회로는,
   프리차지 신호에 응답하여 상기 비트 라인을 프리차지하기 위한 프리차지 회로를 더 포함하고,
   상기 프리차지 회로는,
   전원 전압을 공급하는 파워 라인과 소스가 연결되고, 상기 출력 단자와 드레인이 연결된 제1 프리차지 트랜지스터; 및
   상기 파워 라인과 소스가 연결되고, 상기 부스팅 회로와 드레인이 연결된 제2 프리차지 트랜지스터를 포함하는 집적 회로.
3. 삭제
4. 제1항에 있어서, 상기 집적 회로는,
   프리차지 신호에 응답하여 상기 비트 라인을 프리차지하기 위한 프리차지 회로를 더 포함하고,
   상기 프리차지 회로는,
   전원 전압을 공급하는 파워 라인과 소스가 연결되고 상기 출력 단자와 드레인이 연결된 제1 프리차지 트랜지스터; 및
   상기 비트 라인과 드레인이 연결되고 상기 부스팅 회로와 소스가 연결된 제2 프리차지 트랜지스터를 포함하는 집적 회로.
5. 삭제
6. 제1항의 집적 회로; 및
   상기 집적 회로를 제어하는 프로세서를 포함하는 SoC(System on Chip).
7. 메모리 셀에 접속된 제1비트 라인;
   상기 제1비트 라인을 프리차지하는 프리차지 동작 동안, 상기 제1비트 라인의 전압에 따라 상기 제1비트 라인으로 공급되는 제1프리차지 전류를 제어하는 제1제어 회로;
   상기 제1비트 라인을 제1부스팅 전압으로 부스팅하기 위한 제1부스팅 회로; 및
   상기 메모리 셀의 상태를 검출하는 검출 동작 동안, 상기 메모리 셀의 상기 상태에 연관된 제1전류와 기준 메모리 셀의 상태에 연관된 제2전류의 비교 결과에 따라 상기 메모리 셀의 상기 상태를 검출하는 검출 회로를 포함하는 집적 회로.
8. 제7항에 있어서, 상기 집적 회로는,
   상기 기준 메모리 셀에 접속된 제2비트 라인;
   상기 제2비트 라인을 프리차지하는 프리차지 동작 동안, 상기 제2비트 라인의 전압에 따라 상기 제2비트 라인으로 공급되는 제2프리차지 전류를 제어하는 제2제어 회로; 및
   상기 제2비트 라인을 제2부스팅 전압으로 부스팅하기 위한 제2부스팅 회로를 더 포함하는 집적회로.
9. 제8항에 있어서,
   상기 제1전류는 상기 검출 동작 동안 상기 제1제어 회로에 흐르는 전류와 상기 검출 동작 동안 상기 제1부스팅 회로에 흐르는 전류의 합이고,
   상기 제2전류는 상기 검출 동작 동안 상기 제2제어 회로에 흐르는 전류와 상기 검출 동작 동안 상기 제2부스팅 회로에 흐르는 전류의 합인 집적 회로.
10. 제8항에 있어서, 상기 제1제어 회로는,
    전원 전압을 공급하는 파워 라인과 소스가 연결된 프리차지 트랜지스터;
    상기 프리차지 트랜지스터의 드레인과 드레인이 연결되고 상기 제1비트 라인과 소스가 연결된 레귤레이션 트랜지스터; 및
    상기 레귤레이션 트랜지스터의 게이트와 상기 제1비트 라인 사이에 접속된 인버터를 포함하고,
    상기 프리차지 트랜지스터의 게이트는 접지에 접속되며, 상기 제2제어 회로는 상기 제1제어 회로와 동일한 구조를 갖는 집적 회로.

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