JP5250254B2 - 不揮発性半導体メモリ装置 - Google Patents
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Description
ビットスキャン方式とは、入力されたデータのうちでデータ「0」を検索して所定のビット数単位で検索されたデータ「0」を同時にプログラムすることを言う。このビットスキャン方式によると、プログラム速度を高めることができ、プログラム時間を短縮することができるという長所がある。
また、書き込み回路84には「昇圧回路82−ドレイン電圧レギュレーター83」が直列に連結され、「ドレイン電圧レギュレーター83」は、昇圧回路82が発生させた「高電圧Vpp」を、ここで要求されるレベルの「電圧Vpb」に調整して、これを書き込み回路84に出力して供給する。
ここで、NMOSトランジスタNM-2は、そのゲートがPMOSトランジスタPM-1のソースに連結され、ドレインはPMOSトランジスタPM-2を通して高電圧Vppに連結され、ソースは電圧Vpbの出力端子に連結されている。
また、PMOSトランジスタPM-2は、ゲートにはライトイネーブル信号ENが入力され、ドレインは高電圧Vppに連結されている。
また、NMOSトランジスタMN-1は、PMOSトランジスタPM-1のソースに共通に連結されたドレイン及びゲートと、「抵抗R1−抵抗R0」を通じて接地されたソースと、を備える。
図5は、従来のNOR型フラッシュメモリ装置における、「Vpbから供給される電流Ipb」と「書き込みセル数(WDCOUNT:カウント回路の出力信号)と」の関係を示す図であるが、これから明らかなように、ビット数と電流とが比例する関係となっている。
例えば、書き込みビット数が1ビットで、同時に書き込みが行われるセル数が1である場合、書き込み時にメモリセルのドレイン・ソースに流れる電流をIcellとすると、Vpbから供給される電流Ipbは「Ipb=Icell」となる。
この場合には、Vpbを制御しているトランジスタNMOSトランジスタ素子は、抵抗素子として働くため、書き込みビット数が1ビットよりも16ビットの場合の方が、供給電流量が大きいため、出力電圧Vpbも低くなってしまう、という問題がある。
複数のメモリセルと、
前記複数のメモリセルに書き込まれるデータが入力されるライトバッファーと、
前記ライトバッファーに入力されたデータを検索して、前記複数のメモリセルに同時にプログラムされるデータのビット数を決めるカウント回路と、
前記データに応じて前記複数のメモリセルに書き込み電圧を提供する書き込み回路と、
前記書き込み回路に制御用の電圧Vpbを出力する電圧レギュレーターと、を備え、
前記電圧レギュレーターの出力にダミー電流回路を接続して、書き込みのビット数に応じて前記ダミー電流回路のダミー電流量を制御して、前記電圧レギュレーターの電流供給量を一定に制御する制御手段を備える。
前記ダミー電流回路では、前記ビット数に応じた数の入力信号WENが入力される。
請求項2に記載の不揮発性半導体メモリ装置において、
(3)(2)の不揮発性半導体メモリ装置において、
前記ダミー電流回路には、前記カウント回路からの出力WDCOUNTが入力され、前記入力信号WENを制御する。
図1は、本発明の一実施形態にかかる図であり、ドレイン電圧レギュレーター30とダミー定電流源(ダミー電流回路)40を備えたNOR型フラッシュメモリ装置100の構成ブロック図である。また図2は、電流供給量を制御するためのダミー定電流源(ダミー電流回路)を含む制御用回路図の一例を示す図である。
また、書き込み回路50には「昇圧回路20−ドレイン電圧レギュレーター30」が直列に連結され、「書き込み回路50−ドレイン電圧レギュレーター30」の間には「ダミー定電流源(ダミー電流回路)40」が介在配置されている。
図2の回路図では、PMOSトランジスタ「P00,P01,……,Pn、P2」、抵抗R1、NMOSトランジスタ「N00,N01,……,Nn、N2」を備え、ここではとりわけ、ビット数に応じた数の『「PMOSトランジスタP00−NMOSトランジスタN00」、「PMOSトランジスタP01−NMOSトランジスタN01」、…………、「PMOSトランジスタPn−NMOSトランジスタNn」』を、「入力電圧Vpp」と「出力電圧Vpb」との間に介在配置させて並列接続した構成としている。
また、書き込みビット数が1の場合には、並列接続されたダミー電流発生用のNMOSトランジスタのうち、N00のみを「活性化」させ、残りのNMOSトランジスタを「非活性」とする。
ダミー電流発生用の各NMOSトランジスタが供給する電流はIcellとなるため、ドレイン電圧レギュレーターから供給される電流Ipbは常に一定の電流となり、安定した「電圧Vpb」を供給することが可能になる。
また、本発明のダミー電流回路で並列されて用いられる「PMOSトランジスタPn−NMOSトランジスタNn」の数としては、書き込みビット数16と同数の16を用いる例を本実施形態において示しているが、必ずしも16でなくとも本発明の制御手段を実施することは可能であり、制御の精度は順に低下するものの「8、4、2」などの数を用いることもできる。
さらに、本発明については、ビットスキャン方式を用いていない不揮発性半導体メモリ装置においても、適用は可能である。
したがって、本発明の範囲は上述の実施の形態に限って決められてはならず、特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものなどによって決められなければならない。
20 昇圧回路
30 ドレイン電圧レギュレーター
40 ダミー定電流源 (ダミー電流回路)
50 書き込み回路
60 カウント回路
70 ライトバッファー
100 NOR型フラッシュメモリ装置
Vpb 出力電圧
Vpp 昇圧回路から出力される電圧
WEN 入力信号(ライトイネーブル信号)
WDCOUNT カウント回路からの出力
P00,P01,…,Pn,P2 PMOSトランジスタ
N00,N01,…,Nn,N2 NMOSトランジスタ
R1 抵抗
Claims (3)
- 不揮発性半導体メモリ装置において、
複数のメモリセルと、
前記複数のメモリセルに書き込まれるデータが入力されるライトバッファーと、
前記ライトバッファーに入力されたデータを検索して、前記複数のメモリセルに同時にプログラムされるデータのビット数を決めるカウント回路と、
前記データに応じて前記複数のメモリセルに書き込み電圧を提供する書き込み回路と、
前記書き込み回路に制御用の電圧Vpbを出力する電圧レギュレーターと、を備え、
前記電圧レギュレーターの出力にダミー電流回路を接続して、書き込みのビット数に応じて前記ダミー電流回路のダミー電流量を制御して、前記電圧レギュレーターの書き込み回路への電流供給量を前記書き込みのビット数に寄らず一定に制御し、前記制御用の電圧Vpbが一定の電圧となるようにする、ことを特徴する不揮発性半導体メモリ装置。 - 請求項1に記載の不揮発性半導体メモリ装置において、
前記ダミー電流回路では、前記ビット数に応じた数の入力信号WENが入力される、ことを特徴とする不揮発性半導体メモリ装置。 - 請求項1に記載の不揮発性半導体メモリ装置において、
前記ダミー電流回路には、前記カウント回路からの出力WDCOUNTが入力され、前記入力信号WENを制御する、ことを特徴する不揮発性半導体メモリ装置。
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