JP5485816B2 - 不揮発性半導体メモリ - Google Patents

Description

本発明は、電気的にデータを消去及び書込み可能な不揮発性半導体メモリに関する。

１つのメモリセルに２つの電荷蓄積部を有し、各電化蓄積部に２値（“０”、“１”）を記憶することにより、１つのメモリセル当たりにおいて２ビットの記憶容量を有する不揮発性半導体メモリが従来から知られている。このようなメモリセルは、例えば、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）構造を有し、ドレイン側及びソース側に互いに離間して形成された２つの電荷蓄積部を有する。電荷蓄積部に電荷が蓄積された状態を例えばデータ“０”に対応させ、電荷が蓄積されていない状態を例えばデータ“１”に対応させることにより、各電荷蓄積部に１ビット、１メモリ当たり２ビットのデータを記憶させることが可能になる。かかるメモリセルへのデータ書込み、読出し、及び消去は、例えば以下のような方法によって行なわれる。

ドレイン側の電荷蓄積部にデータ“０”を書込む場合には、ドレイン端子及びゲート端子に正電圧を印加し、ソース端子を接地電圧とする。これにより、ドレイン側の電荷蓄積部にホットエレクトロンが注入され、当該ホットエレクトロンが保持されてデータ“０”が書込まれる。

ドレイン側の電荷蓄積部に記憶されたデータの読出しを行う場合には、ソース端子及びゲート端子に正電圧を印加し、ドレイン端子を接地電圧とする。この時、ドレイン側の電荷蓄積部に電荷が蓄積されていない場合（すなわち、当該電荷蓄積部がデータ“１”を記憶している場合）には、比較的に大きな読出し電流が得られる。一方、ドレイン側の電荷蓄積部に電荷が蓄積されている場合（すなわち、当該電荷蓄積部がデータ“０”を記憶している場合）には、蓄積された電荷の影響によって読出し電流はデータ“１”が記憶された状態と比較して小さくなる。このように、電荷蓄積部内の電荷の有無により、読出し電流の大きさに差異が生じるため、読出し電流の大小を判定することによってデータ読出しを行うことが可能になる。

ドレイン側の電荷蓄積部に記憶されたデータの消去を行う場合には、ドレイン端子に正電圧を印加し、ゲート端子に接地電圧又は負電圧を印加し、ソース端子をオープン状態とする。これにより、ドレイン領域近傍で発生したホットホールが電荷蓄積部に注入され、電荷蓄積部に蓄積されている電荷が中和されることによってデータの消去がなされる。

近年における不揮発性半導体メモリは、複数のＭＯＳＦＥＴと、各ＭＯＳＦＥＴのソース及びドレインのそれぞれに接続された複数のビット線と、各ＭＯＳＦＥＴのゲートに接続され且つ当該複数のビット線と直交するように設けられた複数のワード線と、から構成されたメモリアレイを有している。しかしながら、このような不揮発性半導体メモリにおいては複数のＭＯＳＦＥＴが配置されているため、書込み効率が低下する問題があった。また、非選択のビット線に接続されたＭＯＳＦＥＴにもワード線を介して書込み電圧がＭＯＳＦＥＴに印加されるため、当該電圧印加による高電界によって閾値電圧の変動（ワードディスターブ）が生じてしまう問題があった。かかる問題を解決することができる不揮発性半導体メモリの具体例が、例えば特許文献１に開示されている。

更に、近年においては、１つのメモリセル（ＭＯＳＦＥＴ）に２つの電荷蓄積部を有し、各電荷蓄積部に４値のデータ（“００”、“０１”、“１０”、“１１”）を記憶することにより、１つのメモリセル当たり４ビットの記憶容量を有する不揮発性半導体メモリの開発が進められている。ここで、“００”を記憶する場合には注入電荷量が最大であり、“０１”を記憶する場合には注入電荷量が比較的多目であり（２番目に多い）、“１０”を記憶する場合には注入電荷量が比較的少な目であり（３番目に多い）、“１１”を記憶する場合には注入電荷がゼロである。各電荷蓄積部への４値（すなわち、２ビット）のデータ記憶は、各電荷蓄積部に蓄積させる電荷の電荷量を制御し、蓄積電荷量を４値のデータの各々に対応させることにより行う。なお、データの読出し原理は、上述した２ビットメモリセルの場合と同様であり、読出し電流の値を読取ることで４値のデータの判別を行う。

しかしながら、メモリセルを構成するＭＯＳＦＥＴの各々の特性は異なるため、各ＭＯＳＦＥＴにおいて所定の電荷量を蓄積するための所要時間（すなわち、書込み速度）が異なっている。このため、メモリセルを構成する複数のＭＯＳＦＥＴの各々に異なる４値のデータを同時に書込む場合には、電荷の注入と、データの読出しと、当該読出しデータから算出される電荷量と蓄積すべき電荷量の比較と、を繰り返し行い、算出される電荷量が蓄積すべき電荷量以上になったＭＯＳＦＥＴのみについて電荷の注入を停止する必要があった。具体的に、“００”、“０１”、“１０”を記憶する予定のＭＯＳＦＥＴのそれぞれに対して、所定時間だけ電荷を注入し、その後にデータの読出しを行う。ここで、所定時間とは、例えばＭＯＳＦＥＴが有する電荷量が“１０”を記憶する場合の注入電荷量に到達するまでの平均時間とほぼ等しい時間である。かかる電荷注入とデータ読出しを繰り返し行い、“１０”を記憶する予定のＭＯＳＦＥＴあり、且つ、“１０”を記憶する場合の注入電荷量を有するＭＯＳＦＥＴに対しては電荷注入を停止する。上述した電荷の注入及びデータ読出しを繰り返し行い、予定された注入電荷量を有する状態のＭＯＳＦＥＴに対して電荷の注入を停止することにより、全てのＭＯＳＦＥＴが所定の注入電荷量を有し、不揮発性半導体メモリへデータ書込みが完了する。

特開２００８−２７５２２号公報

上述したような電荷の注入及びデータの読出しを繰り返す場合において、電荷の注入を停止するＭＯＳＦＥＴが現れると、電荷の注入の停止前後における不揮発性半導体メモリの負荷が変動し、不揮発性半導体メモリ及び各ＭＯＳＦＥＴに流れる電流量も変動してしまう。また、各ＭＯＳＦＥＴが所定の注入電荷量を有する状態に達するまでの時間は予想することが困難であることや、書込まれるデータも不揮発性半導体メモリの使用状態に応じて異なるため、上述した電流量の変動を予め予測することは困難である。

上述したような電流量の変動が生じてしまうと、電荷が過剰に注入され、記憶される予定のデータに対応した注入電荷量よりも多い電荷量が注入されるＭＯＳＦＥＴが生じてしまう可能性がある。すなわち、上述した不揮発性半導体メモリの負荷が変動にともなって不揮発性半導体メモリに通常よりも過大な電流が流れてしまい、“１０”に対応した電荷量が注入されるはずのＭＯＳＦＥＴに、“０１”又は“００”に対応した電荷量が注入されるという問題が生じてしまう。

本発明は、以上の如き事情に鑑みてなされたものであり、データ書込み時における電流量の変化を抑制し、メモリセルへのデータ書込みを高精度に行うことができる不揮発性半導体メモリを提供する。

上述した課題を解決するために、本発明の不揮発性半導体メモリは、複数のメモリセルと、前記複数のメモリセルに接続されたワード線と、前記ワード線と交差し且つ前記複数のメモリセルの各々に接続されたビット線と、を含み、前記ビット線から少なくとも２つを選択し、選択された前記ビット線に接続された前記メモリセルに対して、電源供給ラインから同時に電流を供給してデータを書込む不揮発性半導体メモリであって、前記複数のメモリセルの各々に蓄積された電荷量を測定する電荷量測定部と、前記ビット線の各々に接続された電流路切替回路と、を有し、前記選択されたビット線に接続された前記電流路切替回路は、前記電荷量測定部による前記電荷量の測定値に応じて、前記メモリセル又は所定端子のいずれかに対して選択的に前記電源供給ラインから電流を供給することを特徴とする。

本発明の不揮発性半導体メモリによれば、同時にデータが書込まれるメモリセルのそれぞれに対して電流路切替回路が接続されているため、すでに書込み終了しているメモリセルに対して接続された電流路切替回路においても、書込み時と同一又はそれ以下の量の電流がバイパス回路を介して接地電位に流れるため、不揮発性半導体メモリの負荷が変動することがなくなり、不揮発性半導体メモリ及び書込み中のメモリセルに流れる電流量も変動することがなくなる。従って、本実施例の不揮発性半導体メモリは、データ書込み時における電流量の変化を抑制し、各メモリセルへのデータ書込みを高精度に行うことができる。

本発明の実施例に係る不揮発性半導体メモリの概略構成図である。 本発明の実施例に係る不揮発性半導体メモリの電流路切替回路の概略構成図である。 本発明の実施例に係る不揮発性半導体メモリの電流路切替回路に駆動信号を供給する制御回路の概略構成図である。 本発明の実施例に係る不揮発性半導体メモリを構成するメモリセルの断面構造図である。 本発明の実施例に係る不揮発性半導体メモリを構成するメモリセルに蓄積された電荷量の変化を表した図である。

以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。

先ず、図１乃至３を参照しつつ本実施例に係る不揮発性半導体メモリの構造について説明する。図１は、本実施例に係る不揮発性半導体メモリの概略構成図である。図２は、本実施例に係る不揮発性半導体メモリの電流路切替回路の概略構成図である。図３は、本実施例に係る不揮発性半導体メモリの制御回路の概略構成図である。

図１に示されているように、不揮発性半導体メモリ１０は、外部電源端子Ｔ_０と、外部電源端子Ｔ_０に共通の電源供給ラインＶＬを介してそれぞれが接続された複数の電流路切替回路１１−１、１１−２、・・・、１１−Ｐと、電流路切替回路１１−１、１１−２、・・・、１１−Ｐのそれぞれに接続された第１スイッチ素子群１２と、第１スイッチ素子群１２に駆動信号を供給する第１カラムデコーダ１３と、第１スイッチ素子群１２に接続されたメモリアレイ２０と、メモリアレイ２０に駆動信号を供給するロウデコーダ１４と、メモリアレイ２０に接続された第２スイッチ素子群１５及び第３スイッチ素子群１６と、第２スイッチ素子群１５に駆動信号を供給する第２カラムデコーダ１７と、第３スイッチ素子群１６に駆動信号を供給する第３カラムデコーダ１８と、第３スイッチ素子群１６に接続された複数のセンスアンプ１９−１、１９−２、・・・、１９−Ｐと、センスアンプ１９−１、１９−２、・・・、１９−Ｐのそれぞれに接続された制御回路４０と、から構成されている。

メモリアレイ２０には、Ｐ本の第１副ビット線ＢＬ_１−１、ＢＬ_２−１、・・・、ＢＬ_Ｐ−１と、Ｐ本の第２副ビット線ＢＬ_１−２、ＢＬ_２−２、・・・、ＢＬ_Ｐ−２と、
第１副ビット線ＢＬ_１−１、ＢＬ_２−１、・・・、ＢＬ_Ｐ−１及び第２副ビット線ＢＬ_１−２、ＢＬ_２−２、・・・、ＢＬ_Ｐ−２と直交するように配置されたＱ本のワード線ＷＬ−１、・・・ＷＬ−Ｑが設けられている。

ここで、第１副ビット線ＢＬ_１−１、ＢＬ_２−１、・・・、ＢＬ_Ｐ−１及び第２副ビット線ＢＬ_１−２、ＢＬ_２−２、・・・、ＢＬ_Ｐ−２が列方向、ワード線ＷＬ−１、・・・ＷＬ−Ｑが行方向に設けられていると定義する。以下、いずれかの第１副ビット線ＢＬ_１−１、ＢＬ_２−１、・・・、ＢＬ_Ｐ−１を指定しない場合には単に第１副ビット線ＢＬ、いずれかの第２副ビット線ＢＬ_１−２、ＢＬ_２−２、・・・、ＢＬ_Ｐ−２を指定しない場合には単に第２ビット線ＢＬ、いずれかのワード線ＷＬ−１、・・・ＷＬ−Ｑを指定しない場合には単にワード線ＷＬとも称する。

また、第１副ビット線ＢＬ及び第２副ビット線ＢＬにより、１対の主ビット線ＢＬが形成されている。より具体的には、第１副ビット線ＢＬ_１−１と第２副ビット線ＢＬ_１−２によって主ビット線ＢＬ−１、第１副ビット線ＢＬ_２−１と第２副ビット線ＢＬ_２−２によって主ビット線ＢＬ−２、第１副ビット線ＢＬ_Ｐ−１と第２副ビット線ＢＬ_Ｐ−２によって主ビット線ＢＬ−Ｐが形成されている。すなわち、メモリアレイ２０には、Ｐ対のビット線が設けられている。そして、主ビット線ＢＬ−１、・・・、ＢＬ−Ｐのそれぞれは、電流切替回路１１−１、・・・、１１−Ｐと、センスアンプ１９−１、・・・、１９−Ｐとを接続している。具体的には、主ビット線ＢＬ−１が電流切替回路１１−１とセンスアンプ１９−１とを接続し、主ビット線ＢＬ−２が電流切替回路１１−２とセンスアンプ１９−２とを接続し、主ビット線ＢＬ−Ｐが電流切替回路１１−Ｐとセンスアンプ１９−Ｐとを接続している。以下、いずれかの主ビット線ＢＬ−１、・・・、ＢＬ−Ｐを選択しない場合には、単に主ビット線ＢＬとも称する。

第１副ビット線ＢＬと、第２副ビット線ＢＬと、ワード線ＷＬとの各交差部には、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）構造を有する（Ｐ×Ｑ）個のメモリセル３０（１−１）、・・・、３０（１−Ｐ）、３０（２−１）、・・・、３０（２−Ｐ）、３０（Ｑ−１）、・・・、３０（Ｑ−Ｐ）が配置されている。以下、いずれかのメモリセルを指定しない場合においては、単にメモリセル３０とも称する。例えば、メモリアレイ２０は、１６本（Ｐ＝８）の第１副ビット線ＢＬ、１６本（Ｐ＝８）の第２副ビット線ＢＬ、８本（Ｑ＝８）のワード線ＷＬ、１２８個（Ｐ×Ｑ＝１２８）のメモリセル３０から構成されている。各数量は、不揮発性半導体メモリ１０のメモリ容量、同時にデータを書込むメモリセル３０の数量によって適宜調整される。

各メモリセル３０のゲートはワード線ＷＬ−１、・・・ＷＬ−Ｑに、各メモリセル３０のソース及びドレインはそれぞれ第１副ビット線ＢＬ及び第２副ビット線ＢＬに接続されている。図１において、各メモリセル３０の左側をドレインとし、右側をソースとすると、メモリセル３０（１−１）のゲートはワード線ＷＬ−１に接続され、ドレインは第１副ビット線ＢＬ_１−１に接続され、ソースは第２副ビット線ＢＬ_１−２に接続されている。なお、上述した主ビット線ＢＬを構成する第１及び第２副ビット線ＢＬ間に書き込み電圧が供給されることにより、各メモリセル３０のドレイン−ソース間に当該書込み電圧が供給される。また、各メモリセル３０は、ドレイン側及びソース側のそれぞれに電荷蓄積部を有している。

ロウデコーダ１４は、制御回路４０から供給される制御信号に基づいてワード線ＷＬ−１、・・・ＷＬ−Ｑのいずれかを選択し、選択した１つのワード線にゲート信号を供給する。本実施例の不揮発性半導体メモリ１０による書込み処理においては、各メモリセル３０のゲート端子には、記憶データの値にかかわらず共通のゲート信号が供給される。

第１スイッチ素子群１２は、ｎ型のＭＯＳＦＥＴ構造を有するＰ個のドレインセレクタ１２ａ−１、１２ａ−２、・・・、１２ａ−Ｐと、Ｐ個のソースセレクタ１２ｂ−１、１２ｂ−２、・・・、１２ｂ−Ｐとから構成されている。以下、いずれかのドレインセレクタ１２ａ−１、・・・、１２ａ−Ｐを指定しない場合には単にドレインセレクタ１２ａとも称し、いずれかのソースセレクタ１２ｂ−１、・・・、１２ｂ−Ｐを指定しない場合には単にソースセレクタ１２ｂとも称する。ドレインセレクタ１２ａ及びソースセレクタ１２ｂのそれぞれは、第１及び第２副ビット線ＢＬを介してメモリセル３０のドレイン及びソースに接続されている。より具体的には、ドレインセレクタ１２ａ−１のドレインは第１副ビット線ＢＬ_１−１を介してメモリセル３０（１−１）、３０（２−１）、・・・、３０（Ｑ−１）のそれぞれのドレインに接続され、ソースセレクタ１２ｂ−１のドレインは第２副ビット線ＢＬ_１−２を介してメモリセル３０（１−１）、３０（２−１）、・・・、３０（Ｑ−１）のそれぞれのソースに接続されている。また、ドレインセレクタ１２ａ及びソースセレクタ１２ｂのそれぞれは、接続点Ｔ_１−１、Ｔ_１−２、・・・、Ｔ_１−Ｐ及び主ビット線ＢＬ−１、・・・ＢＬ−Ｐを介して電流路切替回路１１−１、１１−２、・・・１１−Ｐに接続されている。より具体的には、ドレインセレクタ１２ａ−１のソース及びソースセレクタ１２ｂ−１のソースは、接続点Ｔ_１−１及び主ビット線ＢＬ−１介して電流路切替回路１１−１に接続されている。更に、ドレインセレクタ１２ａ−１、・・・、１２ａ−Ｐは共通のゲート信号供給ラインＧＬ１によって第１カラムデコーダ１３に接続され、ソースセレクタ１２ｂ−１、・・・、１２ｂ−Ｐも共通のゲート信号供給ラインＧＬ２によって第１カラムデコーダ１３に接続されている。

第１カラムデコーダ１３は、制御回路４０から供給される制御信号に基づいてゲート信号供給ラインＧＬ１又はゲート信号供給ラインＧＬ２のいずれかを選択し、選択した１つのゲート信号供給ラインにゲート信号を供給する。選択した１つのゲート信号供給ラインにゲート信号が供給されることにより、外部電源端子Ｔ_０から電流路切替回路１１−１、・・・、１１−Ｐを介して流れる電流が、第１副ビット線ＢＬ又は第２副ビット線ＢＬを経由してメモリセル３０のドレイン又はソースのいずれかに流れ込む。より具体的には、ゲート信号供給ラインＧＬ１が選択されると、ドレインセレクタ１２ａ−１、・・・、１２ａ−Ｐがオン状態に移行し、第１副ビット線ＢＬ_１−１、ＢＬ_２−１、・・・、ＢＬ_Ｐ−１を介してメモリセル３０のドレインに当該電流が流れ込む（すなわち、所定の電圧が印加される）。

本実施例の不揮発性半導体メモリ１０は、上述したような第１スイッチ素子群１２及びメモリアレイ２０を有しているため、１本のワード線ＷＬに接続されたＰ個のメモリセル３０のそれぞれ対して同時に異なるデータを記憶させることが可能になる。

第２スイッチ素子群１５は、ｎ型のＭＯＳＦＥＴ構造を有するＰ個のドレインセレクタ１５ａ−１、・・・、１５ａ−Ｐと、Ｐ個のソースセレクタ１５ｂ−１、・・・、１５ｂ−Ｐとから構成される。以下、いずれかのドレインセレクタ１５ａ−１、・・・、１５ａ−Ｐを指定しない場合には単にドレインセレクタ１５ａとも称し、いずれかのソースセレクタ１５ｂ−１、・・・、１５ｂ−Ｐを指定しない場合には単にソースセレクタ１５ｂとも称する。ドレインセレクタ１５ａ及びソースセレクタ１５ｂのそれぞれは、第１及び第２副ビット線ＢＬを介してメモリセル３０のドレイン及びソースに接続されている。より具体的には、ドレインセレクタ１５ａ−１のソースは第１副ビット線ＢＬ_１−１を介してメモリセル３０（１−１）、３０（２−１）、・・・、３０（Ｑ−１）のそれぞれのドレインに接続され、ソースセレクタ１５ｂ−１のソースは第２副ビット線ＢＬ_１−２を介してメモリセル３０（１−１）、３０（２−１）、・・・、３０（Ｑ−１）のそれぞれのソースに接続されている。また、ドレインセレクタ１５ａ及びソースセレクタ１５ｂのそれぞれは、接地電位に接続されている。より具体的には、ドレインセレクタ１５ａ及びソースセレクタ１５ｂのそれぞれのソースは、共通のグランドラインＬ_ＧＮＤを介して接地電位に接続されている。更に、ドレインセレクタ１５ａ−１、・・・、１５ａ−Ｐは共通のゲート信号供給ラインＧＬ３によって第２カラムデコーダ１７に接続され、ソースセレクタ１５ｂ−１、・・・、１５ｂ−Ｐも共通のゲート信号供給ラインＧＬ４によって第２カラムデコーダ１７に接続されている。

第３スイッチ素子群１６は、ｎ型のＭＯＳＦＥＴ構造を有するＰ個のドレインセレクタ１６ａ−１、・・・、１６ａ−Ｐと、Ｐ個のソースセレクタ１６ｂ−１、・・・、１６ｂ−Ｐとから構成される。以下、いずれかのドレインセレクタ１６ａ−１、・・・、１６ａ−Ｐを指定しない場合には単にドレインセレクタ１６ａとも称し、いずれかのソースセレクタ１６ｂ−１、・・・、１６ｂ−Ｐを指定しない場合には単にソースセレクタ１６ｂとも称する。ドレインセレクタ１６ａ及びソースセレクタ１６ｂのそれぞれは、第１及び第２副ビット線ＢＬを介してメモリセル３０のドレイン及びソースに接続されている。より具体的には、ドレインセレクタ１６ａ−１のソースは第１副ビット線ＢＬ_１−１を介してメモリセル３０（１−１）、３０（２−１）、・・・、３０（Ｑ−１）のそれぞれのドレインに接続され、ソースセレクタ１６ｂ−１のソースは第２副ビット線ＢＬ_１−２を介してメモリセル３０（１−１）、３０（２−１）、・・・、３０（Ｑ−１）のそれぞれのソースに接続されている。また、ドレインセレクタ１６ａ及びソースセレクタ１６ｂのそれぞれは、主ビット線ＢＬ−１、・・・、ＢＬ−Ｐを介してセンスアンプ１９−１、１９−２、・・・、１９−Ｐに接続されている。以下、いずれかのセンスアンプ１９−１、１９−２、・・・、１９−Ｐを指定しない場合は、単にセンスアンプ１９とも称する。より具体的には、ドレインセレクタ１６ａ−１及びソースセレクタ１６ｂ−１が主ビット線ＢＬ−１を介してセンスアンプ１９−１に接続され、ドレインセレクタ１６ａ−２及びソースセレクタ１６ｂ−２が主ビット線ＢＬ−２を介してセンスアンプ１９−２に接続され、ドレインセレクタ１６ａ−Ｐ及びソースセレクタ１６ｂ−Ｐが主ビット線ＢＬ−Ｐを介してセンスアンプ１９−Ｐに接続されている。すなわち、１対の副ビット線（すなわち、１本の主ビット線ＢＬ）に対して１つのセンスアンプが接続されている。更に、ドレインセレクタ１６ａ−１、・・・、１６ａ−Ｐは共通のゲート信号供給ラインＧＬ５によって第３カラムデコーダ１８に接続され、ソースセレクタ１６ｂ−１、・・・、１６ｂ−Ｐも共通のゲート信号供給ラインＧＬ６によって第３カラムデコーダ１８に接続されている。

第２カラムデコーダ１７は、制御回路４０から供給される制御信号に基づいてゲート信号供給ラインＧＬ３又はゲート信号供給ラインＧＬ４のいずれかを選択し、選択した１つのゲート信号供給ラインにゲート信号を供給する。同様に、第３カラムデコーダ１８も、制御回路４０から供給される制御信号に基づいてゲート信号供給ラインＧＬ５又はゲート信号供給ラインＧＬ６のいずれかを選択し、選択した１つのゲート信号供給ラインにゲート信号を供給する。ここで、制御回路４０は、第２スイッチ素子群１５のドレインセレクタ１５ａと、第３スイッチ素子群１６のソースセレクタ１６ｂと、を同時にオン状態に移行させる、又は第２スイッチ素子群１５のソースセレクタ１５ｂと、第３スイッチ素子群１６のドレインセレクタ１６ａと、を同時にオン状態に移行させるように第２カラムデコーダ１７及び第３カラムデコーダ１８に当該制御信号を供給する。すなわち、ドレインセレクタ１５ａ、１６ａが同時にオン状態に移行し、又はソースセレクタ１５ｂ、１６ｂが同時にオン状態に移行することはない。例えば、ドレインセレクタ１５ａ及びソースセレクタ１６ｂがオン状態に移行した場合には、メモリセル３０のソース側（右側）に蓄積された電荷に応じて、センスアンプ１９に電流が流れ、ソースセレクタ１５ｂ及びドレインセレクタ１６ａがオン状態に移行した場合には、メモリセル３０のドレイン側（左側）に蓄積された電荷に応じて、センスアンプ１９に電流が流れる。なお、上述したような第２カラムデコーダ１７及び第３カラムデコーダ１８が第２スイッチ素子群１５及び第３スイッチ素子群１６にゲート信号を供給することによって、メモリセル３０に記憶されたデータが読み出される。

センスアンプ１９のそれぞれは、ドレインセレクタ１６ａ及びソースセレクタ１６ｂのドレインに接続されている。また、センスアンプ１９のそれぞれは、制御回路４０にも接続されている。第２カラムデコーダ１７及び第３カラムデコーダ１８がゲート信号を供給することによって、メモリセル３０に蓄積された電荷量に応じた電流がセンスアンプ１９に供給されると、センスアンプ１９は当該供給された電流の量に応じてメモリセル３０に蓄積された電荷量を測定する。そして、センスアンプ１９の各々は、電荷量の測定結果（測定値）を示すデータ信号を制御回路４０に供給する。すなわち、センスアンプ１９は、電荷量測定部として機能する。

制御回路４０は、第１カラムデコーダ１３、ロウデコーダ１４、第２カラムデコーダ１７、第３カラムデコーダ１８及びセンスアンプ１９に接続されている。制御回路４０は、第１カラムデコーダ１３、ロウデコーダ１４、第２カラムデコーダ１７及び第３カラムデコーダ１８に制御信号を供給し、各装置を制御する。具体的には、制御回路４０は、不揮発性半導体メモリ１０に記憶すべきデータが外部より入力されると、データの書き込みプログラムを実行する。この時、制御回路４０はデータを書込むメモリセル３０及びデータを書込む電荷蓄積部を選択し、当該選択結果に応じた制御信号を第１カラムデコーダ１３、ロウデコーダ１４及び第２カラムデコーダ１７に供給する。また、データの読出しを行う場合に、制御回路４０は、データを読み出すメモリセル３０及びデータを読み出す電荷蓄積部を選択し、当該選択結果に応じた制御信号をロウデコーダ１４、第２カラムデコーダ１７及び第３カラムデコーダ１８に供給する。

電流路切替回路１１−１、１１−２・・・１１−Ｐのそれぞれの構成は同一であるため、図２を参照しつつ電流路切替回路１１−１について詳細に説明する。電流路切替回路１１−１は、ｐ型のＭＯＳＦＥＴ構造を有するスイッチ素子Ｍ１と、ｎ型のＭＯＳＦＥＴ構造を有するスイッチ素子Ｍ２及び電流量調整素子Ｍ３からなるバイパス回路２１と、から構成されている。スイッチ素子Ｍ１は、電源供給ラインＶＬと接続点Ｔ_１−１との間に設けられ、電源供給ラインＶＬからメモリセル３０への電流供給を開始又は停止する機能を有する。より具体的には、スイッチ素子Ｍ１のドレインが電源供給ラインＶＬと、ソースが接続点Ｔ_１−１と接続されている。スイッチ素子Ｍ２は、電源供給ラインＶＬと電流量調整素子Ｍ３との間に設けられ、電源供給ラインＶＬから電流量調整素子Ｍ３への電流供給を開始又は停止する機能がある。より具体的には、スイッチ素子Ｍ２のソースが電源供給ラインＶＬと、ドレインが電流量調整素子Ｍ３のソースと接続されている。電流量調整素子Ｍ３は接地電位に接続され、接地電位に流れる電流を調整する機能がある。より具体的には、電流量調整素子Ｍ３のドレインが接地電位に接続されている。

スイッチ素子Ｍ１及びＭ２のそれぞれは、信号入力端子Ｔ_２に接続されている。また、信号入力端子Ｔ_２には、制御回路４０が接続されている。このような構成により、制御回路４０から信号入力端子Ｔ_２を経て供給されるゲート信号に応じて、スイッチ素子Ｍ１又はスイッチ素子Ｍ２のいずれか一方がオン状態になり、他方がオフ状態になる。電流量調整素子Ｍ３のゲートは信号供給端子Ｔ_３に接続されている。また、信号入力端子Ｔ_３には、制御回路４０が接続されている。このような構成により、制御回路４０から信号入力端子Ｔ_３を経て供給されるゲート信号に応じて、電流量調整素子Ｍ３がオン状態又はオフ状態になる。また、電流量調整素子Ｍ３は、供給されるゲート電圧に応じてバイパス回路２１に流れる電流量を調整することができる。

ここで、電流量調整素子Ｍ３に供給するゲート電圧を調整することにより、バイパス回路２１に流れる電流量をメモリセル３０にデータを書込む際に流れる電流量と等しくすることが望ましい。このようにすることにより、実際にデータを書込んでいない場合においても、書込みの際と同じ電流を消費することができる。しかしながら、メモリセル３０のそれぞれの電気的特性は異なるため、バイパス回路２１に流れる電流量をメモリセル３０にデータを書込む際に流れる電流量と等しくすることは容易に行えない。従って、バイパス回路２１に流れる電流量をメモリセル３０にデータを書込む際に流れる平均的な電流量から算出される最大電流量よりも小さくすることが好ましい。バイパス回路２１に流れる電流量を当該最大電流量よりも大きくすると、不揮発性半導体メモリ１０全体の消費電流量が不必要に増加してしまうからである。上述した観点から、電流量調整素子Ｍ３のゲートに供給されるゲート電圧は、例えば約１Ｖ〜２Ｖである。

電流路切替回路１１−１は、上述したような構成を有しているため、外部電源端子Ｔ_０からメモリセル３０に向けて電流を流し、又は外部電源端子Ｔ_０から接地電位に向けて電流を流すことができる。

上述したように、電流路切替回路１１−１、１１−２・・・１１−Ｐのそれぞれの構成は同一であるが、制御回路４０から信号入力端子Ｔ_２及び信号供給端子Ｔ_３に供給されるゲート信号は、電流路切替回路１１−１、１１−２・・・１１−Ｐごとに異なる。

なお、電流量調整素子Ｍ３は接地電位以外の他の所定端子等に接続されもよく、かかる場合には、外部電源端子Ｔ_０から所定端子に向けて電流が流れる。

次に、図３を参照しつつ電流路切替回路１１−１の信号供給端子Ｔ_２、Ｔ_３のそれぞれに供給されるゲート信号について説明する。

上述したように、電流路切替回路１１−１の信号供給端子Ｔ_２、Ｔ_３のそれぞれは、制御回路４０に接続されている。制御回路４０は、レジスタ群４１、演算回路４２、プログラム回路４３、及びＡＮＤゲート回路４４、４５を有している。

レジスタ群４１は複数のレジスタから構成され、各レジスタにはメモリセル３０のそれぞれに記憶されるデータが記憶されている。例えば、レジスタ群４１はメモリセル３０と同一の数量のレジスタから構成される。レジスタ群４１は、各メモリセル３０の識別データ（メモリセルの識別番号）のそれぞれを各メモリセル３０に記憶されるべきデータとともに演算回路４２に供給する。具体的には、メモリセル３０（１−１）、３０（２−１）、・・・、３０（Ｑ−１）のいずれかの識別データ及び当該記憶されるべきデータを供給する。例えば、ワード線ＷＬ−１が選択されてデータの読み出しがなされた場合は、メモリセル３０（１−１）の識別データ及びメモリセル３０（１−１）に記憶されるべきデータが演算回路４２に供給される。

演算回路４２にはレジスタ群４１及びセンスアンプ１９−１が接続されている。そして、演算回路４２には、レジスタ群４１から記憶されるデータが供給され、センスアンプ１９−１から読出されたデータが供給される。また、演算回路４２は、センスアンプ１９−１と、レジスタ群４１から供給されるデータとを比較し、センスアンプ１９−１から供給されるデータとレジスタ群４１から供給されるデータとが一致するか否かを判定する。例えば、ワード線ＷＬ−１が選択されてデータの読み出しがなされた場合は、レジスタに記憶されたメモリセル３０（１−１）に記憶させるべきデータと、実際にメモリセル３０（１−１）に記憶されているデータとが比較される。演算回路４２は、ＡＮＤゲート回路４４の入力端子に、当該判定結果の信号を供給する。例えば、一致する場合は“０”、一致しない場合は“１”を供給する。

プログラム回路４３は、ＡＮＤゲート回路４４の入力端子に接続され、現時点において書込みプログラムが起動しているか否かの信号をＡＮＤゲート回路４４に供給する。例えば、現時点において書込みプログラムが起動している場合は“１”、起動していない場合は“０”を供給する。また、プログラム回路４３は電流路切替回路１１−１の信号供給端子Ｔ_３に接続され、プログラムが起動している場合には、約１Ｖ〜２Ｖのゲート信号を供給する。これにともない、電流量調整素子Ｍ３がオン状態に移行する。

ＡＮＤゲート回路４４の入力端子には、演算回路４２及びプログラム回路４３が接続されている。ＡＮＤゲート回路４４は、センスアンプ１９−１から供給されるデータとレジスタ群４１から供給されるデータが一致していないと判断した信号（すなわち、“１”）を演算回路４２から受信し、且つ、プログラムが起動している旨の信号（すなわち、“１”）をプログラム回路４３から受信した場合に、ＡＮＤゲート回路４５に対して、レジスタ群４１からＡＮＤゲート回路４５に供給される信号を有効にする信号を供給する。例えば、レジスタ群４１からＡＮＤゲート回路４５に供給される信号を有効にする信号を“１”、レジスタ群４１からＡＮＤゲート回路４５に供給される信号を無効とする信号を“０”とする。

ＡＮＤゲート回路４５の入力端子には、レジスタ群４１及びＡＮＤゲート回路４４の出力端子が接続されている。ＡＮＤゲート回路４５は、レジスタ群４１からＡＮＤゲート回路４５に供給される信号を有効にする信号（すなわち、“１”）が、ＡＮＤゲート回路４４から供給される場合にのみ、レジスタ群４１に記憶されたデータ信号を電流路切替回路１１−１の信号供給端子Ｔ_２に供給する。

制御回路４０は、電流路切替回路１１−１、１１−２、・・・、１１−Ｐのそれぞれに対応するようにＡＮＤゲート回路４４及びＡＮＤゲート回路４５を複数有している。従って、制御回路４０は、上述したような電流路切替回路１１−１の信号供給端子Ｔ_２、Ｔ_３のそれぞれにゲート信号の供給し、それと同時に、他の電流路切替回路１１−２、・・・、１１−Ｐの信号供給端子Ｔ_２、Ｔ_３に対してもゲート信号の供給を行うことができる。また、制御回路４０は、電流路切替回路１１−１、・・・、１１−Ｐのそれぞれに個別のゲート信号を供給し、電流路切替回路ごとにメモリセル３０又は接地電位のいずれかに電流が流れるように調整することができる。

上述したような電流路切替回路１１−１、・・・、１１−Ｐの構成及び電流路切替回路１１−１、・・・、１１−Ｐに供給されるゲート信号によって、スイッチ素子Ｍ１がオン状態であり且つスイッチ素子Ｍ２がオフ状態の電流路切替回路からはメモリセル３０に向けた電流が供給されるため、メモリセル３０に電荷が蓄積される。一方、スイッチ素子Ｍ１がオフ状態であり且つスイッチ素子Ｍ２がオン状態の電流路切替回路からはメモリセル３０に向けた電流が供給されず、メモリセル３０に電荷が蓄積されることもなく、バイパス回路２１を介して接地電位に一定量の電流が流れる。上述したように、一定量の電流とは、メモリセル３０にデータを書込みする際にメモリセル３０に向けて流れる電流と同一又はそれ以下の量の電流である。

本実施例においては、同時にデータが書込まれるメモリセル３０のそれぞれに対して電流路切替回路１１−１、・・・、１１−Ｐが接続されているため、すでに書込み終了している（所定の電荷量を有している）メモリセル３０に対して接続された電流路切替回路においても、書込み時と同一又はそれ以下の量の電流がバイパス回路を介して接地電位に流れるため、不揮発性半導体メモリ１０の負荷が変動することがなくなり、不揮発性半導体メモリ１０及び書込み中のメモリセル３０に流れる電流量も変動することがなくなる。従って、本実施例の不揮発性半導体メモリ１０は、データ書込み時における電流量の変化を抑制し、各メモリセル３０へのデータ書込みを高精度に行うことができる。

次に、図４を参照しつつ不揮発性半導体メモリ１０を構成するメモリセル３０の構造、及びメモリセル３０へのデータの書込み、読出し、消去の原理について説明する。図４はメモリセル３０の断面構造図である。

図４に示されているように、メモリセル３０は、ｐ型のシリコン基板５１の上面にＳｉＯ_２からなるゲート酸化膜５２を介してポリシリコンからなるゲート電極５３が形成された構造を有している。シリコン基板５１の表面上のゲート電極５３を挟む位置に、ｎ型不純物を高濃度に含有するソース領域５４及びドレイン領域５５が形成されている。ゲート電極５３直下のシリコン基板５１の表面領域は、ｎ型のＭＯＳＦＥＴの動作時において電流路が形成されるチャンネル領域６０である。チャンネル領域６０とソース領域５４との間、及びチャンネル領域６０とドレイン領域５５との間にはソース領域５４及びドレイン領域５５に隣接して比較的不純物濃度の低いｎ型のエクステンション領域５６、５７が形成される。このエクステンション領域５６、５７は、後述の第１及び第２電荷蓄積部に効率よく電荷を注入するために設けられるものである。

ソース側のエクステンション領域５６の上部には第１電荷蓄積部５８が設けられ、ドレイン側のエクステンション領域５７の上部には第２電荷蓄積部５９が設けられている。第１及び第２電荷蓄積部５８、５９は、シリコン酸化膜６１、シリコン窒化膜６２、シリコン酸化膜６３からなるＯＮＯ積層絶縁膜により構成される。第１及び第２電荷蓄積部５８、５９はそれぞれエクステンション領域５６、５７からゲート電極５３の側壁に亘って延在している。これにより、電荷の蓄積及び保持を確実に行うことができる。また、第１及び第２電荷蓄積部５８、５９は、互いに離間して形成されているので、各電荷蓄積部に対して別個独立に電荷を蓄積保持できるようになっている。

次に、かかる構造のメモリセル３０へのデータの書込み、読出し、消去の原理について説明する。なお、以下の説明においては、ドレイン側の第２電荷蓄積部５９に対してデータの書込み、読出し、消去を行う場合を例に説明する。

先ず、第２電荷蓄積部５９にデータを書き込む場合、ゲート電極５３に正電圧（例えば、＋５Ｖ）を印加し、ドレイン領域５５に書込み電圧である正電圧（例えば、＋５Ｖ）を印加し、ソース領域５４及びシリコン基板５１を接地電位（０Ｖ）にする。これにより、ドレイン側のエクステンション領域５７に電界が集中し、エクステンション領域５７内部で衝突電離によるホットエレクトロンが発生する。ホットエレクトロンの一部は、エクステンション領域５７と第２電荷蓄積部５９を構成するシリコン酸化膜６１との間に生じているエネルギー障壁を越えてシリコン窒化膜６２に注入され、保持される。第２電荷蓄積部５９に注入する電荷量を記憶データに対応させることにより、第２電荷蓄積部５９に４値（“００”、“０１”、“１０”、“１１”）のデータを書き込むことができる。ここで、データ“００”を記憶させる場合に注入する注入電荷量（Ｃ_００）を最大とし、データ“０１”を記憶させる場合に注入する注入電荷量（Ｃ_０１）をＣ_０１＜Ｃ_００とし、データ“１０”を記憶させる場合に注入する注入電荷量（Ｃ_１０）をＣ_１０＜Ｃ_０１とし、データ“１１”を記憶させる場合に注入する注入電荷量（Ｃ_１１）をＣ_１１＝０とする。例えば、データ“１１”からデータ“１０”にデータを書き換えるために必要な注入電荷量（Ｃ_１０−Ｃ_１１）と、データ“１０”からデータ“０１”にデータを書き換えるために必要な注入電荷量（Ｃ_０１−Ｃ_１０）と、データ“０１”からデータ“００”にデータを書き換えるために必要な注入電荷量（Ｃ_００−Ｃ_０１）と、を等しくすることができる。すなわち、Ｃ_００＝３Ｃ_１０、Ｃ_１０＝２Ｃ_１０が成立するように注入電荷量を設定することができる。

次に、第２電荷蓄積部５９に記憶されたデータを読み出す場合には、ゲート電極５３に正電圧（例えば、＋２Ｖ）を印加し、ソース領域５４に読出し電圧である正電圧（例えば、＋１．８Ｖ）を印加し、ドレイン領域５５及びシリコン基板５１を接地電位（０Ｖ）にする。これにより、ソース領域５４からドレイン領域５５に向けて読み出し電流が流れる。読出し電流の大きさは第２電荷蓄積部５９に保持されている電荷量に応じて変化する。すなわち、第２電荷蓄積部５９に保持されている電荷量が多いほど読み出し電流は低くなる。従って、この読み出し電流の大きさを測定することにより、第２電荷蓄積部５９に記憶されたデータ（すなわち、電荷の蓄積量）の判別が可能となる。

次に、第２電荷蓄積部５９に記憶されたデータを消去する場合にはドレイン領域５５に正電圧（例えば、＋５Ｖ）を印加し、ゲート電極５３に０Ｖ又は負電圧（例えば、−５Ｖ）を印加し、ソース領域５４及びシリコン基板５１を接地電位（０Ｖ）にする。これにより、ドレイン領域５５の周辺で発生したホットホールが第２電荷蓄積部５９に注入される。その結果、第２電荷蓄積部５９に保持された電荷（電子）が中和され、データの消去を行うことができる。

なお、ソース側の第１電荷蓄積部５８に対してデータの書き込み、読み出し、消去を行う場合にはソース側に印加すべき電圧とドレイン側に印加すべき電圧を入れ替えことによりこれを行うことができる。

次に、本実施例の不揮発性半導体メモリ１０の動作を図１乃至図３及び図５を参照しつつ説明する。図５は、各メモリセル３０に蓄積された電荷量の変化を表した図である。なお、以下の動作説明においては、ワード線ＷＬ−１を選択し、メモリセル３０（１−１）、３０（１−２）にデータ“００”を記憶させ、メモリセル３０（１−３）、３０（１−４）にデータ“０１”を記憶させ、メモリセル３０（１−５）、３０（１−６）にデータ“１０”を記憶させ、メモリセル３０（１−７）、・・・、３０（１−Ｐ）にデータ“１１”を記憶させる場合が想定されている。すなわち、メモリセル３０（１−７）、・・・、３０（１−Ｐ）には、電荷が注入されることはない。また、以下の動作説明においては、電荷が注入される（すなわち、データが書込まれる）電荷蓄積部は、各メモリセル３０のドレイン側（図２においてメモリセルの左側）に位置している。

本実施例においては、各メモリセル３０に複数回にわたって電荷を注入することで、各メモリセル３０の電荷量を記憶させるべきデータに応じた電荷量に調整する。また、各回の電荷の注入が終了すると、一旦、データを読出し、各メモリセル３０に蓄積された電荷量が、所定の量に到達しているかを判定する。具体的は、以下のように書込みがなされる。

先ず、書込みプログラムが起動することによって、電流路切替回路１１−１、・・・、１１−Ｐのそれぞれの信号供給端子Ｔ_３に、電流量調整素子Ｍ３をオン状態に移行するためのゲート信号が供給される。これと同時に、電荷が注入されるメモリセル３０（１−１）、・・・３０（１−６）に対応するように接続された電流路切替回路１１−１、・・・、１１−６の端子Ｔ１には、スイッチ素子Ｍ１をオン状態に移行させ、スイッチ素子Ｍ２をオフ状態に移行させるゲート信号が供給される。このような電流路切替回路１１−１、・・・、１１−６の駆動により、電流路切替回路１１−１、・・・、１１−６においては、接続点Ｔ_１−１、・・・、Ｔ_１−６に向かって所定の電流が流れる。一方、電荷が注入されないメモリセル３０（１−７）、・・・、３０（１−Ｐ）に接続された電流路切替回路１１−７、・・・、１１−Ｐの端子Ｔ１には、スイッチ素子Ｍ１をオフ状態に移行させ、スイッチ素子Ｍ２をオン状態に移行させるゲート信号が供給される。このような電流路切替回路１１−７、・・・、１１−Ｐの駆動により、電流路切替回路１１−７、・・・、１１−Ｐにおいては、バイパス回路２１を介して接地電位に所定の電流が流れる。この際、各バイパス回路２１には、メモリセル３０（１−７）、・・・、３０（１−Ｐ）に書込みを行う際に流れる電流の量と同一又はそれ以下の量の電流が流れる。

次に、制御回路４０から第１カラムデコーダ１３に対して、ゲート信号供給ラインＧＬ１を選択させる制御信号が供給され、第１カラムデコーダ１３からドレインセレクタ１２ａ−１、・・・、１２ａ−Ｐのゲートにゲート信号が供給される。これと同時に、制御回路４０からロウデコーダ１５に対して、ワード線ＷＬ−１を選択させる制御信号が供給され、ロウデコーダ１５からメモリセル３０（１−１）、・・・、３０（１−Ｐ）のゲートに電圧値が＋５Ｖのゲート信号が供給される。これらと同時に、制御回路４０から第２カラムデコーダ１７に対して、ゲート信号供給ラインＧＬ４を選択させる制御信号が供給され、第２カラムデコーダ１７からソースセレクタ１５ｂ−１、・・・、１５ｂ−Ｐのゲートにゲート信号が供給される。これにより、メモリセル３０（１−１）、・・・３０（１−６）への１回目のデータの書込みが開始される。

次に、所定の時間が経過すると、制御回路４０から第１カラムデコーダ１３に対して、ゲート信号供給ラインＧＬ１の選択を解除させる制御信号が供給され、ドレインセレクタ１２ａ−１、・・・、１２ａ−Ｐのゲートへのゲート信号の供給が停止される。これと同時に制御回路４０から第３カラムデコーダ１８に対して、ゲート信号供給ラインＧＬ５を選択させる制御信号が供給され、第３カラムデコーダ１８からドレインセレクタ１６ａ−１、・・・、１６ａ−Ｐのゲートにゲート信号が供給される。これらと同時に、制御回路４０からロウデコーダ１５に対して、ゲート電圧値を＋２Ｖに変更する制御信号が供給され、ロウデコーダ１５からメモリセル３０（１−１）、・・・、３０（１−Ｐ）のゲートに電圧値が＋２Ｖのゲート信号が供給される。これにより、メモリセル３０（１−１）、・・・３０（１−Ｐ）に対してデータの読出しが開始される。読出されたデータのそれぞれは、センスアンプ１９−１、・・・、１９−Ｐに供給される。センスアンプ１９−１、・・・、１９−Ｐにおいては、供給されたデータに応じた電荷量の算出がなされる。

ここで、所定の時間とは、メモリセル３０が有する電荷量がデータ“１０”を記憶する場合に必要な電荷量に到達するまでの平均時間である。しかしながら、メモリセル３０の書込み速度は、それぞれの特性によって異なっている。本実施例においては、図５からわかるように、メモリセル３０（１−１）、３０（１−３）、３０（１−５）は平均的な書込み速度を有しているため、上述した所定時間が経過すると、メモリセル３０（１−１）、３０（１−３）、３０（１−５）に蓄積された電荷量は、データ“１０”を記憶する場合に必要な電荷量と同一になっている。一方、メモリセル３０（１−２）は、平均的な書込み速度の約７５％の速度を有しているため、上述した所定時間が経過しても、メモリセル３０（１−２）に蓄積される電荷量は、データ“１０”を記憶する場合に必要な電荷量の約７５％に留まる。また、メモリセル３０（１−４）、３０（１−６）は、平均的な書込み速度の約５０％の速度を有しているため、上述した所定時間が経過しても、メモリセル３０（１−４）、３０（１−６）に蓄積される電荷量は、データ“１０”を記憶する場合に必要な電荷量の約５０％に留まる。

１回目の電荷注入及びデータ読出しが完了すると、メモリセル３０（１−５）には、所定の電荷量（すなわち、データ“１０”に対応した電荷量）が蓄積されているため、メモリセル３０（１−５）へのデータの書込みは終了する。

次に、再度（２回目）、書込みプログラムが起動することによって、電流路切替回路１１−１、・・・、１１−Ｐのそれぞれの信号供給端子Ｔ_３に、電流量調整素子Ｍ３をオン状態に移行するためのゲート信号が供給される。更に、メモリセル３０（１−１）、・・・、３０（１−４）、３０（１−６）においては、１回目のデータ書込みと同様に、データの書込みが開始される。

ここで、メモリセル３０（１−５）の電荷量は、所定の電荷量（すなわち、データ“１０”に対応した電荷量）に到達しているため、演算回路４２において、両電荷量が一致していると判断され、一致している旨の信号（すなわち、“０”）がＡＮＤゲート回路４４に供給される。かかる信号供給がなされると、メモリセル３０（１−５）に対して接続された電流路切替回路１１−５の信号供給端子Ｔ_２には、スイッチ素子Ｍ１をオフ状態に移行させ、スイッチ素子Ｍ２をオン状態に移行させるゲート信号が供給される。このような電流路切替回路１１−５の駆動により、電流路切替回路１１−５においては、バイパス回路２１を介して接地電位に所定の電流が流れる。

なお、メモリセル３０（１−７）、・・・、３０（１−Ｐ）につても電荷を注入しないため、電流路切替回路１１−７、・・・、１１−Ｐの各信号供給端子Ｔ_２にも、スイッチ素子Ｍ１をオフ状態に移行させ、スイッチ素子Ｍ２をオン状態に移行させるゲート信号が供給される。この際、電流路切替回路１１−５、１１−７、・・・、１１−Ｐのそれぞれのバイパス回路２１には、メモリセル３０（１−５）、３０（１１−７）・・・、３０（１−Ｐ）に書込みを行う際に流れる電流の量と同一又はそれ以下の量の電流が流れる。

次に、上述した所定時間の経過後に、メモリセル３０（１−１）、・・・、３０（１−Ｐ）において、上述したデータの読出し方法を用いて、２度目のデータ読出しがなされる。２回目の電荷注入及びデータ読出しが完了すると、メモリセル３０（１−３）、３０（１―６）には、所定の電荷量が蓄積されているため、メモリセル３０（１−３）、３０（１―６）へのデータの書込みは終了する。

次に、再度（３回目）、書込みプログラムが起動することによって、電流路切替回路１１−１、・・・、１１−Ｐのそれぞれの信号供給端子Ｔ_３に、電流量調整素子Ｍ３をオン状態に移行するためのゲート信号が供給される。更に、メモリセル３０（１−１）、３０（１−２）、３０（１−４）においては、１回目のデータ書込みと同様に、データの書込みが開始される。ここで、メモリセル３０（１―３）、３０（１−５）、・・・、３０（１−Ｐ）につては電荷を注入しないため、電流路切替回路１１―３、１１−５、・・・、１１−Ｐの各信号供給端子Ｔ_２には、スイッチ素子Ｍ１をオフ状態に移行させ、スイッチ素子Ｍ２をオン状態に移行させるゲート信号が供給される。この際、電流路切替回路１１−３、１１−５、１１−７、・・・、１１−Ｐのそれぞれのバイパス回路２１には、メモリセル３０（１−３）、３０（１−５）、３０（１１−７）・・・、３０（１−Ｐ）に書込みを行う際に流れる電流の量と同一又はそれ以下の量の電流が流れる。

次に、上述した所定時間の経過後に、メモリセル３０（１−１）、・・・、３０（１−Ｐ）において、上述したデータの読出し方法を用いて、３度目のデータ読出しがなされる。３回目の電荷注入及びデータ読出しが完了すると、メモリセル３０（１−１）には、所定の電荷量が蓄積されているため、メモリセル３０（１−１）へのデータの書込みは終了する。

次に、再度（４回目）、書込みプログラムが起動することによって、電流路切替回路１１−１、・・・、１１−Ｐのそれぞれの信号供給端子Ｔ_３に、電流量調整素子Ｍ３をオン状態に移行するためのゲート信号が供給される。更に、メモリセル３０（１−２）、３０（１−４）においては、１回目のデータ書込みと同様に、データの書込みが開始される。ここで、メモリセル３０（１―１）、３０（１―３）、３０（１−５）、・・・、３０（１−Ｐ）については電荷を注入しないため、電流路切替回路１１―１、１１―３、１１−５、・・・、１１−Ｐの各信号供給端子Ｔ_２には、スイッチ素子Ｍ１をオフ状態に移行させ、スイッチ素子Ｍ２をオン状態に移行させるゲート信号が供給される。この際、電流路切替回路１１−１、１１−３、１１−５、・・・、１１−Ｐのそれぞれのバイパス回路２１には、メモリセル３０（１−１）、３０（１−３）、３０（１−５）、・・・、３０（１−Ｐ）に書込みを行う際に流れる電流の量と同一又はそれ以下の量の電流が流れる。

次に、上述した所定時間の経過後に、メモリセル３０（１−１）、・・・、３０（１−Ｐ）において、上述したデータの読出し方法を用いて、４度目のデータ読出しがなされる。４回目の電荷注入及びデータ読出しが完了すると、メモリセル３０（１−２）、３０（１−４）には、所定の電荷量が蓄積されているため、メモリセル３０（１−１）、・・・、３０（１−Ｐ）へのデータの書込みは終了する。すなわち、不揮発性半導体メモリ１０へのデータの書込みが終了する。

上述したような書込み、読出し、電荷量判定の動作を繰り返し、電荷を注入する必要がなくなったメモリセル３０に対して接続された電流路切替回路のスイッチ素子Ｍ１をオフ状態にし、且つスイッチ素子Ｍ２及び電流量調整素子Ｍ３をオン状態にすることより、電荷を注入する必要がなくなったメモリセル３０に対して接続された電流路切替回路においても、電荷注入時と同一又はそれ以下の量の電流を流すことが可能になる。不揮発性半導体メモリ１０に対して上述したような書込み動作を行うことで、メモリセル３０ごとに異なるタイミングで電荷注入が不要になったとしても、不揮発性半導体メモリ１０の負荷が変動することがなくなり、不揮発性半導体メモリ１０及び書き込み中の各メモリセル３０に流れる電流量も変動することがない。従って、本実施例の不揮発性半導体メモリ１０は、データ書込み時における電流量の変化を抑制し、各メモリセル３０へのデータ書込みを高精度に行うことができる。

なお、上述した実施例の不揮発性半導体メモリ１０においては、メモリセル３０のそれぞれが２つの電荷蓄積部を有する場合を前提としていたが、各メモリセルが１つの電荷蓄積部を有する場合でも、本発明を適用することができる。具体的な配線構造としては、メモリセル３０の電荷蓄積部を備える部分にビット線を接続し、電荷蓄積部を備えない部分を接地電位に接続すればよい。すなわち、各メモリセルに対して１本のビット線が接続され、当該１本のビット線に電流切替回路が接続されることになる。

また、上述した実施例の不揮発性半導体メモリ１０は、同一行方向の全てのメモリセル３０（すなわち、同一のワード線ＷＬに接続された全てのメモリセル３０）に対して同時にデータを書込むような構成を有していたが、例えば、メモリセル３０（１−１）、３０（１−３）、・・・、３０（１−（Ｐ−１））に
対して同時にデータを書込み、これとは別のタイミングでメモリセル３０（１−２）、３０（１−４）、・・・、３０（１−Ｐ）に対して同時にデータを書込むような構成を有してもよい。かかる場合には、不揮発性半導体メモリ１０は、メモリセル３０（１−１）及びメモリセル３０（１−２）が共通の電流切替回路に接続され、メモリセル３０（１−３）及びメモリセル３０（１−４）が共通の電流切替回路に接続され、メモリセル３０（１−（Ｐ−１））及びメモリセル３０（１−Ｐ）が共通の電流切替回路に接続されるような構成を有することができる。すなわち、同時にデータが書込まれることがないメモリセル同士を共通の電流切替回路に接続し、電流切替回路の数量を減ずることが可能になる。

１０ 不揮発性半導体メモリ
１１−１、・・・、１１−Ｐ 電流路切替回路
１２ 第１スイッチ素子群
１３ 第１カラムデコーダ
１４ ロウデコーダ
１５ 第２スイッチ素子群
１６ 第３スイッチ素子群
１７ 第２カラムデコーダ
１８ 第３カラムデコーダ
１９−１、・・・、１９−Ｐ センスアンプ
２０ メモリアレイ
２１ バイパス回路
３０ メモリセル
４０ 制御回路
ＢＬ１、ＢＬ２、・・・、ＢＬｐ 主ビット線
ＢＬ_１−１、ＢＬ_２−１、・・・、ＢＬ_ｐ−１ 第１副ビット線
ＢＬ_１−２、ＢＬ_２−２、・・・、ＢＬ_ｐ−２ 第２副ビット線

Claims (9)

1. 複数のメモリセルと、前記複数のメモリセルに接続されたワード線と、前記ワード線と交差し且つ前記複数のメモリセルの各々に接続されたビット線と、を含み、前記ビット線から少なくとも２つを選択し、選択された前記ビット線に接続された前記メモリセルに対して、電源供給ラインから同時に電流を供給してデータを書込む不揮発性半導体メモリであって、
   前記複数のメモリセルの各々に蓄積された電荷量を測定する電荷量測定部と、
   前記ビット線の各々に接続された電流路切替回路と、を有し、
   前記選択されたビット線に接続された前記電流路切替回路は、前記電荷量測定部による前記電荷量の測定値に応じて、前記メモリセル又は所定端子のいずれかに対して選択的に前記電源供給ラインから電流を供給することを特徴とする不揮発性半導体メモリ。
2. 前記選択されたビット線に接続された前記電流路切替回路は、前記メモリセルに電流を供給するスイッチ回路と、前記所定端子への電流値を前記メモリセルへの電流値以下に調整する調整回路と、を有することを特徴とする請求項１に記載の不揮発性半導体メモリ。
3. 前記電荷量測定部による前記電荷量の測定値に応じて前記スイッチ回路又は前記調整回路のいずれか一方を駆動させる制御信号を前記電流路切替回路に供給する制御回路、を更に有することを特徴とする請求項２に記載の不揮発性半導体メモリ。
4. 前記調整回路は、前記電源供給ラインに接続されたスイッチ素子と、前記スイッチ素子と前記所定端子との間に接続された電流量調整素子と、からなることを特徴とする請求項２又は３に記載の不揮発性半導体メモリ。
5. 前記電流量調整素子はＭＯＳＦＥＴ構造を有するトランジスタから構成され、前記制御回路から供給される駆動電圧に応じて前記所定端子への供給電流の電流値を調整することを特徴とする請求項４に記載の不揮発性半導体メモリ。
6. 前記駆動電圧は、前記複数のメモリセルの電気的な特性に基づいて決定されることを特徴とする請求項５に記載の不揮発性半導体メモリ。
7. 前記メモリセルは第１電荷蓄積部及び第２電荷蓄積部を有し、前記ビット線は第１電荷蓄積部に接続された第１副ビット線と第２電荷蓄積部に接続された第２副ビット線とからなる１対の主ビット線であり、前記第１副ビット線又は前記第２副ビット線のいずれか一方を選択するカラムデコーダを備えることを特徴とする請求項１乃至６のいずれか１に記載の不揮発性半導体メモリ。
8. 前記電流路切替回路は、前記電荷量測定部による前記電荷量の測定値が所定の値に達したときに、前記所定端子に電流を供給することを特徴とする請求項１に記載の不揮発性半導体メモリ。
9. 前記所定端子の電位は接地電位であり、
   前記電流路切替回路は、前記電荷量測定部による前記電荷量の測定値が所定の値に達したときに、前記接地電位に向けて電流を供給することを特徴とする請求項１に記載の不揮発性半導体メモリ。

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