JP2014010875A - 半導体記憶装置 - Google Patents

Abstract

【課題】消費電流が少ない半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、一端が第１の電源電位に接続される第１の電流制御用トランジスタと、前記第１の電流制御用トランジスタの他端に接続されるビット線と、第２の電源電位に接続されるソース線と、複数本のワード線と、を備える。前記ビット線と前記ソース線との間に接続され前記ワード線を制御ゲート電極としたメモリセルトランジスタからデータを読み出すときに、前記第１の電流制御用トランジスタの制御電極に印加される電位は、経時的に増加する。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置の一種であるＮＡＮＤ型フラッシュメモリにおいては、浮遊ゲート電極に電荷を蓄積させてメモリセルトランジスタの閾値を変化させることにより、データを書き込んでいる。一方、メモリセルトランジスタの制御電極に所定の電位を印加し、このメモリセルトランジスタがオン状態となり電流を流すかオフ状態となり電流を流さないかを判定することにより、書き込まれたデータを読み出している。

特開２００９−４３３５７号公報

本実施形態は、消費電流が少ない半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、一端が第１の電源電位に接続される第１の電流制御用トランジスタと、前記第１の電流制御用トランジスタの他端に接続されるビット線と、第２の電源電位に接続されるソース線と、複数本のワード線と、を備える。前記ビット線と前記ソース線との間に接続され前記ワード線を制御ゲート電極としたメモリセルトランジスタからデータを読み出すときに、前記第１の電流制御用トランジスタの制御電極に印加される制御電位は、経時的に増加する。

実施形態に係る半導体記憶装置は、一端が第１の電源電位に接続される第１の電流制御用トランジスタと、前記第１の電流制御用トランジスタの他端に接続されるビット線と、第２の電源電位に接続されるソース線と、複数本のワード線と、を備える。前記ビット線と前記ソース線との間に接続され前記ワード線を制御ゲート電極としたメモリセルトランジスタからデータを読み出すときに、前記第１の電流制御用トランジスタの制御電極に印加される制御電位は、各前記ワード線を共有する複数のメモリセルトランジスタからなる組毎に設定される。

実施形態に係る半導体記憶装置は、一端が第１の電源電位に接続される第１の電流制御用トランジスタと、前記第１の電流制御用トランジスタの他端に接続されるビット線と、第２の電源電位に接続されるソース線と、複数本のワード線と、を備える。前記ビット線と前記ソース線との間に接続され前記ワード線を制御ゲート電極としたメモリセルトランジスタにデータを書き込む直前の期間に、前記第１の電流制御用トランジスタの制御電極に印加する制御電位を変化させていき、前記期間の最後に前記制御電極に印加された制御電位を、前記メモリセルトランジスタからデータを読み出すときに前記制御電極に印加する。

第１の実施形態に係る半導体記憶装置を例示する回路図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置のメモリセルトランジスタを例示する断面図である。 （ａ）は、横軸にＷ／Ｅ回数をとり、縦軸にＯＮセル電流の大きさをとって、電流分布の経時変化を例示するグラフ図であり、（ｂ）及び（ｃ）は横軸に頻度をとり、縦軸に電流をとって、ＯＮセル電流及びＯＦＦセル電流の分布を例示するグラフ図であり、（ｂ）は未使用状態Ｓ０を示し、（ｃ）は既使用状態Ｓ１を示す。 （ａ）及び（ｂ）は、横軸に閾値をとり、縦軸に頻度をとって、メモリセルトランジスタの閾値分布を例示するグラフ図であり、（ａ）はポジティブセンス方式を示し、（ｂ）はネガティブセンス方式を示す。 第２の実施形態に係る半導体記憶装置を例示する回路図である。 横軸に時間をとり、縦軸に各信号、電位及び電流をとって、第２の実施形態に係る半導体記憶装置の動作を示すタイミングチャート図である。 （ａ）は第２の実施形態の書込動作のシーケンスを例示する図であり、（ｂ）は読出動作のシーケンスを例示する図である。 第３の実施形態に係る半導体記憶装置を例示する回路図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する回路図であり、
図２（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置のメモリセルトランジスタを例示する断面図である。
本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。

図１に示すように、本実施形態に係る半導体記憶装置１は、メモリセル部２０、センスアンプ２１、ソース電位調整回路２２、センスアンプ制御回路２３、セル電流検知部２４及びコントローラ２５を有する。メモリセル部２０は、複数のＮＡＮＤストリングを有する。各ＮＡＮＤストリングは、直列接続された複数のメモリセルトランジスタＭＴと、これらの複数のメモリセルトランジスタＭＴからなる列の両端に接続された一対の選択トランジスタＳＴを有する。
なお、本実施形態では、ビット線ＢＬ及びワード線ＷＬはそれぞれ複数本ずつ設けられているが、図示の便宜上、図１ではビット線ＢＬを１本のみ図示した。ソース線ＣＥＬＳＲＣは、１ブロックに１本のみ設けられている。以下、各部の構成について説明する。

１．メモリセル部２０について
図２（ａ）及び（ｂ）に示すように、半導体記憶装置１においては、シリコン基板１０が設けられている。メモリセル部２０においては、シリコン基板１０の上層部分に一方向（以下、「Ｘ方向」という）に延びる複数本のＳＴＩ（shallow trench isolation）１１が形成されており、シリコン基板１０の上層部分におけるＳＴＩ１１間の部分がアクティブエリア１２となっている。アクティブエリア１２上にはゲート絶縁膜１３が設けられており、その上には電荷蓄積層１４が設けられている。電荷蓄積層１４は、例えば不純物が添加されたポリシリコンからなる浮遊ゲート電極であるが、シリコン窒化物からなる膜であってもよい。この場合は、ＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）構造が実現される。各アクティブエリア１２の直上域において、電荷蓄積層１４はＸ方向に沿って断続的に配列されており、従って、複数本のアクティブエリア１２の直上域において、電荷蓄積層１４は、Ｘ方向及びＸ方向に対して直交する方向（以下、「Ｙ方向」という）の双方に沿ってマトリクス状に配列されている。

電荷蓄積層１４上には、Ｙ方向に延びるワード線ＷＬが複数本設けられている。また、複数本のワード線ＷＬからなる組の両側には、Ｙ方向に延びる選択ゲート線ＳＧが設けられている。更に、複数本のワード線ＷＬからなる組及びその両側に配置された一対の選択ゲート線ＳＧを含むグループから見て一方の側には、Ｘ方向及びＹ方向に対して直交する方向（以下、「Ｚ方向」という）に延びるビット線コンタクト１５が設けられており、その下端はアクティブエリア１２に接続されている。一方、上述のグループから見て他方の側には、Ｙ方向に延びるソース線ＣＥＬＳＲＣが設けられており、その下端はアクティブエリア１２に接続されている。ワード線ＷＬ、選択ゲート線ＳＧ及びソース線ＣＥＬＳＲＣの上方における各アクティブエリア１２の直上域には、Ｘ方向に延びるビット線ＢＬが設けられており、ビット線コンタクト１５の上端に接続されている。シリコン基板１０上には、電荷蓄積層１４、ワード線ＷＬ、選択ゲート線ＳＧ、ビット線コンタクト１５、ソース線ＣＥＬＳＲＣ及びビット線ＢＬを覆うように、層間絶縁膜１６が設けられている。

これにより、メモリセル部２０においては、上面視したとき、各アクティブエリア１２と各ワード線ＷＬとの交差部分毎に、１枚の電荷蓄積層１４を含むメモリセルトランジスタＭＴが構成される。従って、メモリアレイ領域においては、複数のメモリセルトランジスタＭＴがＸ方向及びＹ方向に沿ってマトリクス状に配列されている。また、各アクティブエリア１２と各選択ゲート線ＳＧとの交差部分毎に、選択トランジスタＳＴが構成されている。従って、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間には、選択トランジスタＳＴ、複数のメモリセルトランジスタＭＴ及び選択トランジスタＳＴがこの順に直列に接続されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴは、例えばｎチャネル形トランジスタである。

１本のワード線ＷＬを共有する複数のメモリセルトランジスタＭＴからなる組を「ページ」といい、１本のソース線に接続された複数のメモリセルトランジスタＭＴからなるグループを「ブロック」という。また、データの読出動作時に、複数本のビット線ＢＬからメモリセルトランジスタＭＴを介して１本のソース線ＣＥＬＳＲＣに流れる電流を「セル電流ｉＣＥＬＬ」という。更に、各ビット線ＢＬからソース線ＣＥＬＳＲＣに流れる電流のうち、読出対象とするメモリセルトランジスタＭＴがオン状態である場合に流れる電流を「ＯＮセル電流」といい、オフ状態である場合に流れる電流を「ＯＦＦセル電流」という。セル電流ｉＣＥＬＬは、ソース線ＣＥＬＳＲＣに接続された全てのビット線ＢＬに流れるＯＮセル電流及びＯＦＦセル電流の総和である。

２．センスアンプ２１について
次に、図１に戻って、センスアンプ２１について説明する。
センスアンプ２１は、ビット線ＢＬと同数設けられており、例えば、２５６Ｋ個設けられている。
センスアンプ２１は、ページサイズのデータを保持することができる。読出動作のとき、センスアンプ２１は、例えば読出対象のメモリセルトランジスタに接続された１ページ分のビット線ＢＬに流れるセル電流を検知・増幅してデータをセンスし、このセンスしたデータをページバッファ（図示せず）に転送する。また、書込動作のとき、センスアンプ２１は、１ページのデータをページバッファから受け取り、各ビットのデータに応じてビット線ＢＬに所望の電圧を転送する。

センスアンプ２１は、ｐチャネル形のＰＭＯＳトランジスタＭＰ０、ｎチャネル形のＮＭＯＳトランジスタＭＮ０及びラッチ回路（図示せず）を有する。ＰＭＯＳトランジスタＭＰ０のソースは正極の電源電位ＶＤＤ（第１の電源電位）に接続されており、ＰＭＯＳトランジスタＭＰ０のドレインはＮＭＯＳトランジスタＭＮ０のドレインに接続されている。ＮＭＯＳトランジスタＭＮ０のソースはビット線ＢＬに接続されており、ゲートには電圧ＶＢＬＣが供給される。
これにより、電源電位ＶＤＤ、ＰＭＯＳトランジスタＭＰ０、ＮＭＯＳトランジスタＭＮ０及びビット線ＢＬが、この順に直列に接続されている。ＰＭＯＳトランジスタＭＰ０は、電源電位ＶＤＤをビット線ＢＬに接続するか否かを切り替えるスイッチング素子であり、ＮＭＯＳトランジスタＭＮ０は、ビット線ＢＬの電位を制御することにより、ビット線ＢＬに流す電流の大きさを制御する電流制御用トランジスタ（第１の電流制御用トランジスタ）である。
また、ラッチ回路は、メモリセルトランジスタＭＴのデータを保持することができる。

３．ソース電位調整回路２２について
ソース電位調整回路２２は、ソース線ＣＥＬＳＲＣの電位を所定の電位に維持する回路である。ソース電位調整回路２２は、ソース線ＣＥＬＳＲＣと同数設けられており、例えば、１ブロックに１つずつ設けられている。ソース電位調整回路２２は、定電流源ＳＲＣＣＧ、ＮＭＯＳトランジスタＭＮ１（第２の電流制御用トランジスタ）及びオペアンプＳＲＣＡＭＰ（電位印加手段）を有する。
定電流源ＳＲＣＣＧは、ソース線ＣＥＬＳＲＣにキーパー電流ｉＳＲＣＰＲＥを供給する機能を有する。定電流源ＳＲＣＣＧは、電源電位ＶＤＤとソース線ＣＥＬＳＲＣとの間に接続されている。
ＮＭＯＳトランジスタＭＮ１のドレインはソース線ＣＥＬＳＲＣに接続され、ソースは接地電位ＧＮＤ（第２の電源電位）に接続されている。オペアンプＳＲＣＡＭＰの正極入力端子はソース線ＣＥＬＳＲＣに接続され、負極入力端子には参照電位ＶＲＥＦが入力され、出力端子はＮＭＯＳトランジスタＭＮ１のゲート電極（制御電極）に接続されている。

４．センスアンプ制御回路２３について
センスアンプ制御回路２３は、ビット線ＢＬに転送する電位を制御する回路である。センスアンプ制御回路２３は、ソース線ＣＥＬＳＲＣと同数設けられており、例えば、１ブロックに１つずつ設けられている。センスアンプ制御回路２３は、ソース線ＣＥＬＳＲＣの電位、及び、ビット線ＢＬに転送する電位を表す信号ＶＢＬ＿ＤＡＣを受け取り、センスアンプ２１に対して基準電位ＳＡＳＲＣ、及び、ビット線ＢＬに転送する電位ＶＢＬを供給する。
ここで、信号ＶＢＬ＿ＤＡＣは、例えば４ビットのデジタル信号である。センスアンプ制御回路２３は、ソース線ＣＥＬＳＲＣの電位及び信号ＶＢＬ＿ＤＡＣに基づいて、ビット線ＢＬに印加する電位ＶＢＬ及びセンスアンプ２１の基準電位ＳＡＳＲＣを生成する。

５．セル電流検知部２４について
セル電流検知部２４は、セル電流ｉＣＥＬＬの大きさを参照電流ｉＴＡＲＧＥＴの大きさと比較する回路である。セル電流検知部２４は、ソース線ＣＥＬＳＲＣと同数設けられており、例えば、１ブロックに１つずつ設けられている。セル電流検知部２４は、疑似ソース線ＳＲＣ＿ＭＯＮ、参照電流源ＲＥＦＣＧ、ＮＭＯＳトランジスタＭＮ２、及び、オペアンプＡＭＰを有する。疑似ソース線ＳＲＣ＿ＭＯＮには、参照電流源ＲＥＦＣＧ、ＮＭＯＳトランジスタＭＮ２及びオペアンプＡＭＰがそれぞれ独立に接続されており、これら以外の部分からは電気的に分離されている。なお、疑似ソース線ＳＲＣ＿ＭＯＮは、何らかの電位を持ちうるノードであればよく、必ずしも配線形状の導電部材である必要はない。

参照電流源ＲＥＦＣＧは、電源電位ＶＤＤと疑似ソース線ＳＲＣ＿ＭＯＮとの間に接続され、疑似ソース線ＳＲＣ＿ＭＯＮに対して参照電流ｉＴＡＲＧＥＴを供給する回路である。ＮＭＯＳトランジスタＭＮ２のドレインは疑似ソース線ＳＲＣ＿ＭＯＮに接続され、ソースは接地電位ＧＮＤに接続され、ゲート電極（制御電極）にはＮＭＯＳトランジスタＭＮ１のゲート電極と同じ電位、すなわち、オペアンプＳＲＣＡＭＰの出力電位が印加される。これにより、ＮＭＯＳトランジスタＭＮ２は、疑似ソース線ＳＲＣ＿ＭＯＮから接地電位ＧＮＤに流れる電流を制御する電流制御用トランジスタ（第３の電流制御用トランジスタ）として機能する。ＮＭＯＳトランジスタＭＮ２の導電形及び特性は、ＮＭＯＳトランジスタＭＮ１の導電形及び特性と同じである。オペアンプＡＭＰは、その正極入力端子が疑似ソース線ＳＲＣ＿ＭＯＮに接続され、負極入力端子には参照電位ＶＲＥＦが入力され、疑似ソース線ＳＲＣ＿ＭＯＮの電位と参照電位ＶＲＥＦとの比較結果を出力信号ＦＬＡＧとして出力する比較手段である。出力信号ＦＬＡＧは、例えば、２値のデジタル信号である。

６．コントローラ２５について
コントローラ２５は、出力信号ＦＬＡＧの値に基づいて信号ＶＢＬ＿ＤＡＣを生成し、センスアンプ制御回路２３に対して出力する回路である。コントローラ２５は、例えば、半導体記憶装置１全体の制御回路であり、半導体記憶装置１全体に１つ設けられている。

次に、本実施形態に係る半導体記憶装置１の動作について説明する。
＜１＞書込動作及び読出動作
先ず、メモリとしての基本的な動作、すなわち、データの書込動作及び読出動作について説明する。

図１並びに図２（ａ）及び（ｂ）に示すように、メモリセルトランジスタＭＴに対してデータを書き込む際には、アクティブエリア１２から電荷蓄積層１４に対して電子を注入することにより、電荷蓄積層１４に電荷を蓄積させて、メモリセルトランジスタＭＴの閾値を変化させる。例えば、ｎチャネル形のメモリセルトランジスタＭＴに２値のデータを書き込む場合は、値「１」を書き込むメモリセルトランジスタＭＴの電荷蓄積層１４には電荷を注入せず、閾値を低い値のままとする。一方、値「０」を書き込むメモリセルトランジスタＭＴの電荷蓄積層１４には電荷を注入し、閾値を高くする。これにより、メモリセルトランジスタＭＴの閾値を２水準とする。また、メモリセルトランジスタＭＴに多値、例えば、４値のデータを書き込む場合は、注入する電荷量を３水準に区別し、メモリセルトランジスタＭＴの閾値を４水準とする。なお、メモリセルトランジスタＭＴに新たなデータを上書きする際には、その前に書き込まれていたデータを消去する。例えば、電荷蓄積層１４から電荷を抜き、閾値を最も低い水準とする。

一方、あるメモリセルトランジスタＭＴに書き込まれたデータを読み出す際には、このメモリセルトランジスタＭＴの制御電極、すなわち、ワード線ＷＬに所定の読出電位を印加する。この読出電位は、値「１」が書き込まれたメモリセルトランジスタＭＴの閾値より低く、値「０」が書き込まれたメモリセルトランジスタＭＴの閾値より高い電位とする。また、残りのワード線ＷＬには、メモリセルトランジスタＭＴがオン状態となるような十分に高い電位を印加する。この状態で、センスアンプ２１において、ＰＭＯＳトランジスタＭＰ０のゲート電極に接地電位ＧＮＤを印加してＰＭＯＳトランジスタＭＰ０をオン状態とすることにより、全てのビット線ＢＬに一斉に電位を印加する。この結果、センスアンプ２１から、ビット線ＢＬ、ビット線コンタクト１５、アクティブエリア１２を経由して、ソース線ＣＥＬＳＲＣに電流が流れる。後述するように、本実施形態においては、読出動作の際にＮＭＯＳトランジスタＭＰ０のゲート電位ＶＢＬＣ（制御電位）を制御することにより、ＮＭＯＳトランジスタＭＰ０の導通の程度を制御し、ビット線ＢＬの電位を制御する。

読出対象としたメモリセルトランジスタＭＴに値「１」が書き込まれていれば、このメモリセルトランジスタＭＴはオン状態となるため、流れる電流（ＯＮセル電流）は相対的に大きくなる。一方、メモリセルトランジスタＭＴに値「０」が書き込まれていれば、このメモリセルトランジスタＭＴはオフ状態となるため、流れる電流（ＯＦＦセル電流）は相対的に小さくなる。従って、センスアンプ２１がビット線ＢＬに流れる電流の大きさを検出することにより、メモリセルトランジスタＭＴに書き込まれた値を読み出すことができる。また、メモリセルトランジスタＭＴに４値のデータが書き込まれている場合は、ワード線ＷＬに印加する読出電位を３水準とし、各水準について、メモリセルトランジスタＭＴがオン状態になるかオフ状態になるかを判定することにより、４つの値を区別する。なお、セル電流ｉＣＥＬＬの大きさは、各ビット線ＢＬに流れる電流（ＯＮセル電流又はＯＦＦセル電流）の総和であるため、データパターンによって変動する。

＜２＞ビット線電位が固定されている場合の問題点
次に、上述の読出動作において、ビット線電位が固定されている場合の問題点について説明する。
仮に、読出動作時におけるビット線ＢＬとソース線ＣＥＬＳＲＣとの間の電圧が固定されていると、データの書込及び消去（Ｗ／Ｅ）の繰り返しに伴う素子の劣化により、ＯＮセル電流が経時的に減少してしまう。以下、この現象について説明する。

図３（ａ）は、横軸にＷ／Ｅ回数をとり、縦軸にＯＮセル電流の大きさをとって、電流分布の経時変化を例示するグラフ図であり、（ｂ）及び（ｃ）は横軸に頻度をとり、縦軸に電流をとって、ＯＮセル電流及びＯＦＦセル電流の分布を例示するグラフ図であり、（ｂ）は未使用状態Ｓ０を示し、（ｃ）は既使用状態Ｓ１を示す。

図３（ａ）〜（ｃ）に示すように、通常、ＯＮセル電流及びＯＦＦセル電流の大きさは正規分布に従っている。未使用状態Ｓ０、例えば、工場出荷時においては、ＯＮセル電流の中央値が３００ｎＡ（ナノアンペア）であり、ＯＦＦセル電流の中央値が０ｎＡであり、それぞれの分布幅が片側８０ｎｍ程度であるとする。この場合、ＯＮセル電流の分布とＯＦＦセル電流の分布とは実質的に重ならないため、両分布の間に判定境界を設定すれば、データの値を正確に判定することができる。

しかしながら、既使用状態Ｓ１において、ＯＮセル電流の中央値が１５０ｎＡまで低下したとすると、ＯＮセル電流の分布の下裾とＯＦＦセル電流の分布の上裾とが重なるようになり、判定境界をどのように設定しても、一定の割合で読出エラーが発生してしまう。そして、Ｗ／Ｅ回数が増加すると、ＯＮセル電流が全体的に低下し、ＯＮセル電流の分布とＯＦＦセル電流の分布との重なり部分が大きくなり、読出エラーの発生率が増加する。読出エラーの発生率がＥＣＣによる訂正が可能な許容限度を超えると、このＮＡＮＤ型フラッシュメモリは使用不能となる。逆に言えば、読出エラーの発生率が許容限度に達するまでのＷ／Ｅ回数が、このメモリのＷ／Ｅ回数の実力値である。ＮＡＮＤ型フラッシュメモリにおいては、Ｗ／Ｅ回数の実力値が製品の信頼性スペックとして定義されており、一定値以上とする必要がある。

Ｗ／Ｅ回数の実力値を増加させるためには、Ｗ／Ｅ回数に対するＯＮセル電流の低下率、すなわち、図３（ａ）のグラフの傾きの絶対値を低減するか、ＯＮセル電流の低下を見越してビット線電位を高く設定しておくことが考えられる。しかしながら、Ｗ／Ｅ回数に対するＯＮセル電流の低下率は、メモリを構成する材料及び製造プロセスにおける加工精度等の物理的な要因に依存するため、大幅に改善することは困難である。一方、ビット線電位を高く設定すると、Ｗ／Ｅ回数の実力値は増加するものの、ＯＮセル電流が大きくなり、消費電流が大きくなってしまう。特に、未使用状態Ｓ０を含むＷ／Ｅ回数が少ない状態では、消費電流が不必要に大きくなってしまう。

また、本実施形態においては、データのスループットを向上させるために、全てのビット線ＢＬに一斉に電位を印加して、あるワード線ＷＬを共有する複数のメモリセルトランジスタＭＴから一斉にデータを読み出している。この方式をＡＢＬセンス方式という。このため、１つのメモリセルトランジスタが流すＯＮセル電流の大きさは３００ｎｍであるとしても、仮に、１本のワード線を共有するメモリセルトランジスタの数が２５６Ｋ個であるとすると、セル電流ｉＣＥＬＬは８０ｍＡ（ミリアンペア）に達してしまう。更に、ＡＢＬセンス方式においては、ビット線同士が互いに電位干渉を受けないように、読出動作中においては、全てのビット線の電位を等しくする必要がある。逆に言えば、ビット線ＢＬの電位が平衡状態に達した後で、読出動作を開始する。このため、セル電流は、ビット線の充電開始から読出終了までの２０〜３０μｓ（マイクロ秒）程度の期間にわたって流れ続けることになり、読出動作及びベリファイ動作における消費電流の大部分を占めてしまう。

＜３＞問題点の解決方法
そこで、本実施形態に係る半導体記憶装置１においては、図１に示すように、ソース電位調整回路２２、センスアンプ制御回路２３、セル電流検知部２４及びコントローラ２５を設けることにより、セル電流ｉＣＥＬＬの大きさを参照電流ｉＴＡＲＧＥＴの大きさと比較すると共に、セル電流ｉＣＥＬＬの大きさを制御できるようにしている。以下、この動作について説明する。

＜３−１＞セル電流の大きさの判定
先ず、セル電流ｉＣＥＬＬの大きさを判定する方法について説明する。
図１に示すように、ソース電位調整回路２２の定電流源ＳＲＣＣＧは、ソース線ＣＥＬＳＲＣに対して一定のキーパー電流ｉＳＲＣＰＲＥを供給する。これにより、ソース線ＣＥＬＳＲＣには、複数本のビット線ＢＬからセル電流ｉＣＥＬＬが流入すると共に、定電流源ＳＲＣＣＧからキーパー電流ｉＳＲＣＰＲＥが流入する。一方、ソース線ＣＥＬＳＲＣからは、ＮＭＯＳトランジスタＭＮ１を介して、放電電流ｉＳＲＣＤＩＳが接地電位ＧＮＤに向けて流出している。このため、ソース線ＣＥＬＳＲＣの電位は、流入するセル電流ｉＣＥＬＬ及びキーパー電流ｉＳＲＣＰＲＥと、流出する放電電流ｉＳＲＣＤＩＳとのバランスによって変動する。

キーパー電流ｉＳＲＣＰＲＥは、同時に読み出す複数のメモリセルトランジスタＭＴ、すなわち、１本のワード線ＷＬを共有する複数のメモリセルトランジスタＭＴに記憶された値の全部又は大部分が「０」であり、セル電流ｉＣＥＬＬが極めて小さくなったときに、ソース線ＣＥＬＳＲＣの電位を所定の電位に維持するための充電電流であり、常に供給されている。通常、キーパー電流ｉＳＲＣＰＲＥはセル電流ｉＣＥＬＬと比較して著しく小さいため、ソース線ＣＥＬＳＲＣの電位が一定電位であるときは、セル電流ｉＣＥＬＬは放電電流ｉＳＲＣＤＩＳとほぼ等しい。一例では、セル電流ｉＣＥＬＬの大きさは最大８０ｍＡ程度であるのに対し、キーパー電流ｉＳＲＣＰＲＥの大きさは数百μＡ（マイクロアンペア）であり、セル電流ｉＣＥＬＬの最大値の１００分の１程度である。

放電電流ｉＳＲＣＤＩＳの大きさは、ＮＭＯＳトランジスタＭＮ１によって制御される。ＮＭＯＳトランジスタＭＮ１の導通の程度は、オペアンプＳＲＣＡＭＰの出力信号ＧＳＲＣによって制御される。出力信号ＧＳＲＣは、オペアンプＳＲＣＡＭＰによるソース線ＣＥＬＳＲＣの電位と参照電位ＶＲＥＦとの比較結果を表すアナログ信号である。従って、参照電位ＶＲＥＦと比較してソース線ＣＥＬＳＲＣの電位が高いほど、出力信号ＧＳＲＣの値が正に大となり、ＮＭＯＳトランジスタＭＮ１の導通の程度が高くなり、放電電流ｉＳＲＣＤＩＳが大きくなり、その結果、ソース線ＣＥＬＳＲＣの電位が低下する。逆に、参照電位ＶＲＥＦと比較してソース線ＣＥＬＳＲＣの電位が低いほど、出力信号ＧＳＲＣの値が負に大となり、ＮＭＯＳトランジスタＭＮ１の導通の程度が低くなり、放電電流ｉＳＲＣＤＩＳが小さくなり、その結果、ソース線ＣＥＬＳＲＣの電位が上昇する。このようにして、ソース線ＣＥＬＳＲＣの電位は、常に参照電位ＶＲＥＦに近づくようにフィードバック制御され続ける。

一方、セル電流検知部２４においては、参照電流源ＲＥＦＣＧから疑似ソース線ＳＲＣ＿ＭＯＮに参照電流ｉＴＡＲＧＥＴが流れ込む。一方、疑似ソース線ＳＲＣ＿ＭＯＮからは、ＮＭＯＳトランジスタＭＮ２を介して、放電電流ｉＤＩＳが流出する。このため、疑似ソース線ＳＲＣ＿ＭＯＮの電位は、流入する参照電流ｉＴＡＲＧＥＴと、流出する放電電流ｉＤＩＳとのバランスによって変動する。疑似ソース線ＳＲＣ＿ＭＯＮの電位が参照電位ＶＲＥＦよりも高いと、オペアンプＡＭＰの出力信号ＦＬＡＧは「Ｈ」となる。一方、疑似ソース線ＳＲＣ＿ＭＯＮの電位が参照電位ＶＲＥＦよりも低いと、オペアンプＡＭＰの出力信号ＦＬＡＧは「Ｌ」となる。

そして、参照電流ｉＴＡＲＧＥＴの大きさは、セル電流ｉＣＥＬＬの目標値に設定されている。また、オペアンプＳＲＣＡＭＰの出力信号ＧＳＲＣは、ＮＭＯＳトランジスタＭＮ１のゲート電極に入力されると共に、ＮＭＯＳトランジスタＭＮ２のゲート電極にも入力されるため、ＮＭＯＳトランジスタＭＮ２はＮＭＯＳトランジスタＭＮ１と連動する。また、ＮＭＯＳトランジスタＭＮ２の特性はＮＭＯＳトランジスタＭＮ１の特性と等しいため、放電電流ｉＤＩＳは放電電流ｉＳＲＣＤＩＳと等しい。このため、セル電流ｉＣＥＬＬの大きさが参照電流ｉＴＡＲＧＥＴの大きさと等しければ、疑似ソース線ＳＲＣ＿ＭＯＮに対する流入電流と流出電流の比は、ソース線ＣＥＬＳＲＣに対する流入電流と流出電流の比とほぼ等しくなるため、疑似ソース線ＳＲＣ＿ＭＯＮの電位は参照電位ＶＲＥＦとほぼ等しくなる。

以上の説明をまとめると、ＮＭＯＳトランジスタＭＮ１及びオペアンプＳＲＣＡＭＰによりソース線ＣＥＬＳＲＣの電位はほぼ一定に保たれるため、セル電流ｉＣＥＬＬは放電電流ｉＳＲＣＤＩＳとほぼ等しくなる。また、上述の如く、放電電流ｉＳＲＣＤＩＳは放電電流ｉＤＩＳと等しい。このため、仮に、セル電流ｉＣＥＬＬが参照電流ｉＴＡＲＧＥＴよりも大きいと、参照電流ｉＴＡＲＧＥＴよりも放電電流ｉＤＩＳが大きくなり、疑似ソース線ＳＲＣ＿ＭＯＮの電位が低下し、参照電位ＶＲＥＦよりも低くなる。この結果、オペアンプＡＭＰの出力信号ＦＬＡＧの値は「Ｌ」となる。一方、仮に、セル電流ｉＣＥＬＬが参照電流ｉＴＡＲＧＥＴよりも小さいと、参照電流ｉＴＡＲＧＥＴよりも放電電流ｉＤＩＳが小さくなり、疑似ソース線ＳＲＣ＿ＭＯＮの電位が上昇し、参照電位ＶＲＥＦよりも高くなる。この結果、オペアンプＡＭＰの出力信号ＦＬＡＧの値は「Ｈ」となる。このように、出力信号ＦＬＡＧの値により、参照電流ｉＴＡＲＧＥＴの大きさを基準として、セル電流ｉＣＥＬＬの大きさを判定することができる。

＜３−２＞セル電流の大きさの制御
次に、上述のセル電流の大きさの判定結果に基づいて、セル電流の大きさを制御する方法について説明する。
セル電流検知部２４のオペアンプＡＭＰから出力された出力信号ＦＬＡＧは、コントローラ２５に入力される。そして、コントローラ２５が、出力信号ＦＬＡＧの値に基づいて、ビット線ＢＬに印加する電位を表す信号ＶＢＬ＿ＤＡＣを生成し、センスアンプ制御回路２３に対して出力する。センスアンプ制御回路２３は、信号ＶＢＬ＿ＤＡＣ及びソース線ＣＥＬＳＲＣの電位に基づいて、ビット線ＢＬに印加する電位ＶＢＬ及びセンスアンプ２１の基準電位ＳＡＳＲＣを生成し、これらをセンスアンプ２１に対して出力する。センスアンプ２１は、電位ＶＢＬに基づいて、ＮＭＯＳトランジスタＭＰ０のゲート電位ＶＢＬＣを制御する。これにより、ＮＭＯＳトランジスタＭＰ０の導通の程度が制御され、ビット線ＢＬの電位（ビット線電位）が電位ＶＢＬに制御される。すなわち、センスアンプ制御回路２３が生成した電位ＶＢＬが、実際にビット線ＢＬに印加される。ビット線電位が制御されると、読出対象としているメモリセルトランジスタのドレイン−ソース間電圧が制御されるため、ドレイン−ソース間電流が制御され、ＯＮセル電流が制御される。

より具体的には、出力信号ＦＬＡＧの値が「Ｌ」であるとき、すなわち、セル電流ｉＣＥＬＬが参照電流ｉＴＡＲＧＥＴよりも大きいときは、コントローラ２５が信号ＶＢＬ＿ＤＡＣの値を連続的に減少させることにより、センスアンプ制御回路２３が電位ＶＢＬを低下させていく。これにより、センスアンプ２１がＮＭＯＳトランジスタＭＰ０のゲート電位ＶＢＬＣを低下させて、ビット線電位を低くする。この結果、セル電流ｉＣＥＬＬが小さくなる。セル電流ｉＣＥＬＬが小さくなると、放電電流ｉＳＲＣＤＩＳも小さくなり、これに連動して放電電流ｉＤＩＳも小さくなり、疑似ソース線ＳＲＣ＿ＭＯＮの電位が上昇し、出力信号ＦＬＡＧの値が「Ｌ」から「Ｈ」に切り替わる。この時点で、コントローラ２５は、信号ＶＢＬ＿ＤＡＣの値を固定する。

一方、出力信号ＦＬＡＧの値が「Ｈ」であるとき、すなわち、セル電流ｉＣＥＬＬが参照電流ｉＴＡＲＧＥＴよりも小さいときは、コントローラ２５が信号ＶＢＬ＿ＤＡＣの値を連続的に増加させることにより、センスアンプ制御回路２３が電位ＶＢＬを上昇させていく。これにより、センスアンプ２１がＮＭＯＳトランジスタＭＰ０のゲート電位ＶＢＬＣを上昇させ、ビット線ＢＬの電位を高くする。この結果、セル電流ｉＣＥＬＬが大きくなる。セル電流ｉＣＥＬＬが大きくなると、放電電流ｉＤＩＳも大きくなり、疑似ソース線ＳＲＣ＿ＭＯＮの電位が低下し、出力信号ＦＬＡＧの値が「Ｈ」から「Ｌ」に切り替わる。この時点で、コントローラ２５は、信号ＶＢＬ＿ＤＡＣの値を固定する。

このようにして、出力信号ＦＬＡＧの値が切り替わるまで信号ＶＢＬ＿ＤＡＣの値を変化させることにより、適切なビット線電位を見出し、セル電流ｉＣＥＬＬの大きさを参照電流ｉＴＡＲＧＥＴの大きさに収斂させることができる。この結果、図３（ａ）に示すように、Ｗ／Ｅ回数がまだ少ない段階においては、ビット線電位を低くしてセル電流ｉＣＥＬＬを抑え、Ｗ／Ｅ回数の増加に伴ってメモリが劣化してきたら、ビット線電位を高くして必要なセル電流ｉＣＥＬＬを確保することができる。この場合、制御電位、すなわち、メモリセルトランジスタＭＴからデータを読み出すときにＮＭＯＳトランジスタＭＮ０の制御電極に印加されるゲート電位ＶＢＬＣは、半導体記憶装置１の耐用期間全体にわたって、経時的に、ＮＭＯＳトランジスタＭＮ０の導通の程度が増加する方向に変化する。また、本実施形態においては、１ページ、すなわち、１本のワード線ＷＬを共有する複数個のメモリセルトランジスタＭＴからなる組毎に、セル電流の大きさを判定し、セル電流の大きさを制御している。このため、ゲート電位ＶＢＬＣも、１本のワード線ＷＬを共有する複数個のメモリセルトランジスタＭＴからなる組毎に設定される。

＜４＞ポジティブＣＥＬＳＲＣ方式
次に、各メモリセルトランジスタＭＴが多値（３値以上）のデータを記憶する場合に、ワード線ＷＬに負電位を印加することなく、読出電位の一部を負電位とする動作について説明する。
図４（ａ）及び（ｂ）は、横軸に閾値をとり、縦軸に頻度をとって、メモリセルトランジスタの閾値分布を例示するグラフ図であり、（ａ）はポジティブセンス方式を示し、（ｂ）はネガティブセンス方式を示す。

以下、メモリセルトランジスタＭＴに４値（２ビット）のデータを記憶させる場合を例に挙げて説明する。
図４（ａ）及び（ｂ）に示すように、メモリセルトランジスタＭＴに４値のデータを記憶させる場合、メモリセルトランジスタＭＴの閾値分布は、４水準に分離される。すなわち、電荷蓄積層１４に電荷が蓄積されていない閾値分布Ｅと、電荷蓄積層１４に電荷が注入されることによって生成される３つの閾値分布Ａ、Ｂ、Ｃが存在する。閾値分布Ｅと閾値分布Ａとを判別するための読出電位を読出電位αとし、閾値分布Ａと閾値分布Ｂとを判別するための読出電位を読出電位βとし、閾値分布Ｂと閾値分布Ｃとを判別するための読出電位を読出電位γとする。

図４（ａ）は、ポジティブセンス方式を示している。ポジティブセンス方式とは、電荷を注入することにより生成される閾値分布、すなわち、閾値分布Ｅ以外の閾値分布Ａ、Ｂ、Ｃを、全て０Ｖ以上とする方法である。これにより、読出電位α、β、γを全て０Ｖ以上とすることができる。なお、閾値分布の中央値は、書込電圧を調整することにより、制御可能である。

ポジティブセンス方式においては、読出電位α、β、γを全て０Ｖ以上にできるため、負電位の昇圧回路を設ける必要がない。また、負電位が印加されるｐ形ウェルを接地電位が印加されるｐ形ウェルから分離するために、製造プロセスを変更する必要がない。このように、ポジティブセンス方式は、半導体記憶装置の構成及び製造プロセスが簡略であり、従って低コストであるというメリットがある。

一方で、ポジティブセンス方式においては、高電位側の閾値分布が中性状態から大きく隔たってしまうため、メモリセルトランジスタを微細化すると、長期間にわたって電荷を保持することが困難になる。例えば、図４（ａ）に破線で示すように、メモリセルトランジスタが長期間放置されると、最も高い閾値分布Ｃが下方にシフトしてしまい、閾値分布Ｂと重なってしまう。この場合、読出電位γを用いてデータの読み出しを行うと、読出エラーが発生する。このように、ポジティブセンス方式には、メモリセルの微細化及び多値化が進むと、信頼性の確保が困難になるというデメリットがある。

一方、図４（ｂ）は、ネガティブセンス方式を示している。ネガティブセンス方式とは、閾値分布Ａ、Ｂ、Ｃの電位を全体的に低下させることにより、閾値分布の一部を負電位とする方法である。図４（ｂ）に示す例では、閾値分布Ａの一部を負電位としている。これにより、ポジティブセンス方式と比較して、閾値分布Ａ、Ｂ、Ｃの絶対電位を低く抑えることができる。但し、読出電位αは負電位となる。

ネガティブセンス方式においては、最も高い閾値分布Ｃの絶対電位を低くすることができるため、長期間放置しても閾値分布Ｃがシフトしにくく、読出エラーが生じにくい。このため、メモリセルの微細化及び多値化を進めても、信頼性を確保しやすいというメリットがある。

一方で、ネガティブセンス方式においては、読出電位αが負電位となるため、半導体記憶装置内に負電位の昇圧回路を設ける必要がある。また、負電位が印加されるｐ形ウェルを接地電位が印加されるｐ形ウェルから分離するために、製造プロセスを変更する必要がある。このように、ネガティブセンス方式は、半導体記憶装置の構成及び製造プロセスが複雑になり、コストが増加するというデメリットがある。

そこで、本実施形態においては、負電位を使わないネガティブセンス方式として、ポジティブＣＥＬＳＲＣ方式を採用する。ポジティブＣＥＬＳＲＣ方式は、ソース電位調整回路２２及びセンスアンプ制御回路２３を設けることにより、実現することができる。以下、この動作について説明する。

上述の如く、本実施形態に係る半導体記憶装置１においては、ソース電位調整回路２２の動作により、ソース線ＣＥＬＳＲＣの電位が正の参照電位ＶＲＥＦに維持されている。また、センスアンプ制御回路２３の動作により、ビット線ＢＬの電位ＶＢＬが、ソース線ＣＥＬＳＲＣの電位に基づいて生成されている。そこで、図４（ｂ）に示すように、閾値分布Ａ、Ｂ、Ｃをネガティブセンス方式で設定した上で、参照電位ＶＲＥＦを、負の読出電位αの反数（−α）に設定する。すなわち、ＶＲＥＦ＝−α（＞０）とする。これにより、ソース線ＣＥＬＳＲＣの電位が−α（＞０）となり、ビット線ＢＬの電位ＶＢＬがこのソース線ＣＥＬＳＲＣの電位を基準に設定される。この状態で、ワード線ＷＬに接地電位（０Ｖ）を印加すれば、ソース線及びビット線に対して、ワード線ＷＬの電位を相対的に負（α）とすることができるため、相対的に負の読出電位αを実現できる。

このように、本実施形態によれば、回路系全体の基準電位となるソース線ＣＥＬＳＲＣの電位を、−α（＞０）だけ持ち上げることにより、ワード線ＷＬの電位が０Ｖであっても、ネガティブセンスを実現することができる。これにより、負電位の昇圧回路及びｐ形ウェルの分離構造等を形成することなく、閾値分布Ｃの絶対電位を低下させて、信頼性を確保することができる。

次に、本実施形態の効果について説明する。
上述の如く、本実施形態においては、参照電流ｉＴＡＲＧＥＴを基準として、セル電流ｉＣＥＬＬの大小を判定することができる。そして、この判定結果に基づいて、ＮＭＯＳトランジスタＭＰ０のゲート電位ＶＢＬＣを制御することにより、ビット線ＢＬの電位を制御し、セル電流ｉＣＥＬＬを制御することができる。これにより、ＯＮセル電流を一定の分布に保ち、読出エラーの発生を抑制しつつ、消費電流を抑えることができる。例えば、Ｗ／Ｅ回数が少ない段階においてはビット線電位を低くして、過剰なセル電流を流すことを防止し、Ｗ／Ｅ回数が増えた状態においてはビット線電位を高くして、ＯＮセル電流を確保し読み出しの信頼性を担保することができる。この結果、製品に要求されるＷ／Ｅ回数の実力値を担保しつつ、半導体記憶装置１の使用期間全体で見ると、消費電流を低減することができる。

また、本実施形態によれば、ＯＮセル電流の大きさが常に一定となるため、ビット線の充電時間等の時間パラメータも一意に決定することができる。これにより、半導体記憶装置１の動作の高速化を図ると共に、消費電流をより一層低減することができる。

更に、本実施形態においては、上述のポジティブＣＥＬＳＲＣ方式を実現することができるため、半導体記憶装置のコストを抑えつつ、信頼性を確保することができる。また、ソース線ＣＥＬＳＲＣにキーパー電流ｉＳＲＣＰＲＥを供給することにより、セル電流ｉＣＥＬＬの大きさにかかわらずソース線ＣＥＬＳＲＣの電位を一定電位（−α）に維持することができるため、ポジティブＣＥＬＳＲＣ方式を確実に実現することができる。

なお、本実施形態においては、参照電流ｉＴＡＲＧＥＴをセル電流ｉＣＥＬＬの目標値に設定する例を示したが、これには限定されない。参照電流ｉＴＡＲＧＥＴ及びＮＭＯＳトランジスタＭＮ２を、セル電流ｉＣＥＬＬ及びＮＭＯＳトランジスタＭＮ１に対して、一定の比率で縮小してもよい。これにより、セル電流検知部２４に流れる電流を抑えつつ、セル電流ｉＣＥＬＬの大きさを判定することができる。上述の如く、セル電流ｉＣＥＬＬは例えば最大８０ｍＡ程度の大きな電流であるため、参照電流ｉＴＡＲＧＥＴをセル電流ｉＣＥＬＬに対して一定の比率で縮小することにより、消費電流を効果的に低減することができる。

また、本実施形態においては、コントローラ２５が出力信号ＦＬＡＧに基づいて信号ＶＢＬ＿ＤＡＣを生成する例を示したが、これには限定されない。例えば、半導体記憶装置１の使用者が、出力信号ＦＬＡＧに基づいて、信号ＶＢＬ＿ＤＡＣを手動で設定してもよい。例えば、信号ＶＢＬ＿ＤＡＣの値を連続的に変化させながら、信号ＦＬＡＧの値が遷移するポイントを探してもよい。

次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体記憶装置を例示する回路図である。
図５に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、コントローラ２５（図１参照）の替わりに、ビット線電位調整部２６を有する点が異なっている。本実施形態においては、出力信号ＦＬＡＧはコントローラ２５（図１参照）ではなくビット線電位調整部２６に入力され、信号ＶＢＬ＿ＤＡＣはコントローラ２５ではなくビット線電位調整部２６によって生成される。

７．ビット線電位調整部２６について
ビット線電位調整部２６は、アンドゲート回路ＡＮＤ及びカウンタＣＮＴを有する。アンドゲート回路ＡＮＤには、半導体記憶装置２の基本クロックＢＡＳＥ＿ＣＬＫ及びオペアンプＡＭＰの出力信号ＦＬＡＧが入力される。アンドゲート回路ＡＮＤは、基本クロックＢＡＳＥ＿ＣＬＫ及び出力信号ＦＬＡＧの論理積として、カウントクロックＣＮＴ＿ＣＬＫを出力する。カウンタＣＮＴには、このカウントクロックＣＮＴ＿ＣＬＫの他に、ビット線電位を調整する期間にアサートされる信号ＭＥＡＳ＿ＥＮＢが入力される。カウンタＣＮＴは、信号ＭＥＡＳ＿ＥＮＢの値が「Ｈ」である期間中にカウントクロックＣＮＴ＿ＣＬＫに同期して信号ＶＢＬ＿ＤＡＣの値をインクリメント（カウントアップ）し、センスアンプ制御回路２３に対して出力する。信号ＶＢＬ＿ＤＡＣは、例えば４ビットのデジタル信号である。センスアンプ制御回路２３は、信号ＶＢＬ＿ＤＡＣの値が大きいほど、ＮＭＯＳトランジスタＭＮ０を流れる電流が大きくなるように電位ＶＢＬを設定し、センスアンプ２１は、この電位ＶＢＬに応じてゲート電位ＶＢＬＣを設定する。
本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

次に、本実施形態に係る半導体記憶装置の動作について説明する。
前述の第１の実施形態において説明した＜１＞〜＜４＞の動作は、本実施形態においても実行される。以下、本実施形態に独自の動作について説明する。

＜５＞セル電流の大きさの制御
先ず、ビット線電位調整部２６、センスアンプ制御回路２３及びセンスアンプ２１が、セル電流の大きさの判定結果を表す出力信号ＦＬＡＧに基づいてセル電流の大きさを制御する方法について説明する。
図６は、横軸に時間をとり、縦軸に各信号、電位及び電流をとって、本実施形態に係る半導体記憶装置の動作を示すタイミングチャート図である。

図５及び図６に示すように、前提条件として、基本クロックＢＡＳＥ＿ＣＬＫは恒常的にアンドゲート回路ＡＮＤに入力されている。また、初期状態においては、信号ＭＥＡＳ＿ＥＮＢの値は「Ｌ」であり、信号ＶＢＬ＿ＤＡＣの値は「０」である。更に、ビット線ＢＬの電位ＶＢＬはソース線ＣＥＬＳＲＣの電位に等しく、従って、セル電流ｉＣＥＬＬは流れていない。

前述の如く、セル電流ｉＣＥＬＬが参照電流ｉＴＡＲＧＥＴよりも小さいと、オペアンプＡＭＰの出力信号ＦＬＡＧの値は「Ｈ」となる。出力信号ＦＬＡＧの値が「Ｈ」であると、アンドゲート回路ＡＮＤは、基本クロックＢＡＳＥ＿ＣＬＫと同じ周期のカウントクロックＣＮＴ＿ＣＬＫを出力する。但し、この段階では、信号ＭＥＡＳ＿ＥＮＢの値は「Ｌ」であるため、信号ＶＢＬ＿ＤＡＣの値は「０」のままである。

この状態で、ビット線電位の調整を開始する。このとき、信号ＭＥＡＳ＿ＥＮＢの値が「Ｌ」から「Ｈ」に切り替わる。これにより、カウンタＣＮＴがカウントクロックＣＮＴ＿ＣＬＫに同期して信号ＶＢＬ＿ＤＡＣのインクリメントを開始し、信号ＶＢＬ＿ＤＡＣの値を１ずつ増加させる。

センスアンプ制御回路２３は、信号ＶＢＬ＿ＤＡＣの値が増加すると、これに対応させてビット線に印加する電位ＶＢＬを増加させ、センスアンプ２１に対して出力する。センスアンプ２１は、電位ＶＢＬの増加に対応させてゲート電位ＶＢＬＣを段階的に増加させることにより、ＮＭＯＳトランジスタＭＮ０の導通の程度を段階的に向上させる。これにより、ビット線ＢＬの電位が段階的に向上する。すなわち、センスアンプ制御回路２３が生成した電位ＶＢＬと同じ電位が、実際にビット線ＢＬに印加される。この結果、セル電流ｉＣＥＬＬが流れ始め、段階的に増加する。

そして、セル電流ｉＣＥＬＬが参照電流ｉＴＡＲＧＥＴよりも大きくなると、オペアンプＡＭＰの出力信号ＦＬＡＧの値が「Ｈ」から「Ｌ」に切り替わる。これにより、アンドゲート回路ＡＮＤがカウントクロックＣＮＴ＿ＣＬＫの出力を停止し、カウンタＣＮＴが信号ＶＢＬ＿ＤＡＣのインクリメントを停止する。この結果、信号ＶＢＬ＿ＤＡＣの値が固定され、カウンタＣＮＴに保持される。図６に示す例では、信号ＶＢＬ＿ＤＡＣの値は「８」で固定される。従って、電位ＶＢＬも固定され、ゲート電位ＶＢＬＣも固定され、実際のビット線電位も固定される。この結果、ＯＮセル電流の大きさも固定される。このようにして、出力信号ＦＬＡＧに基づいてビット線電位が自動的に調整され、ＯＮセル電流の大きさが制御される。

＜６＞セル電流の判定及び制御を行うタイミング
次に、ＮＡＮＤ型フラッシュメモリの書込動作及び読出動作の中で、上述のセル電流の大きさの判定及び制御を行うタイミングについて説明する。
図７（ａ）は本実施形態の書込動作のシーケンスを例示する図であり、（ｂ）は読出動作のシーケンスを例示する図である。

ＮＡＮＤ型フラッシュメモリにおいて、データの書込動作は、メモリセルトランジスタへのデータの書き込み（プログラム）と、メモリセルトランジスタにデータが書き込まれたか否かの検証（ベリファイ）とを交互に行う。そして、ベリファイ動作は、データの読出動作と同じ条件で行う。このため、ベリファイ動作及び読出動作において、個別にビット線電位を調整すると、読出結果にズレが生じてしまう。従って、いずれか一方の動作において調整したビット線電位を、共通で使用することが好ましい。また、メモリセルトランジスタに実際のデータが書き込まれた状態でセル電流の大きさを判定すると、読出対象となるページに書き込まれたデータパターンによってセル電流の大きさが異なってしまうため、調整されるビット線電位に誤差が生じる。このため、常に同一のデータパターンを用いてビット線電位を調整することが好ましい。

これらの条件を考慮すると、図７（ａ）に示すように、セル電流の大きさの判定及び制御は、書込動作のシーケンスの最初のステップＷ０、すなわち、ステップＷ１に示す最初のプログラム工程の直前に行うことが好ましい。その理由は、ステップＷ０においては、読出対象となるページを構成する全てのメモリセルトランジスタが消去状態にあることが保証されているからである。このため、常に同じデータパターンを用いて、セル電流の大きさの判定及び制御を行うことができる。なお、図４（ａ）及び（ｂ）に示すように、消去状態にあるメモリセルトランジスタの閾値は、閾値分布Ｅに従っている。このため、ステップＷ０に示す状態は、セル電流が最も大きくなる状態である。

そして、ステップＷ０においてセル電流の大きさの判定及び制御を行った後、メモリセルトランジスタへのデータの書き込み（プログラム）及び検証（ベリファイ）を交互に行う。このとき、ステップＷ１に示す最初のプログラム工程において、ステップＷ０において決定したビット線電位を表す信号ＶＢＬ＿ＤＡＣの値（例えば「８」）を、同じページに属するメモリセルトランジスタに書き込む。一方、ステップＷ２、Ｗ４、Ｗ６、・・・に示すベリファイ動作においては、カウンタＣＮＴに保持された信号ＶＢＬ＿ＤＡＣの値を用いて、ビット線電位を調整する。

一方、データの読出動作においては、カウンタＣＮＴに保持された信号ＶＢＬ＿ＤＡＣの値を使用することはできない。なぜならば、ＮＡＮＤフラッシュメモリは不揮発性メモリであるため、書込動作と読出動作との間で電源供給が断たれる可能性があり、カウンタＣＮＴがカウント値を保持できないからである。

このため、本実施形態においては、図７（ｂ）に示すように、読出動作を２段階に分けて実行する。先ず、ステップＲ１に示すように、読出対象となるページから信号ＶＢＬ＿ＤＡＣの値を読み出す。この値は、上述のステップＷ１において書き込まれたものである。このとき、ビット線電位は調整されていない固定電位とする。次に、ステップＲ２に示すように、ステップＲ１において読み出された信号ＶＢＬ＿ＤＡＣの値を用いてビット線電位を調整した上で、このページに属するメモリセルトランジスタから、実際のデータを読み出す。

なお、ステップＷ１において信号ＶＢＬ＿ＤＡＣの値を書き込む際には、閾値分布Ｅ及びＣのみを使用し、閾値分布Ａ及びＢを使用せずに書き込んでもよい。これにより、データの記録密度は低下するが、読出動作が容易になる。この結果、ステップＲ１において信号ＶＢＬ＿ＤＡＣの値を読み出す際に、ビット線が完全に充電される前に読み出すことができ、読出動作に要する時間を短縮できると共に、消費電流を低減することができる。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。

次に、本実施形態の効果について説明する。
上述の如く、本実施形態においては、ビット線電位調整部２６を設けることにより、外部からビット線電位を操作することなく、適切なビット線電位を自動的に調整することができる。これにより、セル電流を頻繁に精度良く制御し、消費電流をより効果的に低減することができる。また、セル電流の大きさの判定及び制御を書込動作のシーケンスの最初に行うことにより、常に同一のデータパターンでセル電流の大きさを判定することができ、ビット線電位を精度良く調整することができる。更に、あるページについてのビット線電位の調整結果を同じページに書き込んでおくことにより、この調整結果をデータの読出動作においても使用することができる。この結果、ベリファイ動作と読出動作との間で、共通のビット線電位を使用することができ、読出動作の精度が向上する。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。

次に、第３の実施形態について説明する。
図８は、本実施形態に係る半導体記憶装置を例示する回路図である。
図８に示すように、本実施形態に係る半導体記憶装置３は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、ソース電位調整回路２２がＰＭＯＳトランジスタＭＰ１及びインバータＩＮＶを有する点が異なっている。ＰＭＯＳトランジスタＭＰ１は、電源電位ＶＤＤと定電流源ＳＲＣＣＧとの間に接続されて、キーパー電流ｉＳＲＣＰＲＥのオン／オフを制御するスイッチング素子である。ＰＭＯＳトランジスタＭＰ１のゲート電極にはインバータＩＮＶの出力が入力される。インバータＩＮＶの入力端子にはオペアンプＡＭＰの出力信号ＦＬＡＧが入力される。

次に、本実施形態に係る半導体記憶装置の動作について説明する。
前述の第１の実施形態において説明した＜１＞書込動作及び読出動作と、＜４＞ポジティブＣＥＬＳＲＣ方式は、本実施形態においても実行される。以下、本実施形態に独自の動作について説明する。

＜７＞キーパー電流のオン／オフ制御
上述の如く、キーパー電流ｉＳＲＣＰＲＥは、セル電流ｉＣＥＬＬが極めて小さい場合に、ソース線ＣＥＬＳＲＣの電位を維持するための最低保障電流である。このため、キーパー電流ｉＳＲＣＰＲＥは、セル電流ｉＣＥＬＬがある程度大きい場合には不要である。キーパー電流ｉＳＲＣＰＲＥはセル電流ｉＣＥＬＬと比較すると小さいものの、前述の第１及び第２の実施形態においては恒常的に流れているため、全体としては無視できない量となる。そこで、本実施形態においては、セル電流ｉＣＥＬＬが大きいときは、キーパー電流ｉＳＲＣＰＲＥを停止する。

具体的には、セル電流検知部２４において、参照電流ｉＴＡＲＧＥＴの大きさを、キーパー電流ｉＳＲＣＰＲＥを必要とするか不要とするかのセル電流ｉＣＥＬＬの境界値、すなわち、キーパー電流ｉＳＲＣＰＲＥが不要であるセル電流ｉＣＥＬＬの範囲の下限値に相当する大きさに設定する。

そうすると、セル電流ｉＣＥＬＬがこの参照電流ｉＴＡＲＧＥＴに相当する大きさよりも大きい場合には、放電電流ｉＳＲＣＤＩＳも大きく、これに連動して、放電電流ｉＤＩＳも参照電流ｉＴＡＲＧＥＴよりも大きい。このため、疑似ソース線ＳＲＣ＿ＭＯＮの電位が低下し、信号ＦＬＡＧの値が「Ｌ」となる。これにより、インバータＩＮＶの出力信号の値が「Ｈ」となり、ＰＭＯＳトランジスタＭＰ１がオフ状態となり、ソース線ＣＥＬＳＲＣに対するキーパー電流ｉＳＲＣＰＲＥの供給が停止する。一方、セル電流ｉＣＥＬＬが参照電流ｉＴＡＲＧＥＴ相当量よりも小さい場合には、信号ＦＬＡＧの値が「Ｈ」となり、ＰＭＯＳトランジスタＭＰ１がオン状態となり、ソース線ＣＥＬＳＲＣにキーパー電流ｉＳＲＣＰＲＥが供給される。このようにして、キーパー電流ｉＳＲＣＰＲＥのオン／オフを制御することができる。

次に、本実施形態の効果について説明する。
本実施形態においては、セル電流が大きいときにはキーパー電流を停止することができる。これにより、消費電流を低減することができる。

なお、本実施形態においては、オペアンプＡＭＰの入力側の接続を逆にしてもよい。すなわち、オペアンプＡＭＰの正極側入力端子に参照電位ＶＲＥＦを入力し、負極側入力端子を疑似ソース線ＳＲＣ＿ＭＯＮに接続してもよい。これにより、インバータＩＮＶを省略することができる。

また、本実施形態は、前述の第１又は第２の実施形態と組み合わせることもできる。但し、第１及び第２の実施形態において設定する参照電流ｉＴＡＲＧＥＴの大きさは、セル電流ｉＣＥＬＬの目標値に相当し、本実施形態において設定する参照電流ｉＴＡＲＧＥＴの大きさは、キーパー電流ｉＳＲＣＰＲＥの要／不要の境界のセル電流ｉＣＥＬＬに相当するため、両者は相互に異なっている。このため、本実施形態を第１又は第２の実施形態と組み合わせる場合には、セル電流検知部２４を２つ設け、一方では参照電流ｉＴＡＲＧＥＴの大きさをセル電流ｉＣＥＬＬの目標値相当量とすると共に出力信号ＦＬＡＧをコントローラ２５又はビット線電位調整部２６に対して出力させ、他方では参照電流ｉＴＡＲＧＥＴの大きさをキーパー電流ｉＳＲＣＰＲＥの要不要の境界値相当量とすると共に出力信号ＦＬＡＧをインバータＩＮＶに対して出力させる。

本実施形態を前述の第１の実施形態と組み合わせれば、前述の＜１＞〜＜４＞及び＜７＞の動作が実行される。また、本実施形態を前述の第２の実施形態と組み合わせれば、前述の＜１＞〜＜７＞の動作が全て実行される。このように、本実施形態を前述の第１又は第２の実施形態と組み合わせることにより、本実施形態の効果に加えて、第１又は第２の実施形態の効果も得ることができる。

以上説明した実施形態によれば、消費電流が少ない半導体記憶装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

１、２、３：半導体記憶装置、１０：シリコン基板、１１：ＳＴＩ、１２：アクティブエリア、１３：ゲート絶縁膜、１４：電荷蓄積層、１５：ビット線コンタクト、１６：層間絶縁膜、２０：メモリセル部、２１：センスアンプ、２２：ソース電位調整回路、２３：センスアンプ制御回路、２４：セル電流検知部、２５：コントローラ、２６：ビット線電位調整部、ＡＭＰ：オペアンプ、ＡＮＤ：アンドゲート回路、ＢＡＳＥ＿ＣＬＫ：基本クロック、ＢＬ：ビット線、ＣＥＬＳＲＣ：ソース線、ＣＮＴ：カウンタ、ＣＮＴ＿ＣＬＫ：カウントクロック、ＦＬＡＧ：出力信号、ＧＮＤ：接地電位、ＧＳＲＣ：出力信号、ｉＣＥＬＬ：セル電流、ｉＤＩＳ：放電電流、ＩＮＶ：インバータ、ｉＳＲＣＤＩＳ：放電電流、ｉＳＲＣＰＲＥ：キーパー電流、ｉＴＡＲＧＥＴ：参照電流、ＭＥＡＳ＿ＥＮＢ：信号、ＭＮ０、ＭＮ１、ＭＮ２：ＮＭＯＳトランジスタ、ＭＰ０、ＭＰ１：ＰＭＯＳトランジスタ、ＭＴ：メモリセルトランジスタ、ＲＥＦＣＧ：参照電流源、ＳＡＳＲＣ：基準電位、ＳＧ：選択ゲート線、ＳＲＣＡＭＰ：オペアンプ、ＳＲＣＣＧ：定電流源、ＳＲＣ＿ＭＯＮ：疑似ソース線、ＳＴ：選択トランジスタ、ＶＢＬ：電位、ＶＢＬＣ：ゲート電位、ＶＢＬ＿ＤＡＣ：信号、ＶＤＤ：電源電位、ＶＲＥＦ：参照電位、ＷＬ：ワード線

Claims (10)

1. 一端が第１の電源電位に接続される第１の電流制御用トランジスタと、
   前記第１の電流制御用トランジスタの他端に接続されるビット線と、
   一端が前記ビット線に接続されるメモリセルトランジスタと、
   前記メモリセルトランジスタの他端に接続されるソース線と、
   前記メモリセルトランジスタのゲートに接続される複数本のワード線と、
   一端が前記ソース線に接続され、他端が第２の電源電位に接続される第２の電流制御用トランジスタと、
   前記第２の電流制御用トランジスタの制御電極に、前記ソース線の電位が参照電位に近づくような電位を印加する電位印加手段と、
   前記ビット線から前記ソース線に流れるセル電流の大きさを第１の参照電流の大きさと比較するセル電流検知部と、
   前記セル電流検知部の比較結果に基づいて、前記セル電流の大きさが前記第１の参照電流の大きさに近づくように前記第１の電流制御用トランジスタの制御電極の電位を設定するセル電流制御部と、
   前記ソース線に対して一定電流を供給する一定電流源と、
   前記ビット線から前記ソース線に流れるセル電流の大きさを第２の参照電流の大きさと比較する他のセル電流検知部と、
   前記他のセル電流検知部が、前記セル電流が前記第２の参照電流よりも大きいと判定したときに、前記一定電流を停止させるスイッチング素子と、
   を備え、
   前記セル電流検知部は、
   疑似ソース線と、
   前記疑似ソース線に対して前記第１の参照電流を供給する参照電流源と、
   導電形が前記第２の電流制御用トランジスタの導電形と同じであり、一端が前記疑似ソース線に接続され、他端が前記第２の電源電位に接続され、制御電極に前記第２の電流制御用トランジスタの制御電極と同じ電位が印加される第３の電流制御用トランジスタと、
   前記疑似ソース線の電位を前記参照電位と比較する比較手段と、
   を有し、
   前記セル電流制御部は、
   クロック信号に基づいてカウンタ値を順次変化させ、前記セル電流検知部の出力が遷移したときにカウンタの動作を停止するビット線電位調整部と、
   前記カウンタ値に応じて前記第１の電流制御用トランジスタの制御電極の電位を設定する回路と、
   を有し、
   前記メモリセルトランジスタにデータを書き込む直前の期間に、前記カウンタ値に応じて前記第１の電流制御用トランジスタの制御電極に印加する制御電位を変化させ、前記セル電流検知部の出力が遷移したときの電位を前記メモリセルトランジスタからデータを読み出すときに前記制御電極に印加し、
   前記制御電位は、各前記ワード線を共有する複数のメモリセルトランジスタからなる組毎に設定され、前記設定された制御電位を表す情報を、前記制御電位が設定された組に属する前記メモリセルトランジスタに記憶し、
   前記制御電位は、その耐用期間全体にわたって、経時的に増加する半導体記憶装置。
2. 一端が第１の電源電位に接続される第１の電流制御用トランジスタと、
   前記第１の電流制御用トランジスタの他端に接続されるビット線と、
   第２の電源電位に接続されるソース線と、
   複数本のワード線と、
   を備え、
   前記ビット線と前記ソース線との間に接続され前記ワード線を制御ゲート電極としたメモリセルトランジスタからデータを読み出すときに、前記第１の電流制御用トランジスタの制御電極に印加される制御電位は、経時的に増加する半導体記憶装置。
3. 一端が第１の電源電位に接続される第１の電流制御用トランジスタと、
   前記第１の電流制御用トランジスタの他端に接続されるビット線と、
   第２の電源電位に接続されるソース線と、
   複数本のワード線と、
   を備え、
   前記ビット線と前記ソース線との間に接続され前記ワード線を制御ゲート電極としたメモリセルトランジスタからデータを読み出すときに、前記第１の電流制御用トランジスタの制御電極に印加される制御電位は、各前記ワード線を共有する複数のメモリセルトランジスタからなる組毎に設定される半導体記憶装置。
4. 前記設定された制御電位を表す情報を、前記電位が設定された組に属する前記メモリセルトランジスタに記憶する請求項３記載の半導体記憶装置。
5. 一端が第１の電源電位に接続される第１の電流制御用トランジスタと、
   前記第１の電流制御用トランジスタの他端に接続されるビット線と、
   第２の電源電位に接続されるソース線と、
   複数本のワード線と、
   を備え、
   前記ビット線と前記ソース線との間に接続され前記ワード線を制御ゲート電極としたメモリセルトランジスタにデータを書き込む直前の期間に、前記第１の電流制御用トランジスタの制御電極に印加する制御電位を変化させていき、
   前記期間の最後に前記制御電極に印加された制御電位を、前記メモリセルトランジスタからデータを読み出すときに前記制御電極に印加する半導体記憶装置。
6. 前記ビット線から前記ソース線に流れるセル電流の大きさを参照電流の大きさと比較するセル電流検知部をさらに備えた請求項２〜５のいずれか１つに記載の半導体記憶装置。
7. 一端が前記ソース線に接続され、他端が前記第２の電源電位に接続される第２の電流制御用トランジスタと、
   前記第２の電流制御用トランジスタの制御電極に、前記ソース線の電位が参照電位に近づくような電位を印加する電位印加手段と、
   をさらに備え、
   前記セル電流検知部は、
   疑似ソース線と、
   前記疑似ソース線に対して前記参照電流を供給する参照電流源と、
   導電形が前記第２の電流制御用トランジスタの導電形と同じであり、一端が前記疑似ソース線に接続され、他端が前記第２の電源電位に接続され、制御電極に前記第２の電流制御用トランジスタの制御電極と同じ電位が印加される第３の電流制御用トランジスタと、
   前記疑似ソース線の電位を前記参照電位と比較する比較手段と、
   を有した請求項６記載の半導体記憶装置。
8. 前記セル電流検知部の比較結果に基づいて、前記セル電流の大きさが前記参照電流の大きさに近づくように前記制御電位を設定するセル電流制御部をさらに備えた請求項６または７に記載の半導体記憶装置。
9. 前記セル電流制御部は、
   クロック信号に基づいてカウンタ値を順次変化させ、前記セル電流検知部の出力が遷移したときにカウンタの動作を停止するビット線電位調整部と、
   前記カウンタ値に応じて前記制御電位を設定する回路と、
   を有した請求項８記載の半導体記憶装置。
10. 前記ソース線に対して一定電流を供給する一定電流源と、
    前記ビット線から前記ソース線に流れるセル電流の大きさを参照電流の大きさと比較する他のセル電流検知部と、
    前記他のセル電流検知部が、前記セル電流が前記参照電流よりも大きいと判定したときに、前記一定電流を停止させるスイッチング素子と、
    をさらに備えた請求項２〜９のいずれか１つに記載の半導体記憶装置。

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