KR20020096876A

KR20020096876A - 반도체 기억장치

Info

Publication number: KR20020096876A
Application number: KR1020020028886A
Authority: KR
Inventors: 혼마카즈키; 와다마사시; 쿠와하라슈우이치
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 아키타덴시 가부시키가이샤
Priority date: 2001-06-20
Filing date: 2002-05-24
Publication date: 2002-12-31
Also published as: US6618298B2; JP2003007100A; US20020196672A1

Abstract

플래시 메모리의 문턱치분포 테스트에 있어서, 워드선 전환시에 테스터 측에서 공급하는 전압을 Vcc까지 리셋하지 않으면 안되었기 때문에, 테스트 소요시간이 길어진다는 과제가 있었다.

테스트시에 외부단자에서 메모리 어레이(10)로 공급되는 고전압(EXWL)을 전달하는 경로의 도중에 단일 채널형의 MOS트랜지스터로 이루어지는 스위치소자(51)를 설치하고, 워드선 전환시에 그 스위치소자를 오프시킴으로써 테스트 중에 일일이 공급전압을 리셋할 필요를 없앴다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 기억정보를 전기적으로 기록, 소거 가능한 반도체 메모리에서의 테스트시 전압전환 제어에 적용하는 특히 유효한 기술에 관한 것으로, 예컨대, 플래시 메모리에 이용하는 유효한 기술에 관한 것이다.

플래시 메모리는, 컨트롤 게이트 및 플로팅 게이트를 갖는 2중 게이트 구조의 MOSFET으로 이루어지는 불휘발성 기억소자를 메모리셀로 사용하고 있고, 플로팅 게이트의 축적전하량을 변경함으로써 MOSFET의 문턱치전압을 다르게 하여 정보를 기억할 수 있다.

이러한 플래시 메모리에 있어서는, 메모리셀로의 기록 ·소거동작에 의한 문턱치전압의 변화가, 메모리셀 끼리는 물론 동일 메모리셀에서도 동작할때마다 편차를 가지므로, 기록 ·소거후의 메모리셀의 문턱치전압은 어떤 범위에 분포하게 된다. 또, 플래시 메모리는 일반적으로, 승압회로를 포함하는 전원회로를 칩 내부에구비하여 기록이나 소거에 필요한 고전압을 발생하도록 구성되어 있으므로, 칩에 의해 발생되는 기록전압이나 소거전압에 편차가 발생하며, 이 전압의 편차에 의해 메모리셀의 문턱치전압이 칩마다 변동하게 된다.

그 때문에, 플래시 메모리에 있어서는, 테스트 모드에 의해 기록후 또는 소거후의 메모리셀의 문턱치전압이 어떻게 변화하고 있는지, 즉 문턱치전압의 분포가 어떻게 되어 있는지 조사함으로써, 그 칩의 양부(良否)나 성능을 검사하는 것이 행해진다. 그리고, 그와 같은 검사(이하, 문턱치분포 테스트라 칭함)가 행해지도록 하기 위해, 외부의 테스터에서 워드선에 대하여 소망한 전압을 인가하여 데이터의 판독이 행해지도록 구성되는 것이 많다.

문턱치분포 테스트에서는, 메모리 어레이내의 모든 메모리셀의 문턱치전압을 검출하기 위해, 선택 워드선을 전환할 필요가 있다. 또, 테스터에서의 공급전압을 소망의 워드선에 인가시키기 위해, 디코더회로를 동작시킬 필요가 있다. 이때, 테스터에서의 고전압을 인가한대로 디코더회로를 동작시키면, 워드선의 드라이버 회로나 전원회로를 구성하는 MOSFET에 고전압이 인가된 상태에서 스위칭되어 드레인전류가 흘러버리며, 그것에 의해 소자의 특성이 열화하는 등 문제가 생길 우려가 있다. 그래서, 종래의 플래시 메모리의 문턱치분포의 테스트에서는, 워드선 전환시에 테스터측에서 공급하는 전압을 일단 Vcc까지 내리는 동작(이하, 이것을 전압리셋 동작이라 칭함)을 행하도록 테스터가 구성되어 있었다.

그 때문에, 워드선의 전환에 시간이 걸려 테스트 시간이 길어짐과 동시에,테스터는 워드선 전환시에 일일이 공급전압을 리셋하지 않으면 안되기 때문에, 테스터의 부담이 커진다는 문제가 있었다.

본 발명의 목적은, 테스트시에 외부단자에 공급되는 전압을 메모리 어레이에 전달하거나 차단하거나 하기 위한 스위치와 그 제어회로를 구비하고, 외부에서의 공급전압을 이용하여 테스트를 행하는 반도체 기억장치에 있어서, 테스터가 테스트 중에 일일이 공급전압을 변경할 필요를 없애고, 이것에 의해 테스트 소요시간을 단축함과 동시에 테스터의 부담을 경감하도록 하는데 있다.

본 발명의 다른 목적은, 문턱치전압의 고저에 의해 정보를 기억하는 메모리 셀을 갖는 반도체 기억장치의 문턱치분포 테스트에 있어서, 테스터가 워드선을 전환할때에 일일이 공급전압을 변경할 필요를 없애고, 이것에 의해 테스트 소요시간을 단축함과 동시에 테스터의 부담을 경감할 수 있도록 하는데 있다.

본 발명의 상기 및 다른 목적과 신규한 특징은, 본 명세서의 기술 및 첨부한 도면으로부터 명백해질 것이다.

도 1은 본 발명을 적용하는 유효한 반도체 기억장치의 일예로서 플래시 메모리의 실시예를 나타내는 블록도이다.

도 2는 외부전압을 메모리 어레이에 전달하는 스위치와 그 제어회로와 전원회로의 구성예를 나타내는 회로 구성도이다.

도 3은 도 2의 회로에서의 각 신호의 타이밍을 나타내는 타이밍차트이다.

도 4는 실시예의 플래시 메모리에서의 외부전압을 전달하는 스위치소자와 전원전압을 전달하는 스위치소자의 구조와 누설전류의 경로를 나타내는 단면도이다.

도 5는 실시예의 플래시 메모리에 사용되는 고내압 스위치 MOSFET과 통상의 MOSFET의 구조를 나타내는 단면도이다.

도 6은 메모리 어레이와 선택회로의 개략구성을 나타내는 회로 구성도이다.

[부호의 설명]

10메모리 어레이

11제어신호의 입력버퍼회로

12어드레스 디코더회로

17데이터 입출력 버퍼회로

23전원회로

26제어회로

41 ~ 43외부단자

50전압전환 분배회로

61 ~ 65레벨 시프터

51 ~ 54전압을 전달하는 스위치소자

71, 72스위치회로

본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.

즉, 플래시 메모리와 같은 반도체 기억장치에 있어서, 테스트시에 외부단자에서 메모리 어레이로 공급되는 전압을 전달하는 경로의 도중에 단일 채널의 MOS 트랜지스터로 이루어지는 스위치소자를 설치하도록 한 것이다.

보다 구체적으로는, 복수의 메모리셀과, 제1 방향으로 배열된 복수의 메모리셀의 선택단자가 접속된 복수의 선택선과, 제2 방향으로 배열된 복수의 메모리셀의 데이터 입출력단자가 접속된 복수의 신호선을 갖는 메모리 어레이를 구비하며, 반도체 칩상에 반도체 집적회로로서 형성된 반도체 기억장치에 있어서, 상기 반도체 칩에는, 그 반도체 칩상의 회로 전체의 동작에 필요하게 되는 전원전압이 공급되는 전원단자와는 별도로, 테스트시에 상기 메모리 어레이에 공급되는 상기 전원전압과 다른 전압치의 제1 전압이 공급 가능한 외부단자가 설치되고, 그 외부단자에서 상기 메모리 어레이로 상기 제1 전압을 전달하는 경로의 도중에는 N채널형 혹은 P채널형의 MOS 트랜지스터로 이루어지는 제1 스위치소자를 설치하도록 했다.

상기한 수단에 의하면, 스위치소자를 오프시킴으로써 메모리 어레이에 공급되는 전압을 차단할 수 있으므로, 테스트 중에 일일이 공급전압을 변경할 필요가 없어지며, 이것에 의해 테스트 소요시간을 단축함과 동시에 테스터의 부담을 경감할 수 있게 된다.

여기서, 상기 테스트시에 반도체 칩의 외부에서 상기 메모리 어레이로 공급되는 상기 제1 전압은, 상기 선택선에 공급되는 것이라도 되며, 상기 신호선에 공급되는 것이라도 된다.

또, 상기 메모리셀은, 문턱치전압의 고저에 의해 정보를 기억하는 불휘발성 기억소자로 구성한다. 불휘발성 기억소자로 이루어지는 반도체 기억장치에 있어서는, 워드선에 인가하는 전압을 변경하여 판독을 행함으로써 각 기억소자의 문턱치의 분포를 검출하는 테스트가 필요하고, 이 테스트시에 워드선을 전환할때마다 테스터에서 공급하는 전압을 리셋할 필요가 없어지며, 테스트 소요시간이 단축됨과동시에 테시터의 부담이 경감되게 된다.

또한, 상기 메모리셀은 전기적으로 정보의 기록이 가능하며, 상기 반도체 칩에는 상기 전원전압과 다른 제2 전압을 생성하는 전압생성회로가 설치되며, 그 전압생성회로에서 생성된 제2 전압은 정보의 기록시에 상기 메모리 어레이로 전달되도록 구성하고, 상기 제2 전압을 상기 메모리 어레이로 전달하는 경로의 도중에 상기 제1 스위치소자가 온상태일 때는 오프상태로 제어되는 제2 스위치소자를 설치하도록 한다. 이것에 의해 제1 전압과 제2 전압이 공통의 경로를 통하여 메모리 어레이에 공급되도록 구성된 경우에, 제1 스위치소자가 온 되어 외부단자로 공급되고 있는 제1 전압을 메모리 어레이로 공급하고 있을 때는 그 전압이 전압생성회로측으로 전달되는 것을 회피할 수 있다.

또, 상기 제1 스위치소자가 오프상태로 제어되며, 상기 제2 스위치소자가 온 상태로 제어되고 있을 때에, 상기 메모리 어레이로 상기 제1 전압에 대신하여 전원전압을 공급하는 제3 스위치소자를 설치한다. 이것에 의해, 제1 스위치소자가 오프될 때에 대신하여 공급하는 전원전압을 스위치소자의 전환만으로 동일 경로를 통하여 메모리 어레이로 공급할 수 있다.

또한, 상기 제3 스위치소자가 온상태로 제어될 때, 상기 전압생성회로를 정지상태로 제어하는지, 상기 전압생성회로의 출력전압을 차단 가능한 스위치 수단을 설치하여 차단상태로 제어하도록 한다. 이것에 의해, 제3 스위치소자를 온시켜 전원전압을 메모리 어레이로 공급할 때에 전압생성회로에서 생성되는 전압의 영향을 간단히 회피할 수 있다.

또, 상기 전원전압과 다른 제1 전압이 공급 가능한 외부단자는, 칩이 외부에서 액세스 가능한 상태인지 아닌지를 나타내는 신호를 출력하는 단자로 한다. 칩이 액세스 가능한 상태인지 아닌지를 나타내는 신호는, 다른 신호에 비해 테스트시에서의 이용성이 낮으므로, 제1 전압이 공급하는 단자로서 공용함으로써 칩 전체의 단자수를 감소시킬 수 있다.

또한, 상기 제1 스위치소자는, 고내압 구조를 갖는 MOS 트랜지스터로 한다. 이것에 의해, 외부에서 공급되는 제1 전압이 비교적 높은 경우에, 이것을 차단하는 제1 스위치소자의 특성이 열화하는 것을 방지할 수 있다.

[발명의 실시형태]

이하, 본 발명의 실시예를, 도면을 이용하여 설명한다.

도 1은, 본 발명을 적용하는 유효한 불휘발성 반도체 기억장치의 일예로서 플래시 메모리의 실시예의 블록도를 나타낸다. 특히 제한되지 않지만, 이 실시예의 플래시 메모리는, 단결정 실리콘과 같은 1개의 반도체 칩(100)상에 형성된다.

도 1에서, 10은 플로팅 게이트와 컨트롤 게이트를 갖는 2중 게이트 구조의 MOSFET에 의해 구성된 메모리셀이 매트릭스 형태로 배치된 메모리 어레이로, 동일행의 메모리셀의 컨트롤 게이트는 연속하여 형성되어 선택선으로서의 워드선을 구성하고, 동일 열의 메모리셀의 데이터 입출력단자로서의 드레인 단자는 신호선으로서의 비트선에 접속되어 있다.

11은 칩 외부에서 공급되는 제어신호나 어드레스 신호를 받는 입력버퍼회로, 12는 입력버퍼회로(11)에 받아들여진 어드레스 신호를 디코드하는 디코더회로, 13은 그 디코더회로(12)의 디코드 결과에 따라 상기 메모리 어레이(10)내의 1개의 워드선을 선택 레벨로 구동하거나, 복수의 메모리셀이 형성되어 있는 웰에 동작모드나 어드레스에 따라 소정의 전압을 인가하거나 하는 워드&웰 드라이버 회로이다. 이 워드&웰 드라이버 회로(13)는, 메모리 어레이가 열방향의 비트선이 복수의 부 비트선으로 분할되고, 그 부 비트선이 세컨드 게이트라 불려지는 스위치 MOSFET을 통하여 주비트선에 접속된 구성을 갖는 경우에는, 세컨드 게이트를 제어하는 전압도 생성하도록 구성된다.

또, 도 1에서, 14는 메모리 어레이(10)내의 비트선을 선택하거나 기록 데이터나 판독 데이터를 유지하거나 하는 Y게이트&데이터 래치회로, 15는 상기 그 디코더회로(12)의 디코드 결과에 따라 상기 Y게이트&데이터 래치회로(14)내의 Y게이트를 제어하는 Y드라이버 회로, 16은 메모리 어레이(10)내에서 비트선을 통하여 판독된 데이터 신호를 증폭하는 센스앰프회로, 17은 칩 외부에서 공급되는 기록 데이터를 받거나 메모리 어레이(10)에서 판독된 데이터를 외부로 출력하거나 하는 입출력 버퍼회로이다.

또한, 18은 예비 메모리 어레이, 19는 이 예비 메모리 어레이(18)의 비트선을 선택하거나 기록 데이터나 판독 데이터를 유지하거나 하는 용장용 Y게이트&데이터 래치회로, 20은 예비 메모리 어레이(18)내에서 비트선을 통하여 판독된 데이터 신호를 증폭하는 용장용 센스앰프회로, 21은 메모리 어레이(10)내의 메모리 열을 예비 메모리 어레이(18)내의 메모리 열로 치환하는 구제데이터나 내부전원의 트리밍 데이터를 설정하는 퓨즈 및 퓨즈에 설정된 데이터를 유지하는 래치회로 등을 포함하는 구제데이터 설정회로, 22는 이 구제데이터 설정회로(21)에 설정되어 있는 구제데이터에 의거하여 입출력 버퍼회로(17)와 센스앰프회로(16) 및 용장용 센스앰프회로(20)와의 사이의 신호패스를 전환하는 라우터회로이다.

상기 구제데이터 설정회로(21)는, 특히 제한되지 않지만, 메모리 어레이(10)를 구성하는 메모리셀과 동일 구조의 불휘발성 메모리셀로 구성되어 있다. 23은 기록 또는 소거에 사용되는 고전압을 발생하는 차지펌프와 같은 승압회로를 포함하는 전원회로, 24는 그 승압회로의 동작에 필요한 클록신호를 발생하는 발진회로, 25는 전원회로(23)에서 발생된 전압에 의거하여 상기 구제데이터 설정회로(21)로의 기록을 행하는 드라이버 회로이다.

이 실시예의 플래시 메모리는, 특히 제한되지 않지만, 외부의 마이크로 프로세서나 플래시 컨트롤러 등의 제어장치에서 주어지는 커맨드(명령)를 해석하여 해당 커맨드에 대응한 처리를 실행해야 할 메모리 내부의 각 회로에 대한 제어신호를 순차 형성하여 출력하는 제어회로(스테이트 머신)(26)를 구비하고 있고, 커맨드가 주어지면 그 커맨드에 따라 내부 제어신호를 생성하고, 자동적으로 대응하는 처리를 실행하도록 구성되어 있다.

상기 제어회로(26)는, 예컨대 커맨드를 실행하는데 필요한 일련의 마이크로 명령군이 저장된 ROM(Read ·Only ·Memory)(31)을 구비하고, 마이크로 명령이 순차 실행되어 칩 내부의 각 회로에 대한 제어신호를 형성하도록 구성할 수 있다. 또한, 제어회로(26)는, 내부의 상태를 반영하는 스테이터스 레지스터를 구비하고 있다. 또, 이 실시예의 플래시 메모리에는, 외부에서 공급되는 전원전압(Vcc)의 상승을 검출하여 내부 리셋신호(RES)를 발생하는 리셋회로(27)가 설치되어 있다.

상기 전원회로(23)는, 외부에서 공급되는 전원전압(Vcc)을 승압하여 정(+)의 고전압이나 부(-)전압을 발생하는 차지펌프, 승압된 전압에 의거하여 기록전압, 소거전압, 판독전압, 검증전압 등 칩 내부에서 필요하게 되는 전압을 발생하는 정전압회로나 분압회로, 정전압회로 등에서 필요하게 되는 기준전압을 발생하는 기준전압 발생회로, 메모리의 동작상태에 따라 이들 전압 중에서 소망한 전압을 선택하여 워드&웰 드라이버 회로(13)를 통하여 메모리 어레이(10)로 공급하는 전압전환 분배회로, 이들 회로를 제어하는 전원제어회로 등으로 이루어진다. 또한, 도 1에서, 41은 외부에서 통상 동작시 및 테스트 동작시에 칩 전체의 회로 동작에 필요한 전원전압(Vcc)이 인가되는 전원전압단자, 42는 같은 접지전위(Vss)가 인가되는 전원전압단자(그랜드 단자)이다.

외부의 CPU 등에서 이 실시예의 플래시 메모리로 입력되는 제어신호로서는, 예컨대 칩 선택신호(CE)나 출력제어신호(OE), 기록제어신호(WE), 기록저지신호(WP), 리셋신호(RP) 등이 있다. 이들 제어신호와 어드레스 신호는, 칩 인에이블 신호(CE)나 기록제어신호(WE)에 따라 입력버퍼회로(11)에 받아들여진다. 한편, 기록데이터와 제어회로(26)에 대한 커맨드는, 칩인에이블 신호(CE)나 기록제어신호(WE)에 따라 입출력 버퍼회로(17)에 받아들여진다.

또한, 이 실시예에서는, 메모리 내부의 상태를 반영하는 스테이터스 레지스터의 소정의 비트에 따라, 외부에서 액세스가 가능한지 아닌지를 나타내는 레디/비지(busy)신호(RY/BY)가 외부단자(43)에서 외부로 출력되도록 구성되어 있다. 그리고, 이 실시예의 플래시 메모리에 있어서는, 테스트시에 이 외부단자(43)를 통하여 외부에서 상기 전원회로(23)에 대하여 고전압(EXWL)이 공급되도록 구성되어 있다.

도 2는, 상기 전원회로(23)의 구성과 테스트모드시에 외부의 테스터에서 상기 단자(43)로 인가되는 문턱치 검사용의 고전압(EXWL)을 워드선측으로 전달시키거나 차단하거나 하는 스위치와의 관계를 나타낸다.

도 2에서, 부호 51로 나타나 있는 것이 고전압(EXWL)을 전달시키거나 차단하거나 하는 스위치 MOSFET으로, 이 스위치 MOSFET(51)이 온됨으로써 전달된 고전압(EXWL)은, 또 전압전환 분배회로(50) 및 디코더(13)의 레벨 시프터(61)에 의해 제어되는 CMOS 스위치(52)를 통하여 워드선 드라이버(도 6의 부호 13a)에 공급된다. CMOS 스위치(52)는, 도 1에서는 워드&웰드라이버 회로(13)에 설치되어 있다고 간주할 수 있다.

상기 스위치 MOSFET(51)은, 제어회로(26)에서 공급되는 제어신호(WLCONNEXWL)를 레벨 시프트하는 레벨 시프터(62)에 의해 온, 오프 제어된다. 전압전환 분배회로(50)는, 전원회로(23)를 구성하는 다른 차지펌프에서 발생되는 승압전압이나 분압회로에서 분압된 전압을 전환하거나, 워드선 드라이버나 웰 드라이버 등의 회로에 적절 분배하여 공급하거나 한다. 또, 분배되는 전압 중 예컨대 테스트시에 비선택 워드선에 인가되는 전압(VN)은, 레벨 시프터(62)에 의해 온, 오프 제어되는 스위치 MOSFET(55)을 통하여 워드 드라이버(13a)로 공급된다.

도 2에서, 53은 통상 동작시에 전원전압(Vcc)이나 전원회로(23)에서 생성된 소정의 전압을 상기 전압전환 분배회로(50)로 공급하거나 차단하거나 하는 스위치MOSFET이고, 이 스위치 MOSFET(53)은 상기 제어회로(26)에서 공급되는 제어신호(WLCONNEXWL)를 레벨 시프트하는 레벨 시프터(63)에 의해 온, 오프 제어된다. 단, 스위치 MOSFET(53)은 레벨 시프터(63)에 의해 스위치 MOSFET(51)과 상보적으로 제어된다. 즉, 스위치 MOSFET(53)은 스위치 MOSFET(51)이 온일 때에 오프되고, 스위치 MOSFET(51)이 오프일 때에 온되며, 스위치 MOSFET(54)을 통하여 공급되는 전원전압(Vcc) 또는 스위치회로(71)를 통하여 차지펌프(80)에서 공급되는 고전압(VSG)을 전달하거나 차단하거나 한다. 이 스위치 MOSFET(53)은 전압전환 분배회로(50)를 구성하는 스위치로 간주할 수 있다.

또한, 통상 동작시에는 상기 고전압(VSG) 대신에 스위치회로(72)에서 공급되는 고전압(VWORD)이 스위치 MOSFET(53)에 공급된다. 이 고전압(VWORD)도 도시하지 않은 차지펌프에서 생성된다. 고전압(VSG)이 공급되는지 고전압(VWORD)이 공급되는지는, 상기 제어회로(26)에서 공급되는 제어신호(WL2CONVSG, WL2CONVED)에 의해 스위치회로(71, 72) 중 어느 것이 온되는가에 따라 결정된다. 또한, 문턱치분포 테스트 시에는, 레벨 시프터(62, 63)는, 차지펌프(80)에서 생성된 고전압(VSG)에 의해 동작되도록 구성되어 있다. 따라서, 고전압(VSG)은 외부에서 공급되는 전압(EXWL)보다도 MOSFET(51)의 문턱치전압 분포 이상 높은 전압이 된다.

스위치회로(71, 72)는, 차지펌프(80)측과 스위치(53)측 중 어느 것의 전압이 높아져도 전압을 쌍방향으로 차단할 수 있도록 구성되어 있다. 예컨대 스위치회로(71)가 오프된 상태에서, 스위치회로(72)가 온되면 고전압(VWORD)이 공급되지만, 이때 이 고전압(VWORD)이 차지펌프(80)에 전달되지 않도록 한다. 구체적으로는, 스위치회로(71)는 차지펌프(80)와 스위치 MOSFET(53)과의 사이에 직렬로 접속된 스위치 MOSFET(56, 57)과 이들 스위치 MOSFET을 제어하는 레벨 시프터(64, 65)와, 상기 스위치 MOSFET(56, 57)이 오프상태로 되어 있을 때에 중간 노드를 접지전위로 고정하는 스위치 MOSFET(58)에 의해 구성되어 있다. 스위치회로(72)도 동일한 구성이다. 차지펌프(80)는, 제어회로(26)에서 공급되는 제어신호(PE)에 의해, 펌프동작이 제어되도록 구성되어 있다.

상기 스위치 MOSFET(54)은, 제어신호(WL2CONVSG, WL2CONVED)에 의해 스위치회로(71, 72)가 동시에 차단상태로 되어 있을 때에, 인버터(91)에 의해 온상태로 되어 전원전압(Vcc)을 스위치 MOSFET(53)측으로 공급한다. 스위치 MOSFET(54)을 제어하는 인버터(91)는, 제어신호(WL2CONVSG, WL2CONVWD)를 입력신호로 하는 OR게이트(92)의 출력신호와 다른 제어신호를 입력으로 하는 NOR게이트(93)의 출력신호를 반전하여 스위치 MOSFET(54)의 게이트 단자에 인가한다. 인버터(91)는 스위치회로(71, 72) 중 어느 것인가 전압전달 상태로 되어 있을 때는, 스위치 MOSFET(54)을 오프시켜 전원전압(Vcc)을 차단시킨다.

이 실시예의 전원회로에서는, 스위치회로(71, 72) 중 어느 것인가 전압전달상태로 되어 있을 때에는, 전달된 고전압이 상기 레벨 시프터(62, 63)의 전원단자에 공급되며, 레벨 시프터(62, 63)는 이들 고전압에 의해 동작하고, 스위치 MOSFET(51, 53)을 확실하게 온 또는 오프시키도록 작용한다. 단, 메모리셀의 문턱치분포 테스트에서 워드선을 전환할 때에, 일시적으로 스위치회로(71, 72)가 동시에 차단상태로 되는 대신에 스위치 MOSFET(54)이 온 되고, 전원전압(Vcc)이 스위치MOSFET(53)측으로 공급될 때는, 레벨 시프터(62와 63)도 전원전압(Vcc)으로 동작하게 된다.

다음에, 문턱치분포 테스트에서 워드선을 전환할 때에 도 2의 회로의 동작을, 도 3의 타이밍차트를 참조하면서 설명한다. 또한, 특히 제한되지 않지만, 문턱치분포 테스트는, 테스트모드 개시 커맨드가 테스터에서 데이터 입출력단자(I/O0 ~ I/On)에서 제어회로(26)로 공급됨으로써 개시된다.

문턱치분포 테스트 동안은 제어회로(26)에서 출력되는 제어신호(WL2CONVSG, WL2CONVWD)가 하이레벨로 되어 있다. 이것에 의해, 스위치 MOSFET(51)이 온되고, 스위치 MOSFET(53)이 오프되며, 외부단자(43)에 인가되어 있는 고전압(EXWL)이 워드선 드라이버(도 6의 13a)에 공급되며, 선택 워드선의 전위(VWD)는 외부전압(EXWL)이 된다. 워드선을 전환하는 경우에는, 우선 외부의 테스터에 의해 칩인에이블 신호(/CE)가 하이(high)레벨로 변화된다(타이밍 t1). 이렇게 하면, 제어회로(26)에서 출력되는 제어신호(PE)가 로(low)레벨로 변화하고, 차지펌프(80)의 동작이 정지된다. 도시하지 않은 다른 차지펌프도 정지된다. 이것에 의해, 차지펌프에서 생성되는 승압전압(VSG, VPWL)이 Vcc로 향하여 레벨이 내려가며, 도 2의 회로에서 워드선측으로 공급되는 전압(VWD) 및 선택 워드선의 전위(VWL)도 외부전압(EXWL)에서 점차 내려간다.

계속해서, 칩인에이블 신호(CE)의 하이헤벨로의 변화를 받아, 제어회로(26)에서 출력되는 제어신호(WL2CONVSG, WL2CONVWD)가 로레벨로 변화된다(타이밍 t2). 이렇게 하면, 이것에 의해, 스위치 MOSFET(51) 및 스위치회로(71)가 오프(72는 원래 오프)되어, 스위치 MOSFET(53, 54)이 온되고, 전원전압(Vcc)이 워드선 드라이버측에 공급되게 되며, 선택 워드선의 전위(VWD)는 Vcc로 된다. 그리고, 그 사이에 어드레스 신호(X-Add)가 변화되어, 워드선의 전환이 행해진다.

그 후, 칩인에이블 신호(CE)가 로레벨로 변화되면, 제어회로(26)에서 출력되는 제어신호(WL2CONVSG, WL2CONVWD)가 하이레벨로 변화된다(타이밍 t3). 이것에 의해, 스위치 MOSFET(51) 및 스위치회로(71)가 온되고, 스위치 MOSFET(53, 54)이 오프되며, 차지펌프(80)측에서의 전압(VSG)(처음은 Vcc)이 워드선 드라이버측에 공급되게 된다.

그 후, 제어신호(PE)가 하이레벨로 변화하며, 차지펌프(80)의 승압동작이 개시되어(타이밍 t4), 승압전압(VSG)이 서서히 높아지고, 이것에 따라 전원회로(23)에서 워드선측으로 공급되는 전압(VWD)과 워드선의 전위(VWL)가 상승한다. 또한, 이때 동시에 디코더의 드라이버(61)의 전원전압(VPWL)을 발생하는 차지펌프(도시 생략)도 승압동작이 개시되고, VPWL도 점차 높아진다. 또, 비선택의 워드선에는 -2V와 같은 부전압이 공급되게 된다. 상기 실시예에서는, 워드선의 전환시에 차지펌프(80)의 동작을 정지시키고 있지만, 스위치회로(71)에서 차지펌프(80)의 출력전압을 차단하고 있으므로, 차지펌프(80)의 동작을 정지시키지 않도록 해도 된다.

이상 설명한 바와 같이, 본 실시예의 전원회로에서는, 문턱치분포 테스트에서 워드선을 전환할 때에 외부에서 인가되는 고전압(EXWL)을 Vcc로 리셋시키지 않고 전환하고 있기 때문에, 리셋시킬 경우에 비해 전환에 필요한 시간만큼 소요시간을 단축할 수 있다. 이 시간은, 1회 1회를 보면 그만큼 많아지지만, 워드선의 전환은 메모리 어레이내의 워드선의 수로만 행해짐과 동시에, 문턱치분포 테스트에서는 인가전압(EXWL)을 단계적으로 변화시켜 반복 판독동작이 행해지므로, 토탈 테스트 시간은 대폭 단축된다. 또, 테스트에 의한 인가전압(EXWL)의 리셋이 없어지므로, 테스터의 부담도 경감된다. 또한, 본 실시예의 전원회로에서, 테스터에 의한 인가전압(EXWL)의 리셋이 불필요하게 되는 것은 이하의 이유에 의한다.

즉, 테스터에서 공급되는 고전압(EXWL)을 전달시키거나 차단하거나 하는 스위치(51)로서 MOSFET을 사용하는 경우에는, 스위치에서의 전위의 저하를 방지하기 위해, 일반적으로는 P채널 MOSFET 혹은 P채널 MOSFET과 N채널 MOSFET을 병렬로 접속한 CMOS 스위치가 사용되는데 대해, 본 실시예에서는 N채널 MOSFET만을 이용하고 있기 때문이다.

가령, 도 2에 파선으로 나타내는 바와 같이, 스위치 MOSFET(51) 대신 혹은 병렬로 P채널 MOSFET(51')을 설치한 경우를 생각하면, 이 P채널 MOSFET(51')의 N웰에는 PN접합을 역바이어스로 하기 때문에 승압전압(VSG)이 배선(L1)을 통하여 인가되게 된다. 그 때문에, 스위치 MOSFET(53) 및 스위치회로(71)가 오프된 때에, 외부단자(43)의 고전압(EXWL)이 이 P채널 MOSFET(51')의 소스에서 N웰 또는 플로팅이 된 상기 라인(L1)을 통하여, 스위치 MOSFET(54)의 N웰에 공급된다. 그리고, 이 고전압(EXWL)이 인가된 상태에서 스위치 MOSFET(54)이 워드선의 전환에 따라 온, 오프되면 MOSFET(54)에 드레인전류가 흐르게 되며, 이것에 의해 내압이 열화되고 만다.

도 4에, 스위치 MOSFET(51)과 병렬로 설치되는 가상 P채널 MOSFET(51')과 스위치 MOSFET(54)의 소자 단면구조를 나타낸다. 도 4에서, 일점쇄선(Id)으로 나타내는 것이, 워드선의 전환에 따라 흐르는 전류의 경로이다. 스위치 MOSFET(51)과 병렬로 P채널 MOSFET을 설치하고 있지 않은 실시예와 같은 회로에서는, 스위치 MOSFET(54)에 흐르는 드레인 전류를 차단할 수 있다. 그 결과, 테스터에서 공급되는 인가전압(EXWL)을 Vcc로 리셋시키지 않고 인가한 상태로 스위치 MOSFET(51)을 오프, 54 및 54를 온시켜 전원전압(Vcc)을 워드선 드라이버에 공급할 수 있게 된다. 또한, 스위치 MOSFET(51)은 고내압 구조를 갖는 MOSFET이다.

도 5에, 본 실시예에서 사용되고 있는 고내압 MOSFET과 통상의 MOSFET의 구조를 나타낸다. 도 5에서 좌측에 나타나 있는 것이 고내압의 MOSFET, 우측에 나타나 있는 MOSFET은 고전압을 사용하지 않는 제어회로(26) 등을 구성하는 MOSFET이다. 고내압의 MOSFET은 통상의 MOSFET에 대해, 소스영역(S) 및 드레인영역(D)이 게이트전극(GT)에서 이간되고, 소스영역(S) 및 드레인영역(D)과 게이트전극(GT)과의 사이에는 저농도 N형 영역(n-)이 형성된 구조를 가지고 있다.

고내압의 MOSFET은, 게이트전극의 양측에 사이드 월(SW)을 형성한 후에 행하는 고농도의 소스영역(S) 및 드레인영역(D)의 형성시에, 통상의 MOSFET에서는 사이드 월을 이온주입 마스크로 하는 것에 비해, 게이트전극(GT)과 사이드 월(SW)을 덮는 폭이 넓은 마스크를 형성하고나서 이온주입을 행함으로써, 소스영역(S) 및 드레인영역(D)과 게이트전극(GT)과의 사이에는 통상의 MOSFET보다도 긴 저농도 N형 영역(n-)이 형성되도록 하고 있다. 또한, 도 2에 나타나 있는 스위치 MOSFET(54)이나 인버터(91)를 구성하는 MOSFET에는, 게이트전극의 한쪽측 즉 소스영역과의 사이 혹은 드레인영역과의 사이 중 어딘가에 폭이 넓은 저농도 N형 영역(n-)이 형성된 편측 고내압 구조를 갖는 MOSFET이 사용되고 있다.

도 6은, 상기 메모리 어레이(10)의 개략구성을 나타낸다. 메모리 어레이(10)내에는 복수의 메모리셀(MC)이 매트릭스 형태로 배치되며, 동일 행의 메모리셀의 컨트롤 게이트가 접속된 워드선(WL)과, 동일 열의 메모리셀의 드레인이 접속된 비트선(BL)과는 서로 교차하는 방향으로 배치되고, 각 메모리셀의 소스는, 접지전위를 공급하는 공통 소스선(도시 생략)에 접속되어 있다. 이 소스선과 접지점과의 사이에는 스위치를 설치하여, 기록시에 메모리셀의 소스를 오프상태로 할 수 있도록 해도 된다.

각 비트선(BL)의 일단(一端)에는, Y드라이버(15)에 의해 온, 오프 제어되는 컬럼스위치 MOSFET(Qy)을 통하여 비트선의 전위를 증폭하는 센스앰프 기능과 데이터의 유지기능을 갖는 센스래치회로(SL)가 접속되어 있다. 이 센스래치회로(SL)는, 기록시 라이트(write) 데이터를 유지하는 데도 사용된다.

동일 행의 메모리셀(MC)의 컨트롤 게이트가 접속된 워드선(WL)의 일단에는 워드 드라이버로서의 인버터(13a)가 각각 접속되어 있고, 이 워드 드라이버(13a)는 전원전압으로서, 기록시에는 상기 전원회로(23)에서의 고전압(VWD(예컨대 +10V)와 VN(예컨대 -2V))을 받아 동작한다. 또, 워드 드라이버(13a)는 디코더(12)의 출력에 따라 어느 것인가 1개의 선택 워드선(WL)에 고전압(VWD)을 인가하고, 비선택의 워드선(WL)에는 부전압(VN)을 인가한다. 또한, 워드선 전환시에는, 워드 드라이버(13a)는 상기 전원회로(23)에서 전원전압(Vcc, Vss)을 받아, 디코더(12)의출력에 따라 어느 것인가 1개의 선택 워드선(WL)에 전원전압(Vcc)을 인가하고, 비선택의 워드선(WL)에는 접지전압(Vss)을 인가한다.

메모리셀(MC)은, 그 컨트롤 게이트에 고전압이 인가되면 FN 터널현상에 의해 메모리셀의 플로팅 게이트에 부(-)의 전하가 주입되어 그 문턱치전압을 높이게 된다. 이때, 비트선(BL)에는 기록 데이터에 따라, 문턱치전압을 높게 하려는 메모리셀(예컨대 데이터 "1")이 접속된 비트선은 프리차지되지 않는, 즉 0V로 된다. 한편, 문턱치전압을 높게 하지 않으려는 메모리셀(예컨대 데이터 "0")이 접속된 비트선(BL)은 소정의 전위로 프리차지된다. 비선택의 워드선에는 부전압(-2V)이 인가되므로 프리차지되어 있지 않은 비트선에 접속된 메모리셀이라도 기록은 행해지지 않는다. 또한, 기록시, 각 선택 메모리셀의 소스는 플로팅(오픈)이 된다. 데이터 소거시에는, 워드선(WL)(컨트롤 게이트)에 부의 고전압(예컨대 -10V)을 인가함과 동시에 비트선(BL) 및 소스선(SL)에 OV를 인가하여 FN 터널현상에 의해 메모리셀의 플로팅 게이트에서 부의 전하를 인출하여 그 문턱치전압을 낮게 하도록 구성되어 있다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능하다는 것은 말할 필요도 없다. 예컨대, 실시예에서는, 테스트시에 외부단자에 공급되는 전압을 메모리 어레이내의 워드선에 전달하거나 차단하거나 하기 위한 스위치와 그 제어회로에 적용한 경우에 대하여 설명했지만, 본 발명은 외부단자에 공급되는 전압을 메모리 어레이내의 비트선에 전달하거나 차단하기 위한 스위치와 그 제어회로에 적용할 수 있다.

또, 실시예에서는, 커맨드를 데이터 입출력단자(I/00 ~ I/0n)에서 입력하도록 구성하고 있지만, 외부에서 칩으로 입력되는 칩인에이블 신호(CE)나 아웃인에이블 신호(OE), 라이트인에이블 신호(WE) 등의 제어신호의 조합에 의해 커맨드를 주도록 구성하고 있어도 된다.

또한, 상기 실시예에서는, 플로팅 게이트에 전하를 축적하여 문턱치를 변화시키는 메모리셀로 이루어지는 플래시 메모리에 적용한 실시예를 나타냈지만, 절연막의 계면에 전하를 트랩(trap)하여 문턱치를 변화시켜 정보를 기억하는 메모리셀로 이루어지는 EEPROM에 대해서도 적용할 수 있다.

이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용분야인 플래시 메모리에 적용한 경우에 대하여 설명했지만, 본 발명은 그것에 한정되지 않고, 본 발명은, 테스트시에 외부단자로 공급되는 고전압을 메모리 어레이에 전달하여 테스트를 행하도록 구성되는 반도체 기억장치에 넓게 이용할 수 있다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.

즉, 본 발명에 따르면, 테스트시에 외부단자에 공급되는 전압을 메모리 어레이에 전달하거나 차단하거나 하기 위한 스위치와 그 제어회로를 구비하고, 외부에서의 공급전압을 이용하여 테스트를 행하는 반도체 기억장치에 있어서, 테스터가 테스트 중에 일일이 인가전압을 리셋할 필요를 없애고, 연속하여 테스트를 행하며,이것에 의해 테스트 소요시간을 단축함과 동시에 테스터의 부담을 경감할 수 있다. 특히, 플래시 메모리와 같은 전기적으로 기록, 소거 가능한 불휘발성 반도체 기억장치에 적용한 경우에 있어서는, 각 메모리셀의 문턱치분포를 조사하는 문턱치분포 테스트의 소요시간을 단축함과 동시에 테스터의 부담을 경감할 수 있게 된다.

Claims

복수의 메모리셀과, 제1 방향으로 배열된 복수의 메모리셀의 선택단자가 접속된 복수의 선택선과, 제2 방향으로 배열된 복수의 메모리셀의 데이터 입출력단자가 접속된 복수의 신호선을 갖는 메모리 어레이를 구비하며, 반도체 칩상에 반도체 집적회로로서 형성된 반도체 기억장치에 있어서,

상기 반도체 칩에는, 그 반도체 칩상의 회로 전체의 동작에 필요하게 되는 전원전압이 공급되는 전원단자와는 별도로, 테스트시에 상기 메모리 어레이에 공급되는 상기 전원전압과 다른 전압치의 제1 전압이 공급 가능한 외부단자가 설치되고, 그 외부단자에서 상기 메모리 어레이로 상기 제1 전압을 전달하는 경로의 도중에는 N채널형 혹은 P채널형의 MOS 트랜지스터로 이루어지는 제1 스위치소자가 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

테스트시에 반도체 칩의 외부에서 상기 메모리 어레이로 공급되는 상기 제1 전압은, 상기 선택선에 공급되는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

테스트시에 반도체 칩의 외부에서 상기 메모리 어레이에 공급되는 상기 제1 전압은, 상기 신호선에 공급되는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

상기 메모리셀은, 문턱치전압의 고저에 의해 정보를 기억하는 불휘발성 기억소장인 것을 특징으로 하는 반도체 기억장치.
제 4 항에 있어서,

상기 메모리셀은 전기적으로 정보의 기록이 가능하며, 상기 반도체 칩에는 상기 전원전압과 다른 제2 전압을 생성하는 전압생성회로가 설치되고, 그 전압생성회로에서 생성된 제2 전압은 정보의 기록시에 상기 메모리 어레이로 전달되도록 구성되며, 상기 제2 전압을 상기 메모리 어레이로 전달하는 경로의 도중에 상기 제1 스위치소자가 온상태일 때는 오프상태로 제어되는 제2 스위치소자가 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
제 5 항에 있어서,

상기 제1 스위치소자가 오프상태로 제어되며, 또 상기 제2 스위치소자가 온 상태로 제어되고 있을때에, 상기 메모리 어레이로 상기 제1 전압 대신에 전원전압을 공급하는 제3 스위치소자가 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
제 6 항에 있어서,

상기 제3 스위치소자가 온상태로 제어될 때, 상기 전압생성회로는 정지상태로 제어되는 것을 특징으로 하는 반도체 기억장치.
제 6 항에 있어서,

상기 전압생성회로의 출력전압을 차단 가능한 스위치 수단이 설치되며, 상기 제3 스위치소자가 온상태로 제어될 때, 그 스위치 수단이 차단상태로 제어되는 것을 특징으로 하는 반도체 기억장치.
제 4 항에 있어서,

상기 전원전압과 다른 제1 전압이 공급 가능한 외부단자는, 칩이 외부에서 액세스 가능한 상태인지 아닌지를 나타내는 신호를 출력하는 단자인 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

상기 제1 스위치소자는, 고내압 구조를 갖는 MOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 기억장치.