KR20000076844A

KR20000076844A - 반도체 기억 장치

Info

Publication number: KR20000076844A
Application number: KR1020000012696A
Authority: KR
Inventors: 나가또모마사히꼬
Original assignee: 사와무라 시코; 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 1999-05-20
Filing date: 2000-03-14
Publication date: 2000-12-26
Also published as: JP3497770B2; EP1054408A2; EP1054408B1; JP2000331486A; DE60033467T2; TW525172B; DE60033467D1; EP1054408A3; KR100605275B1; US6243297B1

Abstract

메모리 셀 (11) 로의 데이타 기입이 종료되고, 리세트 신호 (RST) 가 레벨 "H" 로 설정될 때, 기입 제어 회로 (30) 에 의해 출력된 제어 전압 (MCD) 가 접지 전압 (GND) 로 설정되어 드레인 선 (DL) 상의 전하의 방전이 개시된다. 소정 시간이 경과되었을 때, 지연 회로 (50) 에 의해서 출력된 리세트 신호 (RST1) 는 레벨 "H" 로 설정되고, 데이타 기입 회로 (40) 로부터의 출력 신호가 접지 전압 (GND) 로 설정되어 소스 선 상의 전하의 방전이 개시된다. 드레인 선 (DL) 에서의 방전가 소스 선의 방전보다 먼저 개시되기 때문에, 리세트 동작 동안 메모리 셀 (11) 내의 드레인과 소스 사이의 전위차는 증가하지 않고, 그에 의하여, 메모리 셀 (11) 로 전류가 확실히 흐르지 않도록 된다. 그 결과, 문턱 전압의 증가때문에 생기는 틀린 데이타 기입과 엑세스에서의 지연이 방지될 수 있다.

Description

반도체 기억 장치 {SEMICONDUCTOR STORAGE DEVICE}

본 발명은 반도체 기억 장치에 관한 것이고, 더 자세하게는, 전기적 기입을 허용하는 비휘발성 메모리에 적용될 수 있는 기입 제어 기술에 관한 것이다.

도 2 는 종래 기술에서의 반도체 기억 장치 (예를 들면, EPROM) 의 개략적 구조를 예시한 것이다. 도 2 에서, 디코드 신호를 발생시키는 데 채용되는 어드레스 디코더, 및 저장된 데이타를 판독하는 데 채용되는 센스 증폭기와 같은 회로예는 생략되어 있다.

이 EPROM 에는 서로 동일한 구조를 가진 복수의 메모리 어레이 (100,...10n) 가 제공된다.

예를 들어, 메모리 어레이 (100) 에는, 서로 평행하게 위치한 워드선 (WL0, WL1,...WLn) 과 워드선 (WL0 ~ WLn) 에 수직으로 위치한 소스선 (SL0, SL1,...)이 제공된다. 메모리 셀 (11) 은, 워드선 (WL0 ~ WLn) 중 하나의 워드선과 드레인 선 (DL0 ~ ) 중 하나의 드레인선이 서로 교차하고 있는 각 교차점에 접속된다. 메모리 셀 (11) 은 다른 전극으로부터 절연된 플로팅 게이트(floating gate) 가 제공되어 있는 전계 효과 트렌지스터로 구성된다. 이 전계 효과 트랜지스터의 제어 게이트는 워드선 (WL) 에 접속되고, 그 드레인은 드레인선 (DL) 에 접속되고, 그 소스는 소스선 (SL) 에 접속되어 있다.

각 개별적인 드레인선 (DL0, DL1,...) 은 각각 N-채널 MOS 트랜지스터 (이하 NMOS 로 표현함; 120, 121...) 를 통해 기입 제어선 (13) 에 접속되어 있다. 짝수 번호의 NMOS 들 (120,...) 의 온/오프 제어는 짝수번 선택 신호 (SE0)에 의해 이루어지고, 홀수 번호의 NMOS 들 (121,...) 의 온/오프 제어는 홀수번 선택 신호 (SO0) 에 의해서 이루어진다. 또한, 각 소스선 (SL0, SL1,...) 은 각각 NMOS 들 (140, 141,...) 을 통해 비트선 (BL0, BL1) 에 접속되는데, 이 NMOS 들의 온/오프 상태는 메모리 어레이 선택 신호 (SS0) 에 의해 제어된다.

이 EPROM 에는, 각 워드선 (WL0 ~ WLn) 을 각각 구동시키는 데 채용되는 워드선 구동 회로 (200, 201,...20n), 기입 제어선 (13) 을 구동시키는 기입 제어 회로 (30), 및 데이타 기입동안 비트선 (BL0, BL1,...) 을 구동시키는 데 채용되는 데이타 기입 회로 (401, 402,...) 가 더 제공된다.

워드선 구동 회로들(200 ~ 20n) 은 서로 동일한 구조를 가진다. 예를 들어, 워드선 구동 회로 (200) 은 어드레스 디코더 (도시되있지 않음) 에 의해서 제공되는 디코더 신호 (DEC0) 에 따라서 워드선 (WL0) 에 대한 선택신호를 발생시켜 출력한다.

더욱 자세히 설명하면, 디코더 신호 (DECO) 가 "비선택 " 을 지시하는 레벨 "L" 에 있을 때, 워드선 구동 회로 (200) 가 워드선 (WL0) 으로 접지 전압 (GND) 에서 출력한다. 디코드 신호 (DEC0) 가 "선택" 을 지시하는 레벨 "H" 에 있을 때, 반면에, 워드선 구동 회로 (200) 는 프로그램 모드 신호(/PGM; "/" 는 인버전을 지시함) 에 따라 워드선 (WL0) 으로 아래 설명하는 바와 같이 전압을 출력한다. 즉, 워드선 구동 회로 (200) 는 데이타 기입 동안에 프로그램 전압 (VVP; 예를 들어, 10V) 를 출력하고, 반면, 데이타 판독 동안에 소스 전압 (VCC; 예를 들어, 4V) 를 출력한다.

기입 제어 회로 (30) 는, 기입 제어 신호 (30) 를 기입 동작 상태로 설정하도록 레벨 "L" 에서의 리세트 신호 (RST) 가 입력될 때, "소스 전압 (VCC) + 2Vtn (Vth = 약 1V: NMOS 의 문턱 전압)"으로서 계산된 제어 전압 (MCD; = 6V)" 을 출력하고, 기입 제어 회로를 리세트 상태로 설정하도록 레벨 "H" 에서의 리세트 신호 (RST) 가 입력될 때, 접지 전압 (GND) 을 출력한다.

각 데이타 기입 회로들 (401,...) 은 서로 거의 동일한 구조를 가진다. 예를 들어, 데이타 기입 회로 (401) 는, 리세트 신호 (RST) 가 레벨 "L" 에 있고 기입 동작인 프로그램 모드 신호 (/PGM) 에 의해 특정되었을 때, 입력 데이타 신호 (DI1) 의 레벨 ("L" 또는 "H" 중 하나) 에 따라 접지 전압 (GND) 또는 소스 전압 (VCC) 을 출력한다. 기입 동작이 프로그램 모드 신호 (/PGM) 에 의해서 특정되었을 때, 데이타 기입 회로 (401) 의 출력측이 고 임피던스 상태로 들어간다. 또한, 리세트 신호 (RST) 가 레벨 "H" 에 있을 때, 데이타 기입 회로 (401) 의 출력측은 접지 전위 (GND) 에 접속된다.

종래 기술에서의 EPROM 에 의해 수행된 데이타 기입 동작을 설명한다.

기입 동작 전에, 리세트 신호 (RST) 가 레벨 "L" 로 설정되고 프로그램 모드 신호 (/PGM) 는 레벨 "H" 로 설정된다. 그후, 데이타가 기입될 메모리 어레이의 어드레스를 특정하는 어드레스 신호가 어드레스 디코더 (도시되어 있지 않음) 에 제공된다. 어드레스 디코더는 특정 메모리 어레이 (예를 들어, 메모리 어레이(100)) 를 선택하기 위해 메모리 어레이 선택 신호 (SS0) 을 출력한다. 또한, 메모리 어레이 (100) 내의 워드선들 중 하나 (예를 들어, 워드선 (WL0)) 를 선택하기 위해 디코더 신호 (DEC0) 가 워드선 구동 회로 (200) 로 제공된다. 기입될 데이타를 구성하는 입력 데이타 신호 (DI1; 예를 들어, 레벨이 "L" 에 있는) 및 입력 데이타 신호 (DI2; 예를 들어, 레벨이 "H" 에 있는) 는 각각 데이타 기입 회로 (401 및 402) 에 제공된다.

메모리 선택 신호 (SS0) 에 의해 선택된 메모리 어레이 (100) 는 비트선 (BL) 에 접속되고, 거기서 메모리 어레이 (101 ~ 10n) 는 비터선 (BL) 로부터 차단된다. 또한, 선택된 워드선 (WL0) 에 접속된 모든 메모리 셀 (11) 의 제어 게이트에 소스 전압 (VCC; 4V) 에서의 선택 신호가 워드선 구동 회로 (20) 에 의해 공통으로 인가된다. 선택된 메모리 셀 (11) 의 드레인에 6 V 에서의 제어 전압 (MCD) 이 기입 구동 회로 (30) 에 의해 인가되고, 그 소스는 소스선 (SL) 및 비트선 (BL) 을 통해 데이타 기입 회로 (40) 에 접속된다.

그 다음, 프로그램 모드 신호 (/PGM) 는 특정 길이의 시간을 거쳐 레벨 "L" 로 설정되고, 데이타 기입 동작이 시작된다. 프로그램 모드 신호 (/PGM) 이 레벨 "L" 로 설정되었을 때, 워드선 구동 회로 (200) 에 의한 워드선 (WL0) 으로의 선택 신호 출력은 프로그램 전압 (VPP; 10V) 에 설정된다. 또한, 데이타 기입 회로 (401 및 402) 에 의한 비트선 (BL1 및 BL2) 로의 전압 출력은 각각 입력된 데이타에 대응하여, 접지 전압 (GND) 및 "소스 전압 (VCC) - 문턱 전압 (Vth)" 으로 설정된다.

프로그램 전압 (VPP; =10V) 은, 어드레스 신호로 선택되고 레벨 "L" 에서의 입력 데이타 (DI1) 가 거기에 기입되도록 지정된 메모리 셀의 제어 게이트에 인가되고, 제어 전압 (MCD; = 6V) 은 그 드레인에 인가되고, 접지 전압 (GND) 은 그 소스에 인가된다. 이 메모리 셀 (11) 에서는, 그 제어 게이트와 소스 사이에 큰 전위차 (10V) 가 발생하고 드레인과 소스 사이에 큰 전위차 (6V) 가 발생하기 때문에, 드레인과 소스 사이에 흐르는 전자들 중 어떤 것들은 가속되어 에너지를 얻고, 따라서 게이트 절연막으로 구성된 에너지 장벽을 뛰어 넘어, 플로팅(floating) 게이트에 주입되게 된다.

프로그램 전압 (VPP; = 10V) 은 어드레스 신호로 선택되고 레벨 "H" 에서의 입력 데이타 (DI2) 가 거기에 기입되도록 지정된 메모리 셀 (11) 의 제어 게이트 에 인가되고, 제어 전압 (MCD; = 6V) 은 그 드레인에 인가되고, "소스 전압 (VCC) - 문턱 전압 (Vth; =3V)" 은 그 소스에 인가된다. 이 경우에, 제어 게이트와 소스 사이에 전위차가 7V 이고 드레인과 소스 사이의 전위차가 3V 이기 때문에, 드레인과 소스 사이에 흐르는 전자의 에너지 준위는 낮고, 따라서, 전자는 그 플로팅 게이트로 주입되지 않는다.

어드레스 신호로 특정된 메모리 어레이 (100) 에서의 워드선 (WL0) 으로의 데이타 기입이 완성될 때, 프로그램 모드 신호 (/PGM) 은 레벨 "H" 로 설정되고, 리세트 신호 (RST) 는 레벨 "H" 로 설정된다. 리세트 신호 (RST) 가 레벨 "H" 로 설정되었을 때, 기입 제어 회로 (30) 및 데이타 기입 회로 (40) 로부터의 출력 전압은 접지 전압 (GND) 로 설정된다. 이것은 기입 제어 선 (13) 및 비트선 (BL) 에 저장된 전하가 방전되도록 하는 것을 초래한다. 그러나, 레벨 "L" 에서의 입력 데이타가 기입되어 있는 메모리 셀 (11) 의 플로팅 게이트에서의 전하는 유지된다.

기입 제어 선 (13) 및 비트선 (BL) 로부터의 전하방전이 완결되었을 때, 데이타 기입 동작이 다은 데이타 기입을 겪을 메모리 셀 상에서 수행된다.

그러나, 종래 기술에서의 EPROM 은 다음의 문제점들을 일으킨다.

일반적으로, 메모리 용량이 증가하면, 기입 제어선 (13) 의 배선 패턴도 또한 증가하여, 기입 제어선 (13) 에서의 더 높은 용량으로 귀착된다. 그러나, 메모리 용량이 증가할 때라도 비트선 (BL) 의 배선 패턴은 기입 제어선 (13) 의 그것만큼 증가하지 않아서, 기입 제어선 (13) 에서의 커패시턴스와 비트선 (BL) 에서의 커패시턴스 사이에 큰 차이가 발생한다. 리세트 신호 (RST) 가, 기입 제어선 (13) 및 비트선 (BL) 에 축적된 전하가 데이타 기입 동작이 완료된 후에 방전되도록 하는 데 사용될 때, 드레인 선 (DL) (기입 제어선 (13)) 의 방전은 소스선 (SL) (비트선 (BL)) 의 방전에 대해서 지연되고, 그 결과, 소스선 (SL) 에서의 전압은 드레인 선 (DL) 에서의 전압이 감소되기 전에 낮아지게 된다. 이 전압 감소에서의 시간 지연은 전류가 메모리 셀 (11) 의 드레인으로부터 소스로 흐르도록 하게 한다. 따라서, 메모리 셀에서 입력 데이타 (DI) 를 레벨 "H" 로 기입할 때라도, 전자는 메모리 셀 (11) 의 플로팅 게이트로 주입되어, 틀린 데이타의 입력을 초래한다. 또한, 불안정한 전류가, 작은 양의 전자가 플로팅 게이트로 주입되게 한다면, 메모리 셀 (11) 의 문턱 전압 (Vth) 은 증가되어, 액세스 시간의 증가 및 더 좁은 전원 동작 영역과 같은 문제들을 일으킨다.

따라서, 전술한 문제점을 해결하기 위한, 본 발명의 목적은 틀린 기입 및 액세스 지연과 같은 문제점들이 발생하지 않는 반도체 기억 장치를 제공하는 것이다.

도 1 은 본 발명의 제 1 실시예에서의 EPROM 의 개략 블록도.

도 2 는 종래 기술에서의 EPROM 의 일례를 예시하는 개략 블록도.

도 3 은 도 1 에서의 EPROM 에 의해 수행된 기입 동작에 따른 신호 파형도.

도 4 는 본 발명의 제 2 실시예에서의 EPROM 내에 제공되는 지연 회로 (50a) 의 회로도.

도 5 는 본 발명의 제 3 실시예에서의 EPROM 내에 제공된 데이타 기입 회로 (40a) 의 회로도.

도 6 은 본 발명의 제 4 실시예에서의 EPROM 내에 제공된 워드선 구동 회로 (20a) 의 회로도.

도 7 은 본 발명의 제 5 실시예에서의 EPROM 의 개략도.

※도면 주요 부분에 대한 부호의 설명※

12 : NMOS 13 : 기입 제어 선

14 : NMOS 20 : 워드선 구동 회로

30 : 기입 제어 회로 40 : 데이타 기입 회로

상기한 목적을 달성하기 위해서, 본 발명에 따른 반도체 기억 장치는 서로 평행하게 배치되고 각각에 메모리 셀 선택용 선택신호가 제공되는 복수의 워드선,

그 워드선에 직교하여 배치된 복수의 드레인 선 및 복수의 소스선,

복수의 워드선과 복수의 소스선이 교차하는 교차점에 위치하고, 각각, 워드선에 접속된 제어 게이트, 소스선에 접속된 소스, 드레인 선에 접속된 드레인, 및 플로팅 게이트가 제공되고, 각각, 플로팅 게이트에 축적된 전하를 사용함으로써 전원이 차단된 후에도 데이타를 홀딩하는 전계 효과 트랜지스터로 구성된 복수의 트랜지스터, 및

데이타 기입을 겪을 메모리 셀을 지정하기 위한 어드레스 신호에 따라 선택 신호를 발생시키는, 상기 워드선을 구동하기 위한 워드선 구동 수단을 구비한다.

메모리 기억 장치에는 또한, 드레인 선을 통해 선택 신호로 선택된 메모리 셀로의 데이타 기입용 제어 전압을 공급하고, 기입이 완료될 때 제 1 신호에 따라 드레인 선 상에서 방전하는 기입 제어 수단,

소스선을 통해 선택 신호로 선택된 메모리 셀로 기입될 데이타의 논리 값에 따라 기입 전압을 공급하고 기입이 완료될 때 제 2 리세트 신호에 따라 소스선 상에 방전하는 데이타 기입 수단, 및

소정의 시간으로 제 1 리세트 신호를 지연함으로써 제 2 리세트 신호를 발생시키는 지연 수단이 더 제공된다.

또한, 반도체 기억 장치에서의 지연 수단은, 제 1 리세트 신호가 제공된 후 드레인 선에서의 전압이 일정값 이하의 레벨로 저하된 것으로 검출될 때 제 2 리세트 신호를 출력한다.

이 구조에서는, 데이타 기입이 종료된 후에 리세트 신호가 제공될 때, 드레인 선에 축적된 전하가 기입 제어 수단에 의해 방전된다. 지연 수단은 제 1 리세트 신호를 소정 시간으로 지연시킴으로써 제 2 리세트 신호를 발생시키고 그것을 데이타 기입 수단으로 제공한다. 이 제 2 리세트 신호는 소스선에 축적된 전하가 방전되도록 한다.

선택적으로, 복수의 워드선, 복수의 드레인 선, 복수의 소스선 및 복수의 메모리 셀을 구비하는 본 발명에 따른 반도체 기억 장치는 워드선 구동 수단, 기입 제어 수단 및 데이타 기입 수단을 더 구비하는 것을 특징으로 한다.

워드선 구동 수단은 데이타 기입을 겪을 메모리 셀을 지정하기 위한 어드레스 신호에 기초하여 선택 신호를 발생시킴으로써 워드선을 구동시킨다. 기입 제어 수단은 데이타 기입 동안에 기입 제어선으로 데이타 기입용 제어 전압을 출력하여 드레인 선을 통하여 선택신호로 선택된 메모리 셀로 제어 전압을 공급하고 기입 종료 후 리세트 신호에 따라 드레인 선 상에 방전한다. 데이타 기입 수단은 선택 신호로 선택된 메모리 셀로 소스선을 통해 기입될 데이타의 논리값에 따라 기입 전압을 공급하고, 기입이 종료된 후 리세트 신호에 따라 소스신호를 기입 제어 선에 접속시킨다.

이 구조에서는, 기입이 종료된 후, 리세트 신호가 제공될 때, 소스선은 데이타 기입 수단에 의해서 기입 제어선에 접속되고, 드레인 선 상의 전하는 기입 제어 수단에 의해서 방전된다.

또한, 반도체 기억 장치 내의 워드선 구동 수단은 리세트 신호 또는 제 1 리세트 신호가 제공될 때, 워드선을 비선택 상태(non-selection state)로 스위칭한다. 이 구조는 워드선 구동 수단에 접속된 워드선이 리세트 신호 또는 제 1 리세트 신호에 의해서 비선택 상태로 스위칭되도록 허용한다.

바람직한 실시예에 대한 상세한 설명

다음의 설명은 본 발명에 따른 반도체 기억 장치의 바람직한 실시예의 상세한 설명에 해당하며, 첨부된 도면을 참조하여 주어진다. 반복된 설명을 피하기 위해 다음의 설명 및 첨부된 도면에서 동일한 참조 번호가 동일한 기능 및 구조적 특성을 이루는 구성 요소에 부여된다는 것에 주의한다.

제 1 실시예

도 1 은 본 발명의 제 1 실시예에서의 EPROM 의 개략적인 구조를 예시한다. 도 1 에서는, 디코드 신호의 발생을 위해 채택되는 어드레스 디코더, 및 기억 데이타를 판독하기 위해 채택되는 센스 증폭기와 같은 회로들의 예는 생략되어 있다는 것에 주의한다.

서브-어레이 시스템을 채택한 제 1 실시예에서의 EPROM 에는, 서로 거의 동일한 구조를 갖는 복수의 메모리 어레이 (100, ..., 10n) 가 제공된다.

예를 들어, 메모리 어레이 (100) 에는 서로 평행하게 배치된 워드선 (WL0, WL1,...,WLn), 워드선 (WL0 ~ WLn) 에 직교하여 배치된 드레인 선 (DL0, DL1,..., DLy, DLz) 및 소스선 (SL0, SL1 ..., SLy, SLz) 이 제공된다. 드레인 선 (Dl0, DL1,...) 및 소스선 (SL0, SL1...,) 이 교대로 제공된다.

데이타 저장을 위해 사용되는 메모리 셀 (11) 은 워드선들 (WL0 ~ WLn) 중 하나와 드레인 선들 (DL0...) 중 하나가 교차하고 있는 각 교차점에서 접속된다. 또한, 판독을 위한 기준 전위(reference potential) 을 발생시키는 메모리 셀 (15) 은 워드선들 (WL0 ~ WLn) 중 하나와 드레인 선들 (DLy, DLz) 중 하나가 교차하고 있는 각 교차점에서 접속된다. 메모리 셀 (11 및 15) 은 각각 다른 전극으로부터 절연된 플로팅 게이트, 워드선 (WL) 에 접속된 제어 게이트, 드레인 선 (DL) 에 접속된 드레인 및 소스선 (SL) 에 접속된 소스가 제공된다.

드레인 선 (DL0 ~ DLz) 은 각각, 스위칭을 위한 NMOS (120, 121, ..., 12z) 를 통해 기입 제어 선 (13) 에 접속되어 있다. 짝수 번호의 NMOS (120, ...) 의 온/오프 제어는 짝수번 선택 신호 (SE0) 에 의해 이루어지고, 홀수 번호의 NMOS (121 ...) 의 온/오프 제어는 홀수번 선택 신호 (SO0) 에 의해 이루어진다. 또한, 소스선 (SL0 ~ SLz) 은 NMOS (140 ~ 14z) 를 통해 비트선 (BL0, BL1, ...BLy 및 BLz) 에 각각 접속된다. 이 NMOS (140 ~ 14z) 의 온/오프 상태는 메모리 어레이 선택 신호 (SS0) 에 의해 선택된다.

제 1 실시예에서의 EPROM 에는 워드선 (WL0 ~ WLn) 을 각각 구동하는 워드선 구동 수단 (예를 들어, 워드선 구동 회로)(200, 201, ..., 20n), 기입 제어 선 (13) 을 구동하는 기입 제어 수단 (예를 들어, 기입 제어 회로)(30) , 데이타 기입 동안 비트선 (BL0 ~ BLz) 을 구동하는 데이타 기입 수단 (예를 들어, 데이타 기입 회로)(401, 402, 403, 및 404) 및 기입 종료 후에 비트선 (BL0 ~ BLz) 에서 방전 개시를 지연하는 지연 수단 (예를 들어, 지연 회로) (5) 이 제공된다.

각 워드선 구동 회로 (200 ~ 20n) 는 서로 동일한 구조를 가지고, 예를 들어, 워드선 구동 회로 (200) 는 어드레스 디코더 (도시되어 있지 않음) 에 의해 제공된 디코드 신호 (DEC0) 에 따라서 워드선 (WL0) 에 대한 선택신호를 발생시켜 출력한다. 더 자세히 설명하면, 디코드 신호 (DEC0) 이 "비선택" 을 지시하는 레벨 "L" 에 있을 때, 워드선 구동 회로 (200) 는 접지 전압 (GND) 을 워드선 (WL0) 에 출력한다. 반면에, 만약, 디코드 신호 (DEC0) 이 "선택" 을 지시하는 레벨 "H" 에 있다면, 워드선 구동 회로 (200) 는 프로그램 모드 신호 (/PGM) 에 따라서 워드선 (WL0) 으로 아래에서 설명하는 바와 같이 전압을 출력한다. 즉, 워드선 구동 회로 (200) 는 데이타 기입 동안 프로그램 전압 (VPP; 예를 들어, 10V) 를 출력하고, 반면, 데이타 판독 동안 소스 전압 (VCC; 예를 들어, 4V) 를 출력한다.

레벨 "L" 에 있는 리세트 신호 (RST) 가 기입 동작 개시 상태로 설정되도록 입력될 때 기입 제어 회로 (30) 는 소스 전압 (VCC) + 2Vth (Vth = 약 1V: NMOS 의 문턱 전압) 으로서 이루어진 제어 전압 (MCD; = 6V) 을 출력하고, 반면에 레벨 "H" 에 있는 리세트 신호 (RST) 가 리세트 상태에 설정되도록 입력될 때 상기 기입 제어 회로는 접지 전압 (GND) 를 출력한다.

각 데이타 기입 회로 (401 ~ 404) 는 서로 거의 동일한 구조롤 가진다. 예를 들어, 데이타 기입 회로 (401) 는 리세트 신호 (RST1) 가 레벨 "L" 에 있고 기입 동작이 프로그램 모드 신호 (/PGM) 에 의해 지정됐을 때, 입력 데이타 신호 (DI1; "L" 또는 "H") 의 레벨에 따라 접지 전압 (GND) 또는 소스 전압 (VCC) 를 출력한다. 판독 동작이 프로그램 모드 신호 (/PGM) 에 의해 지정됐을 때, 데이타 기입 회로 (401) 의 출력측은 고 임피던스 상태로 들어간다. 또한, 리세트 신호 (RST) 가 레벨 "H" 에 있을 때, 데이타 기입 회로 (401) 의 출력측은 접지 전위 (GND) 에 접속된다. 소스 전압 (VCC) 에 접속된 데이타 기입 회로 (403 및 404) 의 입력측에는, 레벨 "H" 가 제공된다. 또한, 데이타 기입 회로 (403 및 404) 의 출력측은 각각 비트선 (BLy 및 BLz) 에 접속된다.

지연 회로 (50) 에는 입력측 버퍼 증폭기를 구성하는 인버터 (51a 및 51b), 집적회로를 구성하는 저항기 (52) 및 커패시터 (53), 및 출력-상기 버퍼 증폭기를 구성하는 인버터 (54a 및 54b) 가 제공된다. 지연 회로 (50) 은 그 입력측에 제공되는 리세트 신호 (RST) 를 소정 시간만큼 지연시키고 그 출력측을 통하여 리세트 신호 (RST1) 를 출력한다. 리세트 신호 (RST1) 은 데이타 기입 회로 (401 ~ 404) 로 제공된다.

도 3 은 도 1 에 예시된 제 1 실시예에서의 EPROM 에 의해 수행된 데이타 기입 동작 동안에 이루어진 신호 파형을 나타낸다.

다음 설명은 도 3 을 참조하여, 도 1 에 나타난 제 1 실시예에서의 EPROM 에서 이루어진 데이타 기입 동작에 관한 설명이다.

도 3 의 시점 t0 에서, 리세트 신호 (RST) 는 접지 전압으로 설정되고, 프로그램 모드 신호 (/PGM) 는 소스 전압 (VCC) 로 설정된다. 데이타 기입 어드레스를 지정하는 어드레스 신호 (ADR) 가 어드레스 디코더 (도시되어 있지 않음) 로 제공된다. 또한, 기입 데이타를 구성하는 입력 신호 (DI1; 예를 들어, 레벨 "H" 에 있는) 및 입력 데이타 신호 (DI2; 예를 들어, 레벨 "H" 에 있는) 는 각각 데이타 기입 회로 (401 및 402) 에 제공된다.

지정된 메모리 어레이 (예를 들어, 메모리 어레이 (100))를 선택하기 위한 메모리 어레이 선택 신호 (SS0) 이 어드레스 디코더에 의해 출력된다. 또한, 메모리 어레이 (100) 내의 하나의 워드선 (예를 들어, 워드선 (WL0)) 을 선택하기 위한 디코더 신호 (DEC0) 가 워드선 구동 회로 (200) 으로 제공된다. 메모리 어레이 선택 신호 (SS0) 로 선택된 메모리 어레이 (100) 는 비트선 (BL) 으로 접속되고, 반면, 선택되지 않은 메모리 어레이 (101 ~ 10n) 는 비트선 (BL) 으로부터 차단된다. 소스 전압 (VCC; 4V) 에서의 선택 신호는 선택된 워드선 (WL0) 에 접속된 메모리 셀 (11) 의 제어 게이트에 워드선 구동회로 (20) 에 의해서 공통으로 인가된다. 6V 에서의 제어 전압 (MCD) 이 기입 제어 회로 (30) 으로부터, 선택된 메모리 셀 (11) 의 드레인으로 인가된다. 선택된 메모리 셀 (11) 의 소스는 소스선 (SL) 및 비트선 (BL) 을 통하여 데이타 기입 회로 (40) 로 접속된다.

시점 t1 에서, 프로그램 모드 신호 (/PGM) 가 레벨 "L" 로 설정되고 데이타 기입 동작이 개시된다. 프로그램 모드 신호 (/PGM) 이 레벨 "L" 로 설정될 때, 워드선 (WL0) 으로의 워드선 구동회로 (200) 에 의한 선택 신호 출력이 프로그램 전압 (VPP; 10V) 로 설정된다. 또한, 비트선 (BL1 및 BL2) 로의 데이타 기입 회로 (401 및 402) 에 의한 전압 출력은 각각, 입력 데이타 신호 (DI1 및 DI2) 의 레벨에 따라 접지 전압 (GND) 또는 소스 전압 (VCC) - 문턱 전압 (Vth) 로서 표현된 전압으로 설정된다. 선택되지 않고, 따라서, 구동되지 않은 워드선 (WL1 ~ WLn) 의 전압은 접지 전압으로 설정된다는 것에 주의한다.

프로그램 전압 (VPP; = 10V) 은, 어드레스 신호 (ADR) 로 선택되고, 레벨 "L" 에서의 입력 데이타 (DI1) 이 기입되도록 지정된 메모리 셀 (11) 의 제어 게이트로 인가되고, 제어 전압 (MCD; = 6V) 은 그 드레인에 인가되고, 접지 전압 (GND) 는 그 소스에 인가된다. 이 메모리 셀 (11) 에서는, 그것의 제어 게이트와 소스 사이에 큰 전위차 (10V) 가 발생하고, 드레인과 소스 사이에 큰 전위차 (6V) 가 발생하기 때문에, 드레인과 소스 사이에 흐르는 전자들 중 어떤 것들은 가속되어 에너지를 얻고, 따라서 그것들은 게이트 절연막으로 구성된 에너지 장벽을 뛰어넘어 플로팅 게이트로 주입되게 된다.

프로그램 전압 (VPP; =10V) 은, 선택 신호 (ADR) 로 선택되고 레벨 "H" 에서의 입력 데이타 (DI1) 가 기입되도록 지정된 메모리 셀 (11) 의 제어 게이트로 인가 되고, 제어 전압 (MCD; = 6V) 가 그것의 드레인에 인가되고, "소스 전압 (VCC) - 문턱 전압 (Vth; = 3V) 가 그것의 소스로 인가된다. 이 경우에, 제어 게이트와 소스 사이의 전위차는 7V 이고 드레인과 소스 사이의 전위차는 3V 이기 때문에, 드레인과 소스 사이에서 흐르는 전자의 에너지 레벨이 낮고, 결과적으로 전자는 플로팅 게이트로 주입되지 않는다.

데이타 기입에 필요한 시간이 경과된 시점 (t2) 에서, 프로그램 모드 신호 (/PGM) 이 레벨 "H" 로 설정되고, 기입 제어 회로 (30) 및 지연 회로 (50) 에 제공된 리세트 신호 (RST) 가 레벨 "H" 로 설정된다. 리세트 신호 (RST) 의 레벨이 "H" 에 있을 때, 기입 제어 회로 (30) 의 출력 전압은 접지 전압 (GND) 으로 설정된다. 따라서, 기입 제어 선 (13) 에 축적된 전하의 방전이 개시되고, 제어 전압 (MCD) 이 특정 시정수에 따라 낮아지는 것을 초래한다.

시점 (t2) 후에 소정 시간이 경과한 시점 (t3) 에서, 지연 회로 (50) 에 의한 리세트 신호 (RST1) 출력이 레벨 "H" 로 설정된다. 데이타 기입 회로 (401 ~ 404) 로부터의 출력 전압은 접지 전압 (GND) 로 설정되고, 비트선 (BL) 에 축적된 전하의 방전이 개시되고, 비트선 (BL) 에서의 전압은 특정 시정수에 따라서 낮아지게 된다.

기입 제어 선 (13) 및 비트선 (BL) 의 방전이 시점 (t4) 에서 종료되었을 때, 리세트 신호 (RST) 는 레벨 "L" 로 리세트된다. 이 때에, 레벨 "L" 에서의 입력 데이타가 기입되도록 하는 메모리 셀 (11) 의 플로팅 게이트에서의 전하가 유지된다. 이 과정을 통하여, 다음 데이타 기입을 겪는 메모리 셀에 대한 데이타 기입 동작이 가능하게 된다.

메모리 셀 (11)에 기입된 데이타를 판독하기 위해서, 프로그램 모드 신호 (/PGM) 는 EPROM 을 판독 모드로 설정하도록 레벨 "H" 로 설정된다. 그후, 메모리 어레이 (10) 및 워드선 (WL) 은 어드레스 신호 (ADR) 로 선택된다. 소스 전압 (VCC) 가 선택 신호로서 선택된 워드선 (WL) 으로 인가된다. 또한, 데이타 기입 회로 (40) 의 출력측이 고 임피던스 상태에 설정되고, 비트선으로부터 전기적으로 차단된다. 선택된 메모리 셀 (11) 의 문턱전압 (Vth) 은 플로팅 게이트로 주입된 전자의 양에 따라 변한다. 따라서, 소스선 (SL) 을 통하여 소스로 부터 비트선 (BL) 으로 흐르는 전류의 레벨은 기입된 데이타에 따라서 변화한다. 레벨 "H" 에 설정된 데이타에 따른 전류는 기준 전위를 발생시키는 메모리 셀 (15) 로부터 출력된다. 그후, 센스 증폭기 (도시되어 있지 않음) 는 메모리 셀 (11) 에 의해 출력된 전류값을 메모리 셀 (15) 에 의해 출력된 전류값과 비교하여, 메모리 셀 (11) 내에 레벨 "L" 에서의 데이타가 있는지 또는 레벨 "H" 에서의 데이타가 있는지를 결정해서 저장된 데이타를 판독한다.

전술한 바와 같이, 제 1 실시예에서의 EPROM 에는 지연 회로 (50) 가 제공되는데, 그 지연 회로는, 데이타 기입 동작이 종료된 후 리세트 시에 기입 제어 선 (13) 및 드레인 선 (DL) 에 축적된 전하의 방전이 어느 시점까지 진행할 때 비트선 (BL) 및 소스선 (SL) 상의 전하가 방전되는 것을 초래한다. 이 구조는 메모리 셀 (11 및 15) 의 드레인과 소스 사이에서 리세트 시에 큰 전위차가 발생하지 않아서 드레인으로부터 소스로의 전류의 흐름을 억제하게 된다. 따라서, 메모리 셀 (11) 내의 틀린 데이타 기입이 방지된다. 또한, 문턱 전압 (Vth) 이 메모리 셀 (11 및 15) 에서 상승하지 않기 때문에 지연된 엑세스 및 전원 동작 범위의 변동과 같은 문제점이 제거된다.

제 2 실시예

도 4 는 본 발명의 제 2 실시예에서의 EPROM 내에 제공되는 지연 회로 (50a) 의 회로 구조를 예시한다.

제 2 실시예에서의 EPROM 은 도 1 에 예시된 제 1 실시예에서의 EPROM 내의 지연 회로 (50) 를 지연 회로 (50a) 로 대체함으로써 이루어진 구조를 가진다. 지연 회로 (50a) 에 제공된 전압 비교기 (55) 는 그의 - 입력단자에 공급된 전압이 그의 + 입력 단자에 공급된 전압보다 더 낮을 때, 출력 단자를 통해 레벨 "H" 에서의 신호를 출력하고, 그의 - 입력단자에 공급된 전압이 그의 + 입력 단자에 공급된 전압보다 더 높을 때, 출력단자를 통해서 레벨 "L" 에 있는 신호를 출력한다. 기입 제어 회로 (30) 으로부터의 제어 신호 (MCD) 가 전압 비교기 (55) 의 - 입력단자로 제공되는 반면, NMOS (56) 및 저항기 (57) 에서 발생된 일정한 전압 (VC) 이 + 입력단자로 공급된다.

전압 비교기 (55) 의 출력측은 2-입력 NAND 게이트 (이하, "NAND" 라고 함)(58) 의 제 1 입력측에 접속된다. 리세트 신호 (RST) 가 NAND (58) 의 제 2 입력측에 제공된다. 리세트 신호 (RST) 를 출력하는 인버터 (59) 는 NAND (58) 의 출력측으로 접속된다.

지연 회로 (50a) 는 리세트 신호 (RST) 가 레벨 "H" 에 있고 제어 신호 (MCD) 가 일정 전압 (VC) 이하의 레벨로 저하될 때, 레벨 "H" 에 있는 리세트 신호 (RST1) 를 출력한다. 그 결과, 전압 (VC) 를 적당한 레벨에 설정함으로써, 높은 신뢰도를 갖고 메모리 셀 (11 및 15) 내에서 리세트 시에 드레인과 소스 사이에서 큰 전위차가 발생되지 않도록 하는 것이 가능하게 된다. 전술한 바와 같이, 제 2 실시예에서의 EPROM 은 제 1 실시예에서의 EPROM 에 의해 달성된 장점과 유사한 장점을 달성한다. 또한, 제어 신호 (MCD) 의 전압에서의 감소가 제 2 실시예에서의 EPROM 네에서 검출될 수 있기 때문에, 높은 신뢰도가 기입 제어 선 (13) 의 배선 패턴의 길이등과 무관하게 데이타 기입 동작 및 데이타 판독 동작 동안 확인될 수 있다.

제 3 실시예

도 5 는 본 발명의 제 3 실시예에서의 EPROM 내에 제공된 데이타 기입 회로 (40a) 의 회로 구조를 예시한다.

제 3 실시예에서의 EPROM 은 도 1 에 나타난 제 1 실시예에서의 EPROM 또는 도 2 에 나타난 종래 기술에서의 EPROM 내의 데이타 기입 회로 (40) 를 데이타 기입 회로 (40a) 로 대체함으로써 이루어진 구조를 갖는다. 데이타 기입 회로 (40a) 는 입력 데이타 신호 (DI1) 를 수신하는 인버터 (41) 을 갖는다. 인버터 (41) 의 출력측은 2-입력 NOR 게이트 (이하, "NOR" 라고 함) 의 제 1 입력측에 접속된다. NOR (42) 의 출력측은 2-입력 NOR (43) 의 제 1 입력측에 접속된다. 프로그램 모드 신호 (/PGM) 은 NOR (42 및 43) 의 제 2 출력측에 접속된다. 또한, NOR (42 및 43) 의 출력측은 각각 NMOS (44 및 45) 의 게이트에 접속된다. NMOS (44) 의 드레인은 소스 전압 (VCC) 에 접속되고, 반면, 그의 소스는 노드 (N41) 에 접속된다. NMOS (45)의 드레인은 노드 (N41) 에 접속되고, 반면, 그의 소스는 접지 전압 (GND) 에 접속된다.

또한, NMOS (46) 의 드레인은 노드 (41) 에 접속된다. 기입 제어 회로 (30) 으로부터의 제어 신호 (MCD) 는 NMOS (46) 의 소스에 제공되고, 리세트 신호 (RST) 는 그이 게이트에 제공된다. 또한, 데이타 기입 회로 (40a) 는 노드 (N41) 을 통해 출력신호 (DO) 를 출력한다.

데이타 기입 회로 (40a) 에서는, NMOS (46) 리세트 신호 (RST) 가 "L" 에 있을 때, 오프 상탤호 들어간다. 이때, 데이타 기입 회로 (40a) 는 도 1 및 2 에 나타난 데이타 기입 회로 (40) 가 동작하는 것과 마찬가지로 동작한다. 즉, 프로그램 모드 신호 (/PGM) 가 레벨 "L" 로 설정될 때, NMOS (44 및 45) 는 오프 상태에 설정되고, 노드 (N41) 는 고 임피던스 상태에 설정된다. 반면, 프로그램 모드 신호 (/PGM) 가 레벨 "H" 로 설정될 때, 접지 전압 (GMD) 또는 소스 전압 (VCC) - 문턱 전압 (Vth) 로 표현된 전압이 노드 (N41) 을 통하여 입력 데이타 신호 (DI) 에 따라, 즉 레벨에 "L" 인지 "H" 인지에 따라 출력된다.

리세트 신호 (RST) 가 레벨 "H" 로 설정될 때, NMOS (46) 은 온 상태로 설정되고, 제어 신호 (MCD) 가 노드 (N41) 에 제공된다. 그 후에, 출력 전압 (VO) 은 노드 (N41) 을 통하여 비트선 (BL) 로 출력된다. 따라서, 메모리 어레이 (10) 내의 소스 선 (SL) 에서의 전압 및 드레인 선 (DL) 에서의 전압이 동일하게 되고 따라서, 메모리 셀 (11 및 15) 로 전류가 확실히 흐르지 않게 된다. 전술한 바와 같이, 제 3 실시예에서의 EPROM 은 제 2 실시예에서의 EPROM 에 의해 달성된 장점과 유사한 장점을 달성한다.

제 4 실시예

도 6 은 본 발명의 제 4 실시예에서의 EPROM 내에 제공된 워드선 구동 회로 (20a) 의 회로 구조를 예시한다.

제 4 실시예에서의 EPROM 은, 도 1 에서 예시된 제 1 실시예에서의 EPROM 내의 워드선 구동 회로 (20), 또는 도 2 에서 예시된 종래 기술 내의 EPROM 을 워드선 구동 회로 (20a) 로 대체함으로써 이루어진 구조를 갖는다. 워드선 구동 회로 (20a) 에는 리세트 신호 (RST) 를 수신하는 인버터 (21)가 제공된다. 인버터 (21) 의 출력측은 NAND (22) 의 제 1 입력측에 접속된다. 디코드 회로 (DEC) 는 NAND (22) 의 제 2 입력측으로 제공된다. NAND (22) 의 출력측은 인버터 (23) 을 통해 디프레션(dpression) 형 MOS 트랜지스터 (이하, "DMOS" 라고 함)(24) 의 드레인에 접속된다. DMOS (24) 의 소스는 노드 (N21) 에 접속된다. 프로그램 모드 신호 (/PGM) 는 DMOS (24) 의 게이트에 제공된다. 프로그램 전압 (VPP) 은 직렬로 접속된 DMOS (25 및 26) 를 통해 노드 (N21) 에 공급된다. 또한, 노드 (21) 는 워드선 (WL) 에 접속된다.

리세트 신호 (RST) 가 리세트 시에 워드선 구동 회로 (20a) 에서 "H" 로 설정될 때, 인버터 (23) 로부터의 출력 신호의 레벨은 "L" 로 설정되고, 그에 의하여, 노드 (N21) 를 접지 전압 (GND) 으로 설정된다. 노드 (N21) 가 접지 전압 (GND) 으로 설정될 때, 메모리 어레이 (10) 내의 모든 워드선 (WL) 은 접지 전압 (GND) 으로 설정되고, 따라서, 메모리 셀 (11 및 15) 로 전류가 흐르지 않는다.

전술한 바와 같이, 제 4 실시예에서의 EPROM 은 제 2 실시예에서의 EPROM 에 의해 달성된 장점과 거의 동일한 장점을 달성한다.

제 5 실시예

도 7 은 본 발명의 제 5 실시예에서의 EPROM 의 개략적 구조를 예시한다.

제 5 실시예에서의 EPROM 은 도 1 에 나타난 제 1 실시예에서의 EPROM 내의 워드선 구동 회로 (20) 및 지연 회로 (50) 를 워드선 구동 회로 (20a) 및 지연 회로 (501 및 502) 로 각각 대체함으로써 이루어진 구조를 갖는다. 각각, 지연회로 (5) 의 회로 구조와 실질적으로 동일한 회로 구조를 갖는 지연 회로 (501 및 502) 는 직렬로 접속되어 있다. 리세트 신호 (RST) 가 입력되는 지연 회로 (501) 는 리세트 신호 (RST1) 을 기입 제어 회로 (30) 및 지연 회로 (502) 에 제공한다. 리세트 신호 (RST1) 이 입력되는 지연 회로 (502) 는 리세트 신호 (RST2) 를 데이타 기입 회로 (401 ~ 404) 에 제공한다.

리세트 신호 (RST) 가 제 5 실시예에서의 EPROM 내에서 리세트 시에 레벨 "H" 로 설정될 때, 워드선 구동 회로 (20a) 는 우선 선택된 워드선 (WL) 을 접지 전압 (GND) 로 설정한다. 그후, 이 워드선 (WL) 에 축적된 전하의 방전이 개시된다. 그 다음, 리세트 신호 (RST1) 가 기입 제어 회로 (30) 으로 입력되어 이 기입 제어 회로는 접지 전압 (GND) 로 설정된 제어 신호 (MCD) 를 출력한다. 접지 전압 (GND) 의 레벨을 가진 제어 신호 (MCD) 는 메모리 어레이 (10) 로 입력되어, 드레인 선 (DL) 에 축적된 전하의 방전을 개시한다. 그후, 리세트 신호 (RST) 가 데이타 기입 회로 (401 ~ 404) 로 입력되고, 소스 선 (SL) 에 축적된 전하가 방전하는 것이 초래된다. 전술한 바와 같이, 제 5 실시예에서의 EPROM 은 제 1 및 제 2 실시예에서의 EPROM 에 의해 달성된 장점과 거의 동일한 장점을 달성한다.

본 발명이 첨부된 도면을 참조하여, 바람직한 실시예에 관해 개시되고 설명되었지만, 본 발명은 이들 예에 한정되는 것이 아니고, 본 발명의 범위를 벗어나지않고서 다양한 변형례와 실시예가 이루어질 수 있다는 것을 이해하여야 한다.

예를 들어, 아래 (a) ~ (c) 가 본 발명의 다른 실시예로 채택될 수 있다.

(a) 본 발명은 EPROM 에서의 적용에 한정되지 않고, 전기적 배치 (batch) 삭제및 전기적 배치 기입을 허용하는 비 휘발성 메모리 (EEPROM) 와 같은 반도체 기억 장치에서도 채택될 수 있다.

(b) 메모리 어레이 (10) 의 구조는 도 1 에 예시된 것에 한정되지 않는다.

(c) 워드선 구동 회로 (20), 기입 제어 회로 (30), 데이타 기입 회로 (40) 및 지연 회로 (50) 의 구조들은 앞서 설명한 것에 한정되지 않고, 그것은 단지 예들에 불과하고 그것들이 유사한 기능을 수행하는 한 어떠한 구조도 허용된다.

상술한 바와 같이, 본 발명에 따른 반도체 기억 장치에는, 소정 시간 만큼 제 1 리세트 신호를 지연시킴으로써 제 2 리세트 신호를 발생시키는 지연 수단, 및 제 2 리세트 신호를 사용함으로써 소스 선 상의 전하가 방전하는 것을 초래케하는 데이타 기입 수단이 제공된다. 따라서, 드레인 선 및 소스선 사이에 큰 전위차가 발생하지 않고, 따라서, 리세트 시에 메모리 셀로 전류가 흐르지 않게되어 틀린 데이타 기입등을 방지하게 된다.

본 발명에 따른 반도체 기억 장치에는, 드레인 선 상의 전압이 특정 값 이하로 저하될 때 제 2 리세트 신호를 출력하는 지연 수단이 제공된다. 또한, 본 발명에 따른 반도체 기억 장치에는, 상기 리세트 신호에 따라 소스 선을 기입 제어선으로 접속시키는 데이타 기입 수단이 제공된다. 이 구조는 드레인 선 및 소스 선 사이에 전위차가 확실히 발생하지 않도록 하여 높은 신뢰도를 갖고 틀린 기입등이 방지될 수 있다.

또한, 본 발명에 따른 반도체 기억 장치에는, 리세트 신호에 응답하여 워드선을 비선택 상태로 스위칭하는 워드선 구동 수단이 제공된다. 그 결과, 메모리 셀로의 틀린 데이타 기입이 리세트 시에 발생하는 것이 방지된다.

Claims

서로 평행하게 배치되고, 메모리 셀 선택용 선택 신호가 제공되는 복수의 워드선,

상기 워드선에 직교하여 배치된 복수의 드레인 선 및 복수의 소스 선,

각각, 상기 복수의 워드선 중 하나와 상기 복수의 소스 선 중 하나가 교차하고 있는 교차점에 배치되고, 각각, 워드선에 접속된 제어 게이트, 소스 선에 접속된 소스, 드레인 선에 접속된 드레인, 및 플로팅 게이트를 갖고, 전원이 차단된 후에도 상기 플로팅 게이트에 축적된 전하에 의해 데이타가 유지되는 전계효과 트랜지스터로 구성된 복수의 메모리 셀,

데이타 기입을 겪을 메모리 셀을 지정하기 위한 어드레스 신호에 기초하여 워드선을 구동시키기 위한 상기 선택 신호를 발생시키는 워드선 구동 수단,

데이타 기입 동안 상기 선택 신호로 선택된 메모리 셀로 상기 드레인 선을 통하여 데이타 기입을 위한 제어 전압을 출력하고, 데이타 기입이 종료 됐을 때 제 1 리세트 신호에 따라 드레인 선 상에 축적된 전하를 방전하는 기입 제어 수단,

상기 선택 신호로 선택된 상기 메모리 셀로 기입 전압을 기입될 데이타의 논리값에 따라서 소스 선을 통하여 공급하고, 데이타 기입이 종료됐을 때 제 2 리세트 신호에 따라 소스 선에 축적된 전하를 방전하는 데이타 기입 수단, 및

소정 시간만큼 상기 제 1 리세트 신호를 지연시킴으로써 상기 제 2 리세트 신호를 발생시키는 지연 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 1 항에 있어서, 상기 지연 수단은,

상기 제 1 리세트 신호를 증폭하는 입력측 버퍼 증폭기,

상기 입력측 버퍼 증폭기에 의해 출력된 신호를 소정 시간만큼 지연시키는 집적 회로, 및

상기 제 2 리세트 신호로서 상기 집적 회로에 의해 출력된 신호를 증폭시킴으로써 얻은 신호를 출력하는 출력측 버퍼 증폭기로 구성되는 것을 특징으로 하는 반도체 기억 장치.
제 1 항에 있어서,

상기 지연 수단은, 상기 제 1 리세트 신호가 수신되고 드레인 선의 전압이 일정치 이하의 레벨로 저하되는 것으로 검출될 때, 상기 제 2 리세트 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제 3 항에 있어서,

상기 지연 수단에는, 드레인 선에서의 전압을 특정 전압과 비교하고 그 비교 결과에 따른 논리값을 지시하는 비교 결과 신호를 출력하는 전압 비교기가 제공되는 것을 특징으로 하는 반도체 기억 장치.
제 4 항에 있어서,

상기 지연 수단에는, 상기 제 2 리세트 신호를 출력하기 위하여 상기 비교 결과 신호 및 상기 제 1 리세트 신호를 사용하는 논리 동작에 관련된 논리 회로가 제공되는 것을 특징으로 하는 반도체 기억 장치.
제 5 항에 있어서, 상기 논리 회로는,

상기 비교 결과 신호 및 상기 제 1 리세트 신호가 입력되는 NAND 게이트, 및

상기 NAND 게이트의 출력 단자에 접속된 입력 단자를 갖고, 상기 제 2 리세트 신호를 출력하는 인버터로 구성되는 것을 특징으로 하는 반도체 기억 장치.
제 1 항에 있어서, 상기 제 1 리세트 신호가 제공될 때, 상기 워드선 구동 수단은 상기 워드선을 비선택 상태로 설정하는 것을 특징으로 하는 반도체 기억 장치.
제 7 항에 있어서,

상기 워드선 구동 수단은 상기 워드선으로 접지 전압을 인가함으로써 비선택 상태로 설정되는 것을 특징으로 하는 반도체 기억 장치.
서로 평행하게 배치되고 메모리 셀 선택용 선택 신호가 제공되는 복수의 워드선,

상기 워드선에 직교하여 배치된 복수의 드레인 선 및 복수의 소스 선,

각각, 상기 복수의 워드선 중 하나와 상기 복수의 소스 선 중 하나가 교차하고 있는 교차점에 배치되고, 각각, 워드선에 접속된 제어 게이트, 소스 선에 접속된 소스, 드레인 선에 접속된 드레인, 및 플로팅 게이트를 갖고 전원이 차단된 후에도 상기 플로팅 게이트에 축적된 전하에 의해 데이타가 유지되는 전계효과 트랜지스터로 구성된 복수의 메모리 셀,

데이타 기입을 겪을 메모리 셀을 지정하기 위한 어드레스 신호에 기초하여 워드선을 구동시키기 위한 상기 선택 신호를 발생시키는 워드선 구동 수단.

상기 선택 신호로 선택된 메모리 셀로 데이타 기입동안 상기 드레인 선을 통해 상기 제어 전압을 공급하기 위해, 기입 제어 선으로 데이타 기입을 위한 제어 전압을 출력하고, 기입이 종료된 후 리세트 신호에 따라 드레인 선 상의 전하가 방전하도록 초래케하는 기입 제어 수단, 및

상기 선택 신호로 선택된 상기 메모리 셀로 기입 전압을 기입될 데이타의 논리값에 따라서 소스 선을 통하여 공급하고, 상기 데이타 기입이 종료될 때 상기 소스 선을 상기 리세트 신호에 따라서 상기 기입 제어 선으로 접속하게 하는 데이타 기입 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 9 항에 있어서,

상기 리세트 신호가 제공될 때, 상기 워드선 구동 수단은 상기 워드선을 비선택 상태로 설정하는 것을 특징으로 하는 반도체 기억 장치.
제 10 항에 있어서,

상기 워드선 구동 수단은 접지 전위를 워드선에 인가함으로써 비선택 상태에 설정되는 것을 특징으로 하는 반도체 기억 장치.
제 9 항에 있어서,

상기 데이타 기입 수단에는 상기 리세트 신호에 의해 제어되는 접속 수단이 제공되고 그 접속 수단은 상기 소스 선 및 상기 기입 제어 선을 접속하는 것을 특징으로 하는 반도체 기억 장치.
제 12 항에 있어서,

상기 접속 수단은 그 게이트에 입력된 상기 리세트 신호, 상기 소스 선에 접속된 드레인, 및 상기 기입 제어 선에 접속된 소스를 갖는 트랜지스터로 구성되는 것을 특징으로 하는 반도체 기억 장치.