JP2000331486A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000331486A JP2000331486A JP13964199A JP13964199A JP2000331486A JP 2000331486 A JP2000331486 A JP 2000331486A JP 13964199 A JP13964199 A JP 13964199A JP 13964199 A JP13964199 A JP 13964199A JP 2000331486 A JP2000331486 A JP 2000331486A
- Authority
- JP
- Japan
- Prior art keywords
- line
- write
- drain
- data
- reset signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/20—Initialising; Data preset; Chip identification
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
いEPROM等の半導体記憶装置を提供する。 【解決手段】 メモリセル11へのデータの書込みが終
了して、リセット信号RSTが“H”になると、書込み
制御回路30から出力される制御電圧MCDが接地電圧
GNDとなってドレイン線DL上の電荷の放電が開始さ
れる。一定時間後、遅延回路50から出力されるリセッ
ト信号RST1が“H”になり、データ書込み回路40
の出力信号が接地電圧GNDとなってソース線SL上の
電荷の放電が開始される。ドレイン線DLの放電がソー
ス線よりも先に開始されるので、リセット動作時におけ
るメモリセル11のドレイン−ソース間の電位差は大き
くならず、このメモリセル11に電流は流れない。これ
により、書込み誤りや閾値電圧の上昇によるアクセス時
間の遅延等を防止することができる。
Description
特に電気的に書込み可能な不揮発性メモリ(以下、「E
PROM」という)の書込み制御技術に関するものであ
る。
概略の構成図である。この図2では、デコード信号を生
成するためのアドレスデコーダや、記憶されたデータを
読出すためのセンスアンプ等の回路は省略している。こ
のEPROMは、同一構成の複数のメモリアレイ1
00,…,10nを有している。例えば、メモリアレイ
100は、平行に配置されたワード線WL0,WL1,
…WLnと、これらのワード線WL0〜WLnに直交し
て配置されたドレイン線DL0,DL1,…、及びソー
ス線SL0,SL1,…を有している。ワード線WLと
ドレイン線DLの各交差箇所には、メモリセル11が接
続されている。メモリセル11は、他の電極から絶縁さ
れたフローティングゲートを有する電界効果トランジス
タで構成され、コントロールゲートがワード線WLに、
ドレインがドレイン線DLに、ソースがソース線SL
に、それぞれ接続されている。
ぞれNチャネルMOSトランジスタ(以下、「NMO
S」という)120,121,…を介して、書込み制御
線13に接続されている。偶数番目のNMOS120,
…は、偶数選択信号SE0でオン/オフ制御され、奇数
番目のNMOS121,…は、奇数選択信号SO0でオ
ン/オフ制御されるようになっている。また、各ソース
線SL0,SL1,…は、メモリアレイ選択信号SS0
でオン/オフ制御されるNMOS140,141,…を
介して、ビット線BL0,BL1,…に接続されてい
る。このEPROMは、各ワード線WL0〜WLnを駆
動するワード線駆動回路200,201,…,20n、
書込み制御線13を駆動する書込み制御回路30、及び
データ書込み時にビット線BL0,BL1,…を駆動す
るデータ書込み回路401,402,…を有している。
一の構成であり、例えばワード線駆動回路200は、図
示しないアドレスデコーダから与えられるデコード信号
DEC0に従って、ワード線WL0に対する選択信号を
生成して出力するものである。ワード線駆動回路200
は、デコード信号DEC0が“非選択”を示すレベル
“L”のときは、ワード線WL0に接地電圧GNDを出
力する。また、デコード信号DEC0が“選択”を示す
レベル“H”のときは、プログラムモード信号/PGM
(但し、「/」は反転を意味する)に従って、書込み時
にはプログラム電圧VPP(例えば、10V)を、読出
し時には電源電圧VCC(例えば、4V)を、それぞれ
ワード線WL0に出力するようになっている。書込み制
御回路30は、リセット信号RSTが“L”となって書
込み動作状態となったときに、VCC+2Vtn(但
し、Vtn=約1V:NMOSの閾値電圧)の制御電圧
MCD(=6V)を出力し、このリセット信号RSTが
“H”となってリセット状態となったときに、接地電圧
GNDを出力するものである。
構成となっている。例えば、データ書込み回路40
1は、リセット信号RSTが“L”で、かつプログラム
モード信号/PGMによって書込み動作が指定されたと
きに、入力データ信号DI1のレベル“L”,“H”に
従って、接地電圧GND、または電源電圧VCCを出力
するものである。プログラムモード信号/PGMによっ
て読出し動作が指定されているときは、データ書込み回
路401の出力側がハイインピーダンス状態となる。ま
た、リセット信号RSTが“H”のときは、データ書込
み回路401の出力側が、接地電圧GNDに接続される
ようになっている。
のように行われる。書込み動作に先だって、リセット信
号RSTが“L”に、及びプログラムモード信号/PG
Mが“H”に設定された後、書込み対象のアドレスを指
定するアドレス信号が、図示しないアドレスデコーダに
与えられる。これにより、アドレスデコーダから、特定
のメモリアレイ(例えば、メモリアレイ100)を選択
するためのメモリアレイ選択信号SS0が出力される。
更に、このメモリアレイ100中の1つのワード線(例
えば、ワード線WL0)を選択するためのデコード信号
DEC0がワード線駆動回路200に与えられる。一
方、書込みの対象となる入力データ信号DI1(例え
ば、“L”),DI2(例えば、“H”)が、それぞれ
データ書込み回路401,402に与えられる。これに
より、メモリアレイ選択信号SS0で選択されたメモリ
アレイ100が、ビット線BLに接続され、選択されて
いないメモリアレイ101〜10nは、このビット線B
Lから切離される。また、選択されたワード線WL0に
接続されたメモリセル11のコントロールゲートに、ワ
ード線駆動回路20から電源電圧VCC(4V)の選択
信号が共通に印加される。更に、選択されたメモリセル
11のドレインには、書込み制御回路30から6Vの制
御電圧MCDが印加され、ソースは、ソース線SL及び
ビット線BLを介してデータ書込み回路40に接続され
る。
定の時間だけ“L”となり、書込み動作が開始される。
プログラムモード信号/PGMが“L”になると、ワー
ド線駆動回路200からワード線WL0に出力される選
択信号は、プログラム電圧VPP(10V)となる。ま
た、データ書込み回路401,402からビット線BL
1,BL2にそれぞれ出力される電圧は、入力データに
応じて、接地電圧GND及び電源電圧VCC−Vtnと
なる。これにより、アドレス信号で選択され、“L”の
入力データDI1を書込むように指定されたメモリセル
11には、コントロールゲートにVPP(=10V)、
ドレインにMCD(=6V)、及びソースに接地電圧G
NDが、それぞれ印加される。このメモリセル11で
は、コントロールゲートとソースの間の電圧が高電圧
(10V)、かつドレインとソースの間の電圧が高電圧
(6V)なるので、ドレインとソースの間に流れる電子
の一部が、その高電界によって加速されてエネルギーを
獲得し、ゲート絶縁膜のエネルギー障壁を越えてフロー
ティングゲートに注入される。
入力データDI2を書込むように指定されたメモリセル
11には、コントロールゲートにVPP(=10V)、
ドレインにMCD(=6V)、及びソースにVCC−V
tn(=3V)が、それぞれ印加される。この場合、コ
ントロールゲートとソースの間の電圧は7V、かつドレ
インとソースの間の電圧は3Vとなるので、ドレインと
ソースの間に流れる電子のエネルギーは小さく、この電
子がフローティングゲートに注入されることはない。ア
ドレス信号で指定されたメモリアレイ100のワード線
WL0に対する書き込みが終了すると、プログラムモー
ド信号/PGMが“H”にされると共に、リセット信号
RSTが“H”にされる。リセット信号RSTが“H”
になると、書込み制御回路30及びデータ書込み回路4
0の出力電圧は、接地電圧GNDとなる。これにより、
書込み制御線13、及びビット線BL上に蓄積されてい
た電荷が放電される。一方、“L”の入力データが書込
まれたメモリセル11のフローティングゲートの電荷
は、そのまま保持される。書込み制御線13、及びビッ
ト線BLの放電が完了した後、次の書込み対象アドレス
に対して、データ書込み動作が行われる。
EPROMでは、次のような課題があった。メモリ容量
が増加するに従い、書込み制御線13の配線パターンが
長くなり、その静電容量が増大する。一方、メモリ容量
の増加に伴うビット線BLの配線パターンの増加は、書
込み制御線13よりも少ない。このため、書込み動作終
了後のリセット時に、ドレイン線DLの放電が遅れて、
その電圧が低下しないうちに、ソース線SLの電圧が先
に低下するという状態が発生する。これにより、メモリ
セル11のドレインからソースに電流が流れ、“H”の
入力データDIを書込むように指定されたメモリセル1
1のフローティングゲートに電子が注入されて、誤った
データが書込まれるという課題があった。また、不安定
な電流によってフローティングゲートに少量の電子が注
入されることにより、メモリセル11の閾値電圧Vth
の上昇が発生してアクセス時間の遅延や、電源動作範囲
が悪化するという課題があった。本発明は、前記従来技
術が持っていた課題を解決し、書込み誤りやアクセス時
間の遅延等を生じないEPROM等の半導体記憶装置を
提供するものである。
に、本発明の内の第1の発明は、半導体記憶装置におい
て、平行に配置されてメモリセル選択用の選択信号が与
えられる複数のワード線と、前記ワード線に直交して配
置された複数のドレイン線及びソース線と、前記複数の
ワード線と前記複数のソース線との各交差箇所に配置さ
れ、それぞれ該ワード線に接続されたコントロールゲー
ト、該ソース線に接続されたソース、前記ドレイン線に
接続されたドレイン、及びフローティングゲートを有
し、該フローティングゲートに蓄積された電荷によって
電源切断後もデータを保持する電界効果トランジスタで
構成される複数のメモリセルと、データの書込み対象と
なるメモリセルを指定するためのアドレス信号に基づい
て前記選択信号を生成して前記ワード線を駆動するワー
ド線駆動手段とを備えている。
号によって選択された前記メモリセルに前記ドレイン線
を介してデータ書込み用の制御電圧を与えると共に、書
込み終了後は第1のリセット信号に従って該ドレイン線
上の電荷を放電する書込み制御手段と、前記選択信号に
よって選択された前記メモリセルに前記ソース線を介し
て書込むべきデータの論理値に対応した書込み電圧を与
えると共に、書込み終了後は第2のリセット信号に従っ
て該ソース線上の電荷を放電するデータ書込み手段と、
前記第1のリセット信号を所定の時間だけ遅延させて前
記第2のリセット信号を生成する遅延手段とを備えてい
る。
置において、遅延手段を、前記第1のリセット信号が与
えられて前記ドレイン線の電圧が一定の値以下に低下し
たことを検出したときに、前記第2のリセット信号を出
力するように構成している。第1及び第2の発明によれ
ば、以上のように半導体記憶装置を構成したので、書込
み処理において次のような作用が行われる。書込み終了
時に第1のリセット信号が与えられると、書込み制御手
段によってドレイン線上の電荷が放電される。第1のリ
セット信号は遅延手段によって所定の時間だけ遅延され
て第2のリセット信号が生成されてデータ書込み手段に
与えられる。これにより、ソース線上の電荷が放電され
る。
第1の発明と同様の複数のワード線と、複数のドレイン
線及びソース線と、複数のメモリセルと、次のようなワ
ード線駆動手段と、書込み制御手段と、データ書込み手
段とを備えている。ワード線駆動手段は、データの書込
み対象となるメモリセルを指定するためのアドレス信号
に基づいて前記選択信号を生成して前記ワード線を駆動
するものである。また、書込み制御手段は、データ書込
み時に書込み制御線にデータ書込み用の制御電圧を出力
することにより、前記選択信号によって選択された前記
メモリセルに前記ドレイン線を介して該制御電圧を与え
ると共に、書込み終了後はリセット信号に従って該ドレ
イン線上の電荷を放電するものである。データ書込み手
段は、前記選択信号によって選択された前記メモリセル
に前記ソース線を介して書込むべきデータの論理値に対
応した書込み電圧を与えると共に、書込み終了後は前記
リセット信号に従って該ソース線を前記書込み制御線に
接続するものである。第3の発明によれば、書込み終了
時にリセット信号が与えられると、データ書込み手段に
よってソース線が書込み制御線に接続される。これと同
時に、書込み制御手段によってドレイン線上の電荷が放
電される。
ード線駆動手段を、前記リセット信号または前記第1の
リセット信号が与えられたときに、前記ワード線を非選
択状態に切替えるように構成している。第4の発明によ
れば、リセット信号が与えられると、ワード線駆動手段
に接続されたワード線が非選択状態に切替えられる。
略の構成図であり、図2中の要素と共通の要素には共通
の符号が付されている。この図1では、デコード信号を
生成するためのアドレスデコーダや、記憶されたデータ
を読出すためのセンスアンプ等の回路は省略している。
このEPROMはサブアレイ方式のもので、同一構成の
複数のメモリアレイ100,…,10nを有している。
置されたワード線WL0,WL1,…WLnと、これら
のワード線WL0〜WLnに直交して配置されたドレイ
ン線DL0,DL1,…,DLy,DLz、及びソース
線SL0,SL1,…,SLy,SLzを有している。
これらのドレイン線DL0,DL1,…と、ソース線S
L0,SL1,…は、交互に配置されている。ワード線
WL0〜WLnとドレイン線DL0,…の各交差箇所に
は、データ用のメモリセル11が接続されている。ま
た、ワード線WL0〜WLnとドレイン線DLy,DL
zの各交差箇所には、読出しの基準電位を発生させるた
めのメモリセル15が接続されている。メモリセル1
1,15は、他の電極から絶縁されたフローティングゲ
ートを有する電界効果トランジスタで構成され、コント
ロールゲートがワード線WLに、ドレインがドレイン線
DLに、ソースがソース線SLに、それぞれ接続されて
いる。
スイッチング用のNMOS120,121,…,12z
を介して、書込み制御線13に接続されている。偶数番
目のNMOS120,…は、偶数選択信号SE0でオン
/オフ制御され、奇数番目のNMOS121,…は、奇
数選択信号SO0でオン/オフ制御されるようになって
いる。また、各ソース線SL0〜SLzは、NMOS1
40,141,…,14zを介して、ビット線BL0,
BL1,…,BLy,BLzに接続されている。これら
のNMOS140〜14zは、メモリアレイ選択信号S
S0でオン/オフ制御されるようになっている。このE
PROMは、ワード線WL0〜WLnを駆動するワード
線駆動手段(例えば、ワード線駆動回路)200,20
1,…,20n、書込み制御線13を駆動する書込み制
御手段(例えば、書込み制御回路)30、データ書込み
時にビット線BL0〜BLzを駆動するデータ書込み手
段(例えば、データ書込み回路)401,402,40
3,404、及び書込み終了後にビット線BL0〜BL
zの放電開始を遅延させる遅延手段(例えば、遅延回
路)50を有している。
一の構成であり、例えばワード線駆動回路200は、図
示しないアドレスデコーダから与えられたデコード信号
DEC0に従って、ワード線WL0に対する選択信号を
生成して出力するものである。ワード線駆動回路200
は、デコード信号DEC0が“非選択”を示す“L”の
ときは、ワード線WL0に接地電圧GNDを出力する。
また、デコード信号DEC0が“選択”を示す“H”の
ときは、プログラムモード信号/PGMに従って、書込
み時にはプログラム電圧VPP(例えば、10V)を、
読出し時には電源電圧VCC(例えば、4V)を、それ
ぞれワード線WL0に出力するようになっている。書込
み制御回路30は、リセット信号RSTが“L”となっ
て書込み動作状態となったときに、VCC+2Vtnの
制御電圧MCD(=6V)を出力し、このリセット信号
RSTが“H”となってリセット状態となったときに、
接地電圧GNDを出力するものである。
一の構成となっている。例えば、データ書込み回路40
1は、リセット信号RST1が“L”で、かつプログラ
ムモード信号PGMによって書込み動作が指定されたと
きに、入力データ信号DI1の“L”,“H”に従っ
て、接地電圧GND、または電源電圧VCCを出力する
ものである。プログラムモード信号/PGMによって読
出し動作が指定されているときは、データ書込み回路4
01の出力側がハイインピーダンス状態となる。また、
リセット信号RSTが“H”のときは、データ書込み回
路401の出力側が、接地電圧GNDに接続されるよう
になっている。データ書込み回路403,404の入力
側は、電源電圧VCCに接続されて“H”が与えられ、
これらのデータ書込み回路403,404の出力側が、
ビット線BLy,BLzに接続されている。
を構成するインバータ51a,51bと、抵抗52及び
キャパシタ53による積分回路と、出力側のバッファア
ンプを構成するインバータ54a,54bで構成されて
いる。そして、入力側に与えられたリセット信号RST
を一定時間遅延させて、出力側からリセット信号RST
1を出力するものである。このリセット信号RST1
が、データ書込み回路401〜404に与えられるよう
になっている。
の信号波形図である。以下、この図3を参照しつつ、図
1のEPROMの書込み動作を説明する。図3の時刻t
0において、リセット信号RSTが接地電圧に、プログ
ラムモード信号/PGMが電源電圧VCCに設定され、
書込み対象のアドレスを指定するアドレス信号ADR
が、図示しないアドレスデコーダに与えられる。また、
書込みの対象となる入力データ信号DI1(例えば、
“L”),DI2(例えば、“H”)が、それぞれデー
タ書込み回路401,402に与えられる。これによ
り、アドレスデコーダから、特定のメモリアレイ(例え
ば、メモリアレイ100)を選択するためのメモリアレ
イ選択信号SS0が出力される。更に、このメモリアレ
イ100中の1つのワード線(例えば、ワード線WL
0)を選択するためのデコード信号DEC0がワード線
駆動回路200に与えられる。一方、メモリアレイ選択
信号SS0で選択されたメモリアレイ100が、ビット
線BLに接続され、選択されていないメモリアレイ10
1〜10nは、このビット線BLから切離される。ま
た、選択されたワード線WL0に接続されたメモリセル
11のコントロールゲートに、ワード線駆動回路20か
ら電源電圧VCC(4V)の選択信号が共通に印加され
る。更に、選択されたメモリセル11のドレインには、
書込み制御回路30から6Vの制御電圧MCDが印加さ
れ、ソースは、ソース線SL及びビット線BLを介して
データ書込み回路40に接続される。
/PGMが“L”となり、書込み動作が開始される。プ
ログラムモード信号/PGMが“L”になると、ワード
線駆動回路200からワード線WL0に出力される選択
信号は、プログラム電圧VPP(10V)となる。ま
た、データ書込み回路401,402からビット線BL
1,BL2にそれぞれ出力される電圧は、入力データ信
号DI1,DI2に対応して、接地電圧GND及び電源
電圧VCC−Vtnとなる。一方、駆動されていないワ
ード線WL1〜WLnの電圧は、接地電圧GNDとな
る。これにより、アドレス信号ADRで選択され、
“L”の入力データDI1を書き込むように指定された
メモリセル11には、コントロールゲートにVPP(=
10V)、ドレインにMCD(=6V)、及びソースに
接地電圧GNDが、それぞれ印加される。このメモリセ
ル11では、コントロールゲートとソースの間の電圧が
高電圧(10V)、かつドレインとソースの間の電圧が
高電圧(6V)になるので、ドレインとソースの間に流
れる電子の一部が、その高電界によって加速されてエネ
ルギーを獲得し、ゲート絶縁膜のエネルギー障壁を越え
てフローティングゲートに注入される。
“H”の入力データを書き込むように指定されたメモリ
セル11には、コントロールゲートにVPP(=10
V)、ドレインにMCD(=6V)、及びソースにVC
C−Vtn(=3V)が、それぞれ印加される。この場
合、コントロールゲートとソースの間の電圧は7V、か
つドレインとソースの間の電圧は3Vとなるので、ドレ
インとソースの間に流れる電子のエネルギーは小さく、
この電子がフローティングゲートに注入されることはな
い。
時間が経過すると、プログラムモード信号/PGMが
“H”にされると共に、書込み制御回路30と遅延回路
50に与えられているリセット信号RSTが“H”にさ
れる。リセット信号RSTが“H”になると、書込み制
御回路30の出力電圧は、接地電圧GNDとなる。これ
により、書込み制御線13上に蓄積されていた電荷の放
電が開始され、制御電圧MCDは、一定の時定数に従っ
て低下する。時刻t2から所定の時間が経過して時刻t
3になると、遅延回路50から出力されるリセット信号
RST1が“H”となる。これにより、データ書込み回
路401〜404の出力電圧が接地電圧GNDとなり、
ビット線BL上に蓄積されていた電荷の放電が開始さ
れ、ビット線BLの電圧は、所定の時定数に従って低下
する。
びビット線BLの放電が完了すると、リセット信号RS
Tは再び“L”になる。このとき、“L”の入力データ
が書込まれたメモリセル11のフローティングゲートの
電荷は、そのまま保持される。これにより、次の書込み
対象アドレスに対する、データ書込み動作が可能にな
る。
を読出す時には、プログラムモード信号/PGMを
“H”にして、読出しモードに設定すると共に、アドレ
ス信号ADRによってメモリアレイ10とワード線WL
を選択する。この時、選択されたワード線WLには、電
源電圧VCCの選択信号が印加される。また、データ書
込み回路40の出力側は、ハイインピーダンスとなっ
て、ビット線から切離される。選択されたメモリセル1
1の閾値電圧Vthは、そのフローティングゲートに注
入された電子の量によって異なるため、ソースからソー
ス線SLを介してビット線BLに流れる電流の大きさ
は、書込まれたデータによって相違する。また、基準電
位発生用のメモリセル15からは、“H”のデータに対
応する電流が出力される。図示しないセンスアンプによ
って、メモリセル11,15の電流を比較することによ
り、このメモリセル11に書込まれたデータが“L”か
“H”かを判定して読出すことができる。
ROMは、書込み動作終了後のリセット時に、書込み制
御線13及びドレイン線DL上の電荷の放電が進んだ時
点で、ビット線BL及びソース線SL上の電荷を放電さ
せるための遅延回路50を有している。これにより、リ
セット時にメモリセル11,15のドレインとソースの
間に電流を流すような高電圧が発生することがなくな
り、誤ったデータが書込まれるおそれがなくなるという
利点がある。更に、メモリセル11,15の閾値電圧V
thが上昇することもなく、アクセス時間の遅延や電源
動作範囲が悪化するおそれがないという利点がある。
の回路図である。この遅延回路50Aは、図1中の遅延
回路50に代えて設けられるものであり、電圧比較器5
5を有している。電圧比較器55は、−入力端子に与え
られる電圧が、+入力端子よりも低いときに出力端子に
“H”の信号を出力し、−入力端子に与えられる電圧
が、+入力端子よりも高いときには出力端子に“L”の
信号を出力するものである。電圧比較器55の−入力端
子には、書込み制御回路30からの制御信号MCDが与
えられ、この+入力端子にはNMOS56と抵抗57で
生成された一定電圧VCが与えられるようになってい
る。
的論理積ゲート(以下、「NAND」という)58の第
1の入力側に接続されている。NAND58の第2の入
力側には、リセット信号RSTが与えられている。NA
ND58の出力側にはインバータ59が接続され、この
インバータ59からリセット信号RST1が出力される
ようになっている。この遅延回路50Aでは、リセット
信号RSTが“H”で、かつ制御信号MCDが一定電圧
VC以下に低下したときに、リセット信号RST1が
“H”となる。従って、一定電圧VCを適切に設定する
ことにより、リセット時にメモリセル11,15のドレ
インとソースの間に高電圧が発生することを確実に防止
することができる。これにより、第1の実施形態と同様
の利点がある。更に、制御信号MCDの低下を検出する
ようにしているので、書込み制御線13の配線パターン
の長さ等に影響されず、確実な動作が可能になるという
利点がある。
路40Aの回路図である。このデータ書込み回路40A
は、図1または図2中のデータ書込み回路40に代えて
設けられるものであり、入力データ信号DIが与えられ
るインバータ41を有している。インバータ41の出力
側は、2入力の否定的論理和ゲート(以下、「NOR」
という)42の第1の入力側に接続されている。NOR
42の出力側は、2入力のNOR43の第1の入力側に
接続されている。これらのNOR42,43の第2の入
力側には、プログラムモード信号/PGMが与えられる
ようになっている。また、NOR42,43の出力側
は、それぞれNMOS44,45のゲートに接続されて
いる。NMOS44のドレインは電源電圧VCCに接続
され、ソースはノードN41に接続されている。NMO
S45のドレインはノードN41に接続され、ソースは
接地電圧GNDに接続されている。
レインが接続され、このNMOS46のソースには書込
み制御回路30からの制御信号MCDが与えられ、ゲー
トにはリセット信号RSTが与えられるようになってい
る。そして、ノードN41から出力信号DOが出力され
るようになっている。このデータ書込み回路40Aで
は、リセット信号RSTが“L”のときは、NMOS4
6がオフ状態となり、図1または図2中のデータ書込み
回路40と同様の動作が行われる。即ち、プログラムモ
ード信号/PGMが“L”であると、NMOS44,4
5はオフとなって、ノードN41はハイインピーダンス
状態となる。プログラムモード信号/PGMが“H”で
あると、ノードN41には、入力データ信号DIのレベ
ル“L”,“H”に従って、接地電圧GNDまたは電源
電圧VCC−Vtnが出力される。
は、NMOS46はオン状態となり、ノードN41には
制御信号MCDが印加される。ノードN41の出力電圧
VOは、ビット線BLに出力される。これにより、メモ
リアレイ10のソース線SLとドレイン線DLの電圧は
等しくなり、メモリセル11,15に電流が流れること
はない。従って、この第3の実施形態では、第2の実施
形態と同様の利点が得られる。
路20Aの回路図である。このワード線駆動回路20A
は、図1または図2中のワード線駆動回路20に代えて
設けられるものであり、リセット信号RSTが与えられ
るインバータ21を有している。インバータ21の出力
側は、NAND22の第1の入力側に接続されている。
NAND22の第2の入力側には、デコード信号DEC
が与えられている。NAND22の出力側は、インバー
タ23を介してディプレッション型MOSトランジスタ
(以下、「DMOS」という)24のドレインに接続さ
れている。DMOS24のソースは、ノードN21に接
続され、ゲートにはプログラムモード信号/PGMが与
えられている。ノードN21には、縦続接続されたDM
OS25,26を介してプログラム電圧VPPが与えら
れるようになっている。そして、ノードN21がワード
線WLに接続されている。このワード線駆動回路20A
では、リセット時にリセット信号RSTが“H”になる
と、インバータ23の出力信号が“L”となるので、ノ
ードN21の電圧が接地電圧GNDとなる。これによ
り、メモリアレイ10のワード線WLはすべて接地電圧
GNDとなり、メモリセル11,15に電流が流れるこ
とはない。従って、この第4の実施形態では、第2の実
施形態と同様の利点が得られる。
略の構成図である。このEPROMでは、図1中のワー
ド線駆動回路20に代えて、図6のワード線駆動回路2
0Aを用いている。また遅延回路50と同様の遅延回路
501,502を縦続接続し、初段の遅延回路501か
ら出力されるリセット信号RST1を書込み制御回路3
0に与え、次段の遅延回路502から出力されるリセッ
ト信号RST2をデータ書込み回路401〜404に与
えるようにしている。その他の構成は、図1と同様であ
る。
リセット信号RSTが“H”になると、まず、ワード線
駆動回路20Aによって、選択されたワード線WLが接
地電圧GNDにおとされ、このワード線WL上の電荷の
放電が開始される。次に、リセット信号RST1が書込
み制御回路30に与えられ、この書込み制御回路30に
よって制御信号MCDが接地電圧GNDにおとされ、ド
レイン線DL上の電荷の放電が開始される。最後に、リ
セット信号RST2がデータ書込み回路401〜404
に与えられ、ソース線SL上の電荷の放電が行われる。
これにより、第1及び第2の実施形態と同様の利点が得
られる。
ず、種々の変形が可能である。この変形例としては、例
えば、次の(a)〜(c)のようなものがある。 (a) EPROMに限定されず、電気的に一括消去及
び書込み可能な不揮発性メモリ(EEPROM)等の半
導体記憶装置にも同様に適用可能である。 (b) メモリアレイ10は、図1中の構成に限定され
ない。 (c) ワード線駆動回路20、書込み制御回路30、
データ書込み回路40、及び遅延回路50の構成は、例
示したものに限定されず、同様の機能を有するものであ
れば適用可能である。
によれば、前記第1のリセット信号を所定の時間だけ遅
延させて前記第2のリセット信号を生成する遅延手段
と、第2のリセット信号によってソース線上の電荷を放
電するデータ書込み手段を有している。これにより、ド
レイン線とソース線の間に高電圧が生ずることがなくな
り、リセット時にメモリセルに電流が流れるおそれがな
くなって、書込み誤り等がなくなるという効果がある。
第2の発明によれば、ドレイン線の電圧が一定の値以下
に低下したときに第2のリセット信号を出力する遅延手
段を有している。これにより、ドレイン線とソース線の
間に高電圧が発生することを確実に防止することが可能
になり、確実に書込み誤り等をなくすことができるとい
う効果がある。
てソース線と書込み制御線とを接続するデータ書込み手
段を有していので、第2の発明と同様の効果がある。第
4の発明によれば、リセット信号によってワード線を非
選択状態に切替えるワード線駆動手段を有しているの
で、リセット時にメモリセルにデータが書込まれるおそ
れがないという効果がある。
略の構成図である。
ある。
である。
の回路図である。
路40Aの回路図である。
路20Aの回路図である。
略の構成図である。
Claims (4)
- 【請求項1】 平行に配置されてメモリセル選択用の選
択信号が与えられる複数のワード線と、 前記ワード線に直交して配置された複数のドレイン線及
びソース線と、 前記複数のワード線と前記複数のソース線との各交差箇
所に配置され、それぞれ該ワード線に接続されたコント
ロールゲート、該ソース線に接続されたソース、前記ド
レイン線に接続されたドレイン、及びフローティングゲ
ートを有し、該フローティングゲートに蓄積された電荷
によって電源切断後もデータを保持する電界効果トラン
ジスタで構成される複数のメモリセルと、 データの書込み対象となるメモリセルを指定するための
アドレス信号に基づいて前記選択信号を生成して前記ワ
ード線を駆動するワード線駆動手段と、 前記選択信号によって選択された前記メモリセルに前記
ドレイン線を介してデータ書込み用の制御電圧を与える
と共に、書込み終了後は第1のリセット信号に従って該
ドレイン線上の電荷を放電する書込み制御手段と、 前記選択信号によって選択された前記メモリセルに前記
ソース線を介して書込むべきデータの論理値に対応した
書込み電圧を与えると共に、書込み終了後は第2のリセ
ット信号に従って該ソース線上の電荷を放電するデータ
書込み手段と、 前記第1のリセット信号を所定の時間だけ遅延させて前
記第2のリセット信号を生成する遅延手段とを、 備えたことを特徴とする半導体記憶装置。 - 【請求項2】 前記遅延手段は、前記第1のリセット信
号が与えられて前記ドレイン線の電圧が一定の値以下に
低下したことを検出したときに、前記第2のリセット信
号を出力するように構成したことを特徴とする請求項1
記載の半導体記憶装置。 - 【請求項3】 平行に配置されてメモリセル選択用の選
択信号が与えられる複数のワード線と、 前記ワード線に直交して配置された複数のドレイン線及
びソース線と、 前記複数のワード線と前記複数のソース線との各交差箇
所に配置され、それぞれ該ワード線に接続されたコント
ロールゲート、該ソース線に接続されたソース、前記ド
レイン線に接続されたドレイン、及びフローティングゲ
ートを有し、該フローティングゲートに蓄積された電荷
によって電源切断後もデータを保持する電界効果トラン
ジスタで構成される複数のメモリセルと、 データの書込み対象となるメモリセルを指定するための
アドレス信号に基づいて前記選択信号を生成して前記ワ
ード線を駆動するワード線駆動手段と、 データ書込み時に書込み制御線にデータ書込み用の制御
電圧を出力することにより、前記選択信号によって選択
された前記メモリセルに前記ドレイン線を介して該制御
電圧を与えると共に、書込み終了後はリセット信号に従
って該ドレイン線上の電荷を放電する書込み制御手段
と、 前記選択信号によって選択された前記メモリセルに前記
ソース線を介して書込むべきデータの論理値に対応した
書込み電圧を与えると共に、書込み終了後は前記リセッ
ト信号に従って該ソース線を前記書込み制御線に接続す
るデータ書込み手段とを、 備えたことを特徴とする半導体記憶装置。 - 【請求項4】 前記ワード線駆動手段は、前記リセット
信号または前記第1のリセット信号が与えられたとき
に、前記ワード線を非選択状態に切替えるように構成し
たことを特徴とする請求項1、2、または3記載の半導
体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13964199A JP3497770B2 (ja) | 1999-05-20 | 1999-05-20 | 半導体記憶装置 |
DE60033467T DE60033467T2 (de) | 1999-05-20 | 2000-03-10 | Halbleiterspeicheranordnung |
EP00301994A EP1054408B1 (en) | 1999-05-20 | 2000-03-10 | Semiconductor storage device |
TW089104567A TW525172B (en) | 1999-05-20 | 2000-03-14 | Semiconductor storage device |
KR1020000012696A KR100605275B1 (ko) | 1999-05-20 | 2000-03-14 | 반도체 기억 장치 |
US09/527,293 US6243297B1 (en) | 1999-05-20 | 2000-03-17 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13964199A JP3497770B2 (ja) | 1999-05-20 | 1999-05-20 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000331486A true JP2000331486A (ja) | 2000-11-30 |
JP3497770B2 JP3497770B2 (ja) | 2004-02-16 |
Family
ID=15250019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13964199A Expired - Fee Related JP3497770B2 (ja) | 1999-05-20 | 1999-05-20 | 半導体記憶装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6243297B1 (ja) |
EP (1) | EP1054408B1 (ja) |
JP (1) | JP3497770B2 (ja) |
KR (1) | KR100605275B1 (ja) |
DE (1) | DE60033467T2 (ja) |
TW (1) | TW525172B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005276406A (ja) * | 2004-02-26 | 2005-10-06 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
US6956781B2 (en) | 2003-07-28 | 2005-10-18 | Oki Electric Industry Co., Ltd. | Amplifier and semiconductor storage device using the same |
US7145803B2 (en) | 2004-02-26 | 2006-12-05 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
US7161848B2 (en) | 2004-08-27 | 2007-01-09 | Oki Electric Industry Co., Ltd. | Data write circuit and data write method for semiconductor storage device |
JP2007157200A (ja) * | 2005-12-01 | 2007-06-21 | Oki Electric Ind Co Ltd | 不揮発性記憶装置およびその書込み方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010080651A (ko) * | 1999-10-04 | 2001-08-22 | 구사마 사부로 | 반도체 집적회로, 이 반도체 집적회로를 갖는 잉크카트리지, 및, 이 잉크 카트리지를 장착한 잉크젯 기록장치 |
US6567314B1 (en) * | 2000-12-04 | 2003-05-20 | Halo Lsi, Inc. | Data programming implementation for high efficiency CHE injection |
US7110303B2 (en) * | 2004-02-25 | 2006-09-19 | Analog Devices, Inc. | Memory cell testing feature |
US6944041B1 (en) * | 2004-03-26 | 2005-09-13 | Bae Systems Information And Electronic Systems Integration, Inc. | Circuit for accessing a chalcogenide memory array |
JP2008047224A (ja) * | 2006-08-17 | 2008-02-28 | Oki Electric Ind Co Ltd | 不揮発性半導体メモリ |
US7916544B2 (en) * | 2008-01-25 | 2011-03-29 | Micron Technology, Inc. | Random telegraph signal noise reduction scheme for semiconductor memories |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4344154A (en) * | 1980-02-04 | 1982-08-10 | Texas Instruments Incorporated | Programming sequence for electrically programmable memory |
US5229963A (en) * | 1988-09-21 | 1993-07-20 | Kabushiki Kaisha Toshiba | Semiconductor nonvolatile memory device for controlling the potentials on bit lines |
JP2563702B2 (ja) * | 1990-09-25 | 1996-12-18 | 株式会社東芝 | 不揮発性半導体メモリ |
DE69521203T2 (de) * | 1995-07-31 | 2006-01-12 | Stmicroelectronics S.R.L., Agrate Brianza | Flash-EEPROM mit gesteuerter Entladungszeit der Wortleitungs- und Sourcespannungen nach der Löschung |
US5657268A (en) * | 1995-11-20 | 1997-08-12 | Texas Instruments Incorporated | Array-source line, bitline and wordline sequence in flash operations |
-
1999
- 1999-05-20 JP JP13964199A patent/JP3497770B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-10 DE DE60033467T patent/DE60033467T2/de not_active Expired - Lifetime
- 2000-03-10 EP EP00301994A patent/EP1054408B1/en not_active Expired - Lifetime
- 2000-03-14 TW TW089104567A patent/TW525172B/zh not_active IP Right Cessation
- 2000-03-14 KR KR1020000012696A patent/KR100605275B1/ko not_active IP Right Cessation
- 2000-03-17 US US09/527,293 patent/US6243297B1/en not_active Expired - Lifetime
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6956781B2 (en) | 2003-07-28 | 2005-10-18 | Oki Electric Industry Co., Ltd. | Amplifier and semiconductor storage device using the same |
JP2005276406A (ja) * | 2004-02-26 | 2005-10-06 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
US7145803B2 (en) | 2004-02-26 | 2006-12-05 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
JP2010198731A (ja) * | 2004-02-26 | 2010-09-09 | Oki Semiconductor Co Ltd | 半導体記憶装置 |
JP4615297B2 (ja) * | 2004-02-26 | 2011-01-19 | Okiセミコンダクタ株式会社 | 半導体記憶装置 |
US7161848B2 (en) | 2004-08-27 | 2007-01-09 | Oki Electric Industry Co., Ltd. | Data write circuit and data write method for semiconductor storage device |
JP2007157200A (ja) * | 2005-12-01 | 2007-06-21 | Oki Electric Ind Co Ltd | 不揮発性記憶装置およびその書込み方法 |
Also Published As
Publication number | Publication date |
---|---|
TW525172B (en) | 2003-03-21 |
EP1054408B1 (en) | 2007-02-21 |
US6243297B1 (en) | 2001-06-05 |
DE60033467T2 (de) | 2007-11-29 |
KR100605275B1 (ko) | 2006-07-26 |
EP1054408A3 (en) | 2002-07-31 |
DE60033467D1 (de) | 2007-04-05 |
KR20000076844A (ko) | 2000-12-26 |
EP1054408A2 (en) | 2000-11-22 |
JP3497770B2 (ja) | 2004-02-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7362616B2 (en) | NAND flash memory with erase verify based on shorter evaluation time | |
US6031760A (en) | Semiconductor memory device and method of programming the same | |
US7161837B2 (en) | Row decoder circuit of NAND flash memory and method of supplying an operating voltage using the same | |
TWI314737B (ja) | ||
US6181605B1 (en) | Global erase/program verification apparatus and method | |
JP3836643B2 (ja) | 不揮発性集積回路メモリ装置とその駆動方法 | |
US7577059B2 (en) | Decoding control with address transition detection in page erase function | |
US9030875B2 (en) | Non-volatile memory device | |
JP2780674B2 (ja) | 不揮発性半導体記憶装置 | |
US7154800B2 (en) | No-precharge FAMOS cell and latch circuit in a memory device | |
JPH11260076A (ja) | 半導体記憶装置 | |
JP3497770B2 (ja) | 半導体記憶装置 | |
JP4426082B2 (ja) | 読出時間を短縮させる不揮発性半導体メモリ装置 | |
JPH10228792A (ja) | 半導体記憶装置 | |
KR930004488B1 (ko) | 전기적으로 소거와 프로그램이 가능한 판독전용 메모리 | |
US6178118B1 (en) | Electrically programmable semiconductor device with multi-level wordline voltages for programming multi-level threshold voltages | |
JP2000048582A (ja) | 半導体記憶装置 | |
JP3862092B2 (ja) | 不揮発性記憶装置 | |
JP3722372B2 (ja) | システムと不揮発性メモリを有する装置 | |
KR0140902B1 (ko) | 전기적 및 일괄적으로 소거가능한 특성을 갖는 비휘발성 반도체 메모리장치 | |
KR20050087719A (ko) | 반도체 기억장치 | |
KR19990075686A (ko) | 불 휘발성 반도체 메모리 장치 | |
JPH0917189A (ja) | 不揮発性半導体メモリ | |
EP1752989B1 (en) | NAND flash memory with erase verify based on shorter delay before sensing | |
JP2004241122A (ja) | レギュレータ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031118 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101128 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101128 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |