JP2563702B2

JP2563702B2 - 不揮発性半導体メモリ

Info

Publication number: JP2563702B2
Application number: JP27337591A
Authority: JP
Inventors: 川正宮; 野正通浅
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1990-09-25
Filing date: 1991-09-25
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: DE69128635D1; KR920006988A; DE69133097D1; JPH05274894A; US5384742A; EP0797213A1; EP0550751B1; EP0797213B1; DE69133097T2; EP0550751A1; WO1992005560A1; EP0550751A4; DE69128635T2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
に関し、特に、不揮発性メモリセルとして２層構造のも
のを用い、且つそれらのメモリセルを複数のブロックに
分割し、ブロック毎にデータ書き換えを可能とした不揮
発性半導体メモリに関する。

【０００２】

【従来の技術】電気的に書き換え可能な読み出し専用メ
モリ（Ｅ²ＰＲＯＭ）においては、全ビット一括消去型
（フラッシュタイプ）のメモリが注目を集めている。さ
らに最近では、メモリを幾つかのブロックに分け、各ブ
ロック毎に書き換えが可能な機能を備えることについて
の要求がでている。即ち、例えば、４Ｍビットの製品に
おいては、３２Ｋバイト毎の１６個のブロックに分割す
るとか、２５６Ｋバイト毎に４個のブロックに分割し、
各ブロック単位で書き換えができるような要求である。
この様にブロック分割をする場合、セルアレイを幾つか
のブロックに分けると、同一ワード線上あるいは同一デ
ータ線上に異なる複数のブロック中のセルが接続される
こととなる。このため、特定のあるブロックについての
書き込み／消去を繰り返した場合には、書き込み／消去
を行なわない他の非選択ブロック中のセルにストレスが
印加されることになる。

【０００３】このストレスの度合を２層構造のセルで考
察する。フラッシュタイプ型のＥ²ＰＲＯＭで用いてい
る２層構造セルでは、書き込みはＥＰＲＯＭと同様に、
コントロールゲートにＶ_CG＝１２Ｖ、ドレインにＶ_D＝
６Ｖ、ソースにＶ_S＝０Ｖを与え、アバランシェ効果に
より発生したホットエレクトロンをフローティングゲー
トに電子注入することにより行なう。消去は、コントロ
ールゲートにＶ_CG＝０Ｖ、ソースにＶ_S＝１２Ｖを印加
し、フローティングゲート‐ソース間のＦ‐Ｎトンネル
電流で電子をフローティングゲートから抜き取ることに
より行なっている。

【０００４】構造についてみると、消去時にフローティ
ングゲートとソース間にトンネル電流を流すためフロー
ティングゲート下のゲート酸化膜をほぼ１００オングス
トロームとＥＰＲＯＭセルに比べて薄くしている点と、
ソースｎ⁺部とフローティングゲートの重なりをＥＰＲ
ＯＭに比べて広くもたせている点とに特徴がある。

【０００５】この様な構造のセルを用いて、複数のブロ
ックに分割したセルアレイを構成した場合、非選択ブロ
ック内の消去状態あるいは書き込み状態のセルにかかる
ストレスは第１表に示される。選択されているワード線
と同一ワード線につながる非選択ブロック中の消去状態
セルには、フローティングゲート‐ソース間にほぼ７．
５MV／cmの電界がかかり、選択されているデータ線と同
一データ線上の非選択ブロック中の書き込み状態セルに
はフローティングゲートとドレインとの間にほぼ６．５
MV／cmの電界がかかる。

【０００６】

【表１】次に、消去、書き込み時に非選択ブロックのセルにかか
るストレス時間を考える。４Ｍビットの製品で、データ
線方向に３２Ｋバイト単位でブロック分割したとする。
この場合、１セルの書き込み時間が１０μｓ、書き込み
回数２５回で、同一ブロックについてのみ１０⁵回書き
込み／消去を繰り返したとすると、その間書き換えしな
い非選択ブロックの１セルには合計８００sec の間、Ｖ
_CG＝１２Ｖが加えられる。よって、フローティングゲー
トとソース間に８００sec の間７．５MV／cmのストレス
がかかり、誤書き込みをおこすのが避けられない。ま
た、ワード線方向に、上記と同様に、３２Ｋバイト単位
で分割した場合は、非選択ブロック１セルには合計６４
００sec の間、ドレインが６Ｖになり、フローティング
ゲート‐ドレイン間に６４００sec の間６．５MV／cmの
ストレスがかかり、誤消去をおこすのが避けられない。

【０００７】上記のように、従来の装置には、ある選択
ブロックへの書き込み、消去に伴って、他の非選択ブロ
ックにおいて誤書き込み、誤消去が行なわれることがあ
るという難点があった。

【０００８】上述のように、従来の消去方式では、セル
ソースに高電圧を印加することにより、フローティング
ゲートＦＧに蓄積された電子をソースに向けて放出させ
ている。この方式では、ソース接合のブレークダウン電
圧以上にソース電圧を上げることができない場合に、ブ
ロック消去（１つのブロックに含まれる複数のセルを同
時に消去）するにはセルソースを分離しなければならな
い、という制約がある。そこで、セルソース電圧を高電
圧にすることなく消去が可能な方式として、負電圧を利
用した方式が考えられている。この方式を実施する装置
の概念図を図３３に示し、タイミング波形を図３４に示
す。第２表は各モードにおける各セルに対する電圧設定
例を示す。

【０００９】第２表モードセルＷＬＤＬソース _{消去} 選択セル −１０Ｖ３Ｖ５Ｖ非選択セル５Ｖ３Ｖ５Ｖプログラム選択セル１２Ｖ６Ｖ０Ｖリード選択セル５Ｖ１Ｖ０Ｖこの方式には、同一の選択ワード線に接続された複数の
メモリセルを同時に消去できるという特徴がある。今、
イレーズするに当り、ワード線ＷＬ１を選択し、ワード
線ＷＬ２を非選択とする。即ち、選択ワード線ＷＬ１の
電圧ＶＷＬ１を−１０Ｖとし、非選択ワード線ＷＬ２の
電圧ＶＷＬ２を５Ｖとし、ソース電圧ＶＳを５Ｖとし、
データ線ＤＬ１，ＤＬ２をフローティング状態にする。
これにより、メモリセルＭ１，Ｍ２は消去状態となり、
メモリセルＭ３，Ｍ４は非消去状態となる。プログラム
（書き込み）は、フローティングゲートＦＧへのホット
エレクトロンの注入により行なわれる。リードは、選択
したセルがオン（セル電流を流す）か、オフ（セル電流
を流さない）かをセンスアンプＳＡで判断することによ
り行われる。

【００１０】このような方式には以下のような問題点が
ある。即ち、上記イレーズ時に非選択セルＭ３，Ｍ４で
はＷＬ２＝５Ｖ、ＶＳ＝５Ｖ、ＤＬ１，ＤＬ２はフロー
ティング状態となる。このため非消去セルＭ３，Ｍ４を
介してデータ線ＤＬ１，ＤＬ２が（５Ｖ−Ｖ_th）
（Ｖ_th：セルのしきい値）まで充電されることとなる。
この時、非選択消去セルＭ３，Ｍ４ではデータ線ＤＬ
１，ＤＬ２を充電するためのセル電流が時間ｔ₁〜ｔ₂
の間流れる。このため、非選択セルＭ３，Ｍ４が誤書き
込みされる危険性がある。また、消去終了時には、デー
タ線ＤＬ１，ＤＬ２に充電された電荷が放電し、セル電
流が時間ｔ₃〜ｔ₄の間流れる。これにより、同様に、
誤書き込みの危険性がでてくる。さらに、ソース線、ワ
ード線の充放電を急激に行なうと、ピーク電流が流れて
配線材の破壊の可能性もある。

【００１１】

【発明が解決しようとする課題】上述したように、従来
のメモリは、選択メモリセルのデータ書き換え時に非選
択のメモリセルに誤動作が生じるという難点があった。

【００１２】本発明の目的は、データの書き換え時や消
去時に誤書き込み、誤消去等の誤動作が発生するのを防
止可能な不揮発性半導体メモリを提供することにある。

【００１３】本発明の他の目的は、複数のメモリセルの
うちの任意数のものを選択し、選択したメモリセルに対
してデータの書き換え、消去を行なうに際し、非選択メ
モリセルにおいて誤動作が発生しない不揮発性半導体メ
モリを提供することにある。

【００１４】本発明のさらに別の目的は、メモリセルア
レイは複数のメモリセルからなるブロックの複数に分割
されており、ブロック毎に書き換えが可能な不揮発性半
導体メモリにおいて、選択ブロック内のセルについての
書き換え、消去を行なっても、非選択ブロック内のセル
において誤動作が生じないようにすることにある。

【００１５】

【課題を解決するための手段】本発明の第１のメモリ
は、コントロールゲート、フローティングゲート、ソー
ス及びドレインを有する不揮発性メモリセルの複数がア
レイ状に配置されてメモリセルアレイが構成されてお
り、前記メモリセルアレイは前記メモリセルの複数を有
するブロックの複数に分割されており、前記各ブロック
毎に前記メモリセルのデータ書き換えを可能とした不揮
発性半導体メモリにおいて、前記ブロック中の選択した
選択ブロックにおける前記メモリセルへの書き込み時
に、前記選択ブロック以外の非選択ブロック中の前記メ
モリセルの前記コントロールゲートと前記ソース・ドレ
インとの一方に、前記非選択ブロック中の前記メモリセ
ルの前記フローティングゲートと前記ソース・ドレイン
との間に加わる電位を緩和する緩和電位印加手段を備え
るものとして構成される。

【００１６】本発明の第２のメモリは、前記第１のメモ
リにおいて、前記メモリセルアレイ中の前記メモリセル
は、行方向に並んで１列を構成するもののコントロール
ゲートがそれぞれ１本のワード線に接続されており、列
方向に並んで１列を構成するもののドレインがそれぞれ
１本のデータ線に接続されているものとして構成され
る。

【００１７】本発明の第３のメモリは、前記第２のメモ
リにおいて、前記ブロックは、前記データ線の１本に接
続された前記メモリセルの複数を有する列ユニットの任
意数を備えるものとして構成され、前記ブロックは列方
向に並んでいるものとして構成される。

【００１８】本発明の第４のメモリは、前記第２のメモ
リにおいて、前記ブロックは、前記ワード線の１本に接
続された前記メモリセルの複数を有する行ユニットの任
意数を備えるものとして構成され、前記ブロックは行方
向に並んでいるものとして構成される。

【００１９】本発明の第５のメモリは、前記第３のメモ
リにおいて、前記緩和電位印加手段は、前記非選択ブロ
ック内の前記メモリセルのソースに前記緩和電位を印加
するものとして構成される。

【００２０】本発明の第６のメモリは、前記第４のメモ
リにおいて、前記緩和電位印加手段は、前記ワード線を
介して前記非選択ブロック内の前記メモリセルの前記コ
ントロールゲートに前記緩和電位を印加するものとして
構成される。

【００２１】

【作用】メモリセルアレイは複数のブロックに分割され
ている。あるブロック（選択ブロック）についてデータ
の書き換えを行なうときには、他のブロック（非選択ブ
ロック）中のメモリセルのソース又はコントロールゲー
トに緩和電圧を加え、フローティングゲートとソース・
ドレインとの間のストレスを緩和して、誤書き込み、誤
消去を防止する。

【００２２】プログラム時、非選択ブロック中のメモリ
セルのソースとドレインをイコライズして、コントロー
ルゲートとソース・ドレインとの間の電界を緩和すると
共にチャネル電流を流さないようにして、誤書き込みを
防止する。

【００２３】負電圧消去方式を実施するに当り、非選択
のブロック中のセルのソース線及びワード線を消去電圧
に設定する前にソース線とデータ線をイコライズし、そ
のイコライズを消去動作後に解除することにより、非選
択セルの誤動作を防止する。

【００２４】

【実施例】第１の実施例として図１にデータ線方向にセ
ルアレイを１６分割した場合の装置を示す。ここでは、
メモリセルアレイ１を１６個のブロック２に分割し、そ
れぞれのブロック２にブロック消去回路３を設けてい
る。図中、５はロウデコーダであり、６はカラムゲー
ト、７はプリロウデコーダである。上記ブロック２の詳
細は図２に示される。この図２からわかるように、各ブ
ロック消去回路３が各ブロック２内の各セルＣ_XYのソー
スに共通に接続されている。１つのデータ線ＤＬαβに
共通に接続されている各セルは同一ブロック内に配置さ
れている。それに対し、１つのワード線ＷＬｉに共通に
接続されているセルは複数のブロックに分割されてい
る。

【００２５】このようなブロック構成の装置での１ブロ
ックにおける書き換え動作を以下に説明する。

【００２６】前述した２層構成のセルでの消去シーケン
スにおいては、過消去に伴ってセルがディプレッション
化して読み出し時に誤動作が生じるのを防ぐため、予め
対象とするブロック内の全セルに書き込んだ後にそのブ
ロック内の全セルを同時に一括消去する。書き込みはＥ
ＰＲＯＭと同様なシーケンスで行なわれる。つまり、１
ブロック内のデータを書き換える時は２回の書き込み動
作が行なわれる。この時、書き換えているブロックと共
通のワード線につながる非選択ブロック内のセルにはコ
ントロールゲートストレスがかかることになる。

【００２７】本実施例では、非選択ブロックにおいて
は、消去セルのフローティングゲートとソースとの間の
電界を緩和するために、セルソースに、ある一定の電位
（緩和電位）を印加するようにしている。例えば、セル
ソースに２Ｖ印加した場合は、フローティングゲートと
ソース間の電界はほぼ５MV／cmとなり、セルソース０Ｖ
の時のほぼ７．５MV／cmと比べてほぼ２．５MV／cmだけ
電界が緩和される。

【００２８】図３には、本発明の一例に係るブロック消
去回路３の回路構成を示した。この回路は、消去時にブ
ロックの選択と消去回路を動作させるための、ブロック
選択アドレスＢＳＡが入力されたＮＡＮＤ回路ＮＡ１０
０からのアドレス選択信号ＢＳとＮＥraseとのＮＯＲを
とるＮＲ１００を有するブロック選択部１１と、トラン
ジスタＴ１１０〜Ｔ１１５とインバータＩ１１０より構
成されたレベルシフタ１２と、選択したブロック２を充
電するための充電トランジスタＴ１１６と、消去時以外
の時にセルソースを放電させる放電トランジスタＴ１２
０，Ｔ１２１と、放電のタイミングをコントロールする
インバータＩ１２０〜Ｉ１２４とＮＡＮＤＮＡ１２０
とを有する遅延回路１３と、トランジスタＴ１３０〜Ｔ
１３２と抵抗Ｒ１３０，Ｒ１３１から成る非選択ブロッ
クバイアス回路１４と、から構成されている。

【００２９】次に、図３の回路３の動作を説明する。

【００３０】消去時に、アドレスにより選択されたある
ブロック２につながるブロック消去回路３においては、
ＮＡ１００の出力ＢＳは“Ｌ”になり、ＮＥraseは
“Ｌ”になり、ＮＲ１００の出力はＥＡ＝“Ｈ”とな
る。よって、充電Ｐ‐ｃｈトランジスタＴ１１６のゲー
トに加えられるレベルシフタ１２の出力はＥＡＧ＝
“Ｌ”となり、Ｖ_PP＝１２ＶがセルソースＣＳに印加さ
れる。

【００３１】この時、ＮＥraseとその遅延信号がそれぞ
れ入力する放電トランジスタＴ１２０とＴ１２１は共に
オフしている。非選択ブロックバイアス回路１４におい
ては、ＮＥrase＝“Ｌ”であり、Ｔ１３０はオン状態、
Ｔ１３１はオフ状態となっている。このため、Ｔ１３０
から抵抗Ｒ１３０，Ｒ１３１を通してグランドに電流が
流れ、ノードＮＥＧは中間電位となる。しかし、Ｔ１３
２は、セルソースがＶ_PPによって充電されているが、ゲ
ートが低いため、カットオフしている。

【００３２】次に、非選択ブロック２につながるブロッ
ク消去回路３では、アドレスによりデコーダＮＡ１００
の出力ＢＳは“Ｈ”となり、レベルシフタ１２を駆動す
るＮＲ１００からの出力はＥＡ＝“Ｌ”となり、充電Ｐ
‐ｃｈトランジスＴ１１６のゲートノードＥＧＡは
“Ｈ”（＝Ｖ_PP）となり、充電トランジスタＴ１１６は
オフ状態となる。非選択ブロックバイアス回路１４はＮ
Ｅrace＝“Ｌ”であり、Ｔ１３０がオン状態、Ｔ１３１
がオフ状態となり、Ｔ１３０から抵抗Ｒ１３０，Ｒ１３
１を通してグランドに電流が流れる。これにより、Ｒ１
３０とＲ１３１の中間であるノードＮＥＧは、Ｔ１３０
とＲ１３０，Ｒ１３１との抵抗分割で決まる電位とな
る。よって、セルソースＣＳはＴ１３２より充電され、
ＮＥＧ−Ｖ_TH（Ｔ１３２）の電位となる。例えば、ＮＥ
Ｇを３Ｖに設定し、Ｔ１３２のＶ_THを１Ｖとすると、セ
ルソースＣＳは２Ｖになる。この時、選択されたブロッ
ク消去回路３と同様に放電トランジスタＴ１２０，Ｔ１
２１はオフ状態にある。

【００３３】消去終了後は、ＮＥrase＝“Ｈ”となり、
選択ブロック２では充電トランジスタＴ１１６がオフに
なり、非選択ブロック３ではＴ１３０がオフ、Ｔ１３１
がオン状態になり、充電トランジスタＴ１３２がオフ状
態となる。同時に、ＮＥrase＝“Ｈ”になることから、
まずＴ１２０がオン状態になり、セルソースＣＳの放電
が始まる。さらに、遅延回路１３によりＴ１２１のゲー
トが一定時間後“Ｈ”になり、Ｔ１２１が放電する。こ
こで、２つのトランジスタＴ１２０，Ｔ１２１で放電し
ている理由は、セルソース部分のジャンクション容量が
大きいため、寸法の大きなトランジスタで一度に放電さ
せると過大のピーク電流が流れるためである。トランジ
スタＴ１２０は寸法を小さく設定し、少しずつ放電さ
せ、ある程度放電して電位がさがってから寸法を大きく
設定したトランジスタＴ１２１で放電させている。放電
トランジスタＴ１２１の寸法を大きく設定する理由は、
セルの読み出し時やプログラム時にセルソースＣＳが０
Ｖ（＝グランド）より浮くことを防ぐためである。特
に、プログラム時は数ｍＡの電流が流れるため、Ｗ＝数
１００〜１０００μｍ程度の寸法が必要である。

【００３４】プログラム時、読みし時及びスタンドバイ
時は、ＮＥrase＝Ｈであり、充電トランジスタＴ１１
６，Ｔ１３２はオフ状態にあり、放電トランジスタＴ１
２０，Ｔ１２１はオン状態にあり、セルソースＣＳをグ
ランド（＝０Ｖ）にする。

【００３５】それぞれのモードでのノード電位を第３表
に示した。

【００３６】第３表ＮＥrase ＢＳＥＡＥＧＡＣＳ _消去時選択ブロックＬＬＨＬ 12Ｖ非選択ブロックＬＨＬＨ２Ｖプログラム時Ｈ＊ＬＨ０Ｖ読み出し時Ｈ＊ＬＨ０Ｖスタンドバイ時Ｈ＊ＬＨ０Ｖ図４〜図７にブロック消去回路３中の非選択ブロックバ
イアス回路の他の例を示した。

【００３７】図４は、図３の抵抗Ｒ１３０，Ｒ１３１を
トランジスタに置き換えたものである。即ち、Ｒ１３０
をＴ１４１〜Ｔ１４４に、Ｒ１３１をＴ１４５，Ｔ１４
６に置き換えている。基本的には、抵抗分割により充電
トランジスタＴ１４８のゲート電位ＮＥＧを決めてい
る。

【００３８】図５は、充電トランジスタＴ１５５のゲー
ト電位ＮＥＧをＴ１５２，Ｔ１５３のトランジスタのＶ
_THで決めるものである。この回路構成では、ノードＮＥ
Ｇは２Ｖ_THとなりセルソースＣＳは、ほぼＶ_THレベルと
なる。

【００３９】図６は、ＤタイプトランジスタＴ１６１の
Ｖ_THでセルソースＣＳを決める回路である。消去時には
ＮＥrase＝“Ｌ”であり、Ｔ１６０はオン状態、Ｔ１６
１のゲートは“Ｌ”であり、非選択ブロックのセルソー
スは、ＤタイプトランジスタＴ１６１のＶ_THまで、つま
り１〜２Ｖ程度まで充電される。

【００４０】図７は、ＥタイプトランジスタＴ１７０の
Ｖ_TH落ち（電位降下）を用いた回路である。ＮＥrase＝
“Ｌ”でＴ１７１もオン状態となり、Ｔ１７０のＶ_TH落
ちレベルがセルソースＣＳに印加される。図６、図７の
場合は、図３〜図５の様に電流を常時流した状態で使用
しないので、パワーセーブとなる。

【００４１】以上のそれぞれの回路は、消去時以外のプ
ログラム時、読み出し時、スタンドバイ時、ＮＥrase＝
“Ｈ”によりオフとなる。

【００４２】図８にカラムゲートの構成図を示した。

【００４３】この図８は図１に対応し、そのうちの１つ
のブロックのカラムの構成と、ロウデコーダのバッファ
ーと、ワード線のうちの１本と、そのワード線に共通に
接続されているセルＣ₁₁₁〜Ｃ_1m1を示している。例え
ば４Ｍビットのセルアレイを、３２Ｋバイト毎の複数の
ブロックにデータ線に沿った方向に１６分割した場合を
示している。１ブロックのデータ線は１２８本であり、
１ブロックに８I/O 分含まれている。このため、１ブロ
ック内の１I/O はデータ線１６本を有する。１ブロック
内での１バイトの選択はカラム信号ｈ１〜ｈ１６の１つ
で行なわれる。各ブロックは、カラム信号ｓ１〜ｓ１６
の１つで選択される。

【００４４】図中、Ｔ２００〜Ｔ２０７はブロック選択
のためのカラムゲートトランジスタ、Ｔ２１０〜Ｔ２８
７はカラム信号ｈ１〜ｈ１６で選ばれるカラムゲートト
ランジスタを示す。

【００４５】図９にはロウデコーダ５の構成図を示し
た。

【００４６】同図において、ＭＤは、ロウプリデコーダ
からの出力ＲＡｉ，ＲＢｉ，ＲＣｉで選択される複数の
トランジスタＴ３５０〜Ｔ３５５を有するロウデコーダ
のメインデコーダ、Ｔ３００，Ｔ３１０，Ｔ３２０，Ｔ
３３０，Ｔ３４０〜Ｔ３４３はロウプリデコーダの出力
ＲＤＲｉ，ＲＤＬｉで選択されるトランスファーゲー
ト、Ｔ３００′，Ｔ３１０′，Ｔ３２０′，Ｔ３３０′
は充電トランジスタ、Ｔ３０１〜Ｔ３０３，Ｔ３１１〜
Ｔ３１３，Ｔ３２１〜Ｔ３２３，Ｔ３３１〜Ｔ３３３は
フィードバックタイプのインバータである。同図の左側
の回路ＣＩＲは、右側の回路ＣＩＲと同一の構成を有す
る。

【００４７】例えば、ワード線ＷＬ１を選択する場合
は、出力ＲＡｉ，ＲＢｉ，ＲＣｉで選択されるメインデ
コーダＭＤでは、ＲＡ＝ＲＢ＝ＲＣ＝“Ｈ”となり、ノ
ードＭＡＩＮは“Ｌ”となる。さらに、ＷＬ１を選択す
るＲＤＲ１は“Ｈ”、ＮＲＤＲ１＝“Ｌ”となり、他は
ＲＤＲ２〜ＲＤＲ４＝“Ｌ”、ＮＲＤＲ２〜ＮＲＤＲ４
＝“Ｈ”となる。よってＴ３０２がオン、Ｔ３０３がオ
フとなることから、ＷＬ１はＳＷ電位となる。このと
き、Ｔ３１２，Ｔ３２２，Ｔ３３２はオフ、Ｔ３１３，
Ｔ３２３，Ｔ３３３はオン状態となり、よってＷＬ２〜
ＷＬ４はグランドレベルとなる。

【００４８】本発明の実施例のブロック構成では、図１
に示すように、ロウデコーダ５をはさんで第１〜８のブ
ロック２と第９〜１６のブロック２とに分かれている。
このため、左右に分かれているトランスファーゲートＲ
ＤＲｉ，ＲＤＬｉゲートは、ブロック選択のカラム信号
Ｓｉとロジックをとり、選択されたブロックに接続され
る右又は左のワード線のみを駆動する様にする。

【００４９】図１０には、非選択ブロック内の消去セル
のコントロールゲートに加えられるストレス時間とセル
Ｖ_THの変動との関係を示したグラフである。ここではセ
ルソースは０Ｖとしてある。コントロールゲートストレ
ス時間が長くなると、セルＶ_THの上昇がみられる。この
上昇は、コントロールゲート電位に依存性がある。Ｖ_CG
＝１３Ｖでは、１００sec 程度で大きな上昇が見られ
る。これに対し、Ｖ_CG＝９Ｖでは１０００sec まで急激
な上昇は見られない。以上ではセルソース部分は０Ｖと
した。しかし、今、セルソースを２Ｖとすると、フロー
ティングゲートとソース間の電界をＶ_CG＝１３Ｖとした
ときの特性は、セルソース０Ｖ時のＶ_CG＝９Ｖのときの
特性にほぼ相当する。

【００５０】今、コントロールゲートとフローティング
ゲートのカップリング比をＣ_cf＝０．５とし、ソースと
フローティングゲートのカップリング比をＣ_sf＝０．１
とすると、セルソース０Ｖ、Ｖ_CG＝１３Ｖでは、フロー
ティングゲート電位Ｖ_FGはＶ_FG＝Ｃ_cf×Ｖ_CG＝６．５Ｖとなり、ソースとフローティングゲート間の電界Ｅ_sfは
６．５MV／cmとなる。また、セルソース０Ｖ、Ｖ_CG＝９
Ｖでは、Ｖ_FG＝４．５Ｖとなり、Ｅ_sfは４．５MV／cmと
なる。ここで、セルソースを２Ｖとし、且つＶ_CG＝１３
Ｖとすると、Ｖ_FG＝Ｖ_CG×Ｃ_cf＋Ｖ_s×Ｃ_sf＝１３×０．５＋２×
０．１＝６．７Ｖとなって、Ｅ_sf＝６．７−２＝４．７MV／cmとなる。

【００５１】この様に非選択ブロックのセルソースをほ
ぼ２Ｖ程度上昇させることにより、消去セルのＶ_THの変
動を十分におさえることができる。

【００５２】Ｖ_THOをストレスのかかっていない消去セ
ルのＶ_THとし、Ｖ_THMaxは読み出し時にアクセスタイム
が遅れることはなく、誤動作することのない限界のセル
Ｖ_THとする。

【００５３】セルソース対策を実施していない場合は、
Ｖ_CG＝１３Ｖで数１００秒のストレスでＶ_THMaxになっ
てしまう。これに対し、セルソース上昇の対策を実施し
ているものでは、Ｖ_s＝２Ｖ上昇させることにより、Ｖ
_CG＝４Ｖ降下と同様のストレスとなり、Ｖ_CG＝１３Ｖで
１０００秒以上のストレスでもＶ_THMaxに達していな
い。

【００５４】図１の実施例のブロック構成では、特定ブ
ロックに対してのみ１０⁵回書き換えを繰り返したと
き、常に非選択ブロックのセルにかかるストレス時間は
ほぼ８００秒であり、十分にストレスによる誤動作は防
ぐことができる。

【００５５】次に第２の実施例を図１１を参照して述べ
る。

【００５６】この実施例では、第１の実施例とは異な
り、メモリセルアレイをワード線方向にブロック分割し
ている。ブロック消去回路３は第１の実施例同様各ブロ
ックに接続されている。セルの配置を図１２に示す。１
つのワード線ＷＬに共通に接続されているセルＣは、同
一ブロック内に配置されている。これに対し、１つのデ
ータ線ＣＬに共通に接続されているセルＣは幾つかのブ
ロックに分けられている。この構成では、１つのデータ
線ＣＬに第１〜１６のブロック２の全てのブロックに配
置されているセルが共通に接続されている。ロウデコー
ダ５は、特定のブロック２におけるワード線ＷＬを高電
位にして特定のブロック２を選択すると共に、他の非選
択ブロック２におけるワード線ＷＬを、例えば選択ブロ
ック２のワード線ＷＬの電位の半分ぐらいの電位まで昇
圧する、という機能を有するものとして構成されてい
る。このような、非選択ブロックのワード線昇圧のため
の回路としては、ワード線昇圧用として汎用されている
どのようなものでもよい。

【００５７】本実施例では、非選択ブロックのコントロ
ールゲートをＶ_CG＝５Ｖにすることによりストレスを緩
和できる。

【００５８】非選択ブロックの書き込みセルについて、
Ｖ_CG＝０Ｖでは、Ｖ_FG−Ｖ_D＝５．６Ｖで、５．６MV／
cmとなるに対して、Ｖ_CG＝５Ｖでは、Ｖ_FG−Ｖ_D＝３．
８Ｖで、３．８MV／cmとなり、１．８MV／cm電界緩和で
きる。

【００５９】本発明の実施例によれば、以下の効果が得
られる。

【００６０】フラッシュＥ²ＰＲＯＭをブロック分割し
て、ブロック毎に書き換え可能にしたセルアレイ構成に
おいても、非選択ブロックのセルにかかるストレスを緩
和することができる。例えば、特定ブロックのみについ
て１０⁵回書き換えを繰り返しても、非選択ブロック内
のセルのＶ_TH変動を十分に抑えることができる。例えば
カラム方向分割の場合、Ｖ_CG＝１３Ｖにおいて、セルが
誤動作しないセルＶ_THMaxに上昇するまでの時間が数十
倍長くなり、１０⁵回書き込み／消去サイクルに十分の
マージンがある。

【００６１】また、従来の一括全ビット消去に加えてブ
ロック単位の消去が可能であり、付加価値がふえ、さら
に信頼性よく書き込み／消去サイクルの増加が達成でき
る。

【００６２】次に、第１３〜１９Ｂ図を参照してさらに
別の実施例について説明する。これらの図に示した実施
例は、プログラム時、非選択ブロックメモリセルのソー
スとドレインを共に等しい任意電位に同時にバイアス
し、セルコントロールゲートとソース・ドレインとの間
の電界を緩和すると同時に、チャネル電流を流さないよ
うにして、誤書き込みを防止し、信頼性の向上を図るよ
うにしたものを示す。

【００６３】図１３は、上記実施例の全体構成を示す。
この図１３においては、セルアレイをデータ線ＤＬｉに
沿って分割し、複数のブロック２ｉ（２₁，２₂，…）
としている。この回路は、各ブロック共通のストレス緩
和回路ＳＥと、各ブロック毎のソース線ＳＬ１，ＳＬ
２，…に接続したブロック消去回路ＢＥ１，ＢＥ２，…
を備えている。今、ブロック２ｌについてみれば、ソー
ス線ＳＬｌは、ブロック消去回路ＢＥｌの出力信号ＳＤ
Ｉ（ｌ）がゲートに与えられたトランスファーゲートＴ
ＥＱ１ｌ〜ＴＥＱｎｌを介して、各データ線ＤＬ１ｌ〜
ＤＬｎｌに接続されている。さらに、ソース線ＳＬｌと
ストレス緩和回路ＳＥの出力（ＧＳＥ）とは、ブロック
消去回路ＢＥｌの出力信号ＳＳＩ（ｌ）がゲートに与え
られたトランスファーゲートＴＵＳ（ｌ）を介して、接
続されている。他のブロックも、上記ブロックｌとほぼ
同様の構成を有する。なお、図中、ＨＰはプログラムコ
ントロール回路、ＰＨＣは書き込み用昇圧回路、ＣＧは
カラムゲート、ＲＤはロウデコーダ、ＥＣは消去コント
ロール回路を示す。

【００６４】このような構成の回路の動作を説明する。
今、ブロック２ｌを選択し、さらにセルＣ_11ｌを選択し
て書き込みするとする。即ちこの選択ブロック２ｌで
は、選択ワード線ＷＬ１及び選択データ線ＤＬ_１ｌは、
ロウデコーダＲＤ、カラムゲートＣＧを介して書き込み
昇圧回路ＰＨＣと接続され、選択セルＣ_ｎｌの書き込み
を行なうとする。このとき、選択ブロック２ｌのブロッ
ク消去回路ＢＥ_ｌの出力信号ＳＤＩ（ｌ）及びＳＳＩ
（ｌ）はレベルＬであり、ソース線ＳＬ_ｌはデータ線Ｄ
Ｌ_１ｌ、ストレス緩和回路の出力（ＧＳＥ）とは切り離
されている。非選択ブロック、例えばブロック２
_（ｌ+1)では、ブロック消去回路ＢＥ_（ｌ+1)の出力信
号ＳＤＩ_（ｌ+1)、ＳＳＩ_（ｌ+1)はレベルＨとなり、
トランジスタＴＥＱ_1(ｌ+1)〜ＴＥＱ_n(ｌ+1)及びＴＵ
Ｓ_（ｌ+1)はオンする。これにより、ソース線とデータ
線ＤＬ１_（ｌ+1)〜ＤＬｎ_（ｌ+1)はストレス緩和回路
ＳＥと接続される。これにより、セルソース・ドレイン
はストレス緩和回路ＳＥの設定電圧であるほぼ２Ｖにバ
イアスされる。このようにして、全ての非選択ブロック
において、選択ワード線ＷＬ１上のセルのゲートとソー
ス・ドレインとの間の電界が緩和される。

【００６５】次に、非選択ブロック、例えばブロック２
_（ｌ+1)でのストレス緩和のタイミングについて説明す
る。書き込み時に非選択ブロック２_（ｌ+1)中のセルの
ゲートストレスを緩和するため、ワード線ＷＬ１が立ち
上がる前にソース・ドレイン電圧Ｖ_SD（ｌ+1)を上げ、
ワード線ＷＬ１が立ち下がった後にソース・ドレイン電
圧Ｖ_SD（ｌ+1)を下げる必要がある。イコライズのタイ
ミングとしては、ストレス緩和回路ＳＥからの充電の前
にソース・ドレインをイコライズしておき、ソース・ド
レインの放電が終了してからイコライズの解除する。つ
まり、プログラム状態になるとプログラムコントロール
回路ＰＣへの入力ＨＰがレベルＨとなり、プログラム系
回路が動作を開始する。非選択ブロック２_（ｌ+1)では
ＳＤＩ_（ｌ+1)，ＳＳＩ_（ｌ+1)がレベルＨとなり、ト
ランジスタＴＥＱ_1(ｌ+1)〜ＴＥＱ_n(ｌ+1)，ＴＵＳ
_（ｌ+1)がオンする。これによりソースとドレインとの
間がイコライズすると共に、ソースとドレインをストレ
ス緩和回路ＳＥに接続する。同時に、ストレス緩和回路
ＳＥが動作し、ソース・ドレインを所定電位まで充電す
る。ソース・ドレインが設定値まで上がってからワード
線ＷＬ１を立ちあげる。プログラム終了時は、ワード線
ＷＬが立ち下がってから、ブロック消去回路ＢＥ
_（ｌ+1)の出力ＳＳＩ_（ｌ+1)がレベルＬとなる。これ
により、トランジスタＴＵＳ_（ｌ+1)がオフしてストレ
ス緩和回路ＳＥとソース・ドレインとの間を切り離す。
さらに、ソース・ドレインの電位が下がってから、ブロ
ック消去回路ＢＥ_（ｌ+1)の出力ＳＤＩ（ｌ）がレベル
Ｌとなり、トランジスタＴＥＱ_1(ｌ+1)〜ＴＥＱ
_n(ｌ+1)がオフし、ソース・ドレインのイコライズを解
除する。このようにタイミングを設定することによっ
て、非選択セルにチャネル電流が流れることなく、コン
トロールゲートとソース・ドレインとの間の電界が緩和
され、誤書き込みの発生を十分抑えることができる。

【００６６】図１４にプログラムコントロール回路ＰＣ
への入力信号ＨＰ、出力信号ＲＰ、ＨＳＰ、ワード線Ｗ
Ｌ１の電位、セルソース・ドレイン電位、ブロック消去
回路ＢＥ_（ｌ+1)の出力信号ＳＳＩ_（ｌ+1)，ＳＤＩ
_（ｌ+1)のタイミングを示した。入力信号ＨＰは、プロ
グラム信号で、装置にプログラム命令が入ったときにレ
ベルＨになる信号である。信号ＲＰは、プログラム昇圧
回路を駆動する信号で、入力信号ＨＰが立ち上がってか
ら任意時間ｔ₁だけ遅延してから立ち上がり、入力信号
ＨＰの立ち下がりと同時に下がる信号である。信号ＨＰ
Ｓは、ブロック消去回路ＢＥｉとストレス緩和回路ＳＥ
を駆動する信号であり、入力信号ＨＰの立ち上がりと同
時に上がり、入力信号ＨＰの立ち下がりより任意時間ｔ
₂だけ遅延してから立ち下がる。信号ＨＣＰは、プログ
ラム開始から、ワード線ＷＬ１、データ線ＤＬ１、ソー
ス線に印加されていた電圧が放電されるまでレベルＨと
なる信号であり、信号ＨＰの立ち上がりと同時に上が
り、信号ＨＰの立ち下がりより任意時間ｔ₃だけ遅延し
て立ち下がる信号である。信号ＲＳＴＰは、プログラム
終了時のデータ線ＤＬ１ｌの放電信号で信号ＨＰＳが立
ち下がってからデータ線ＤＬ１ｌが完全に放電するまで
パルス信号を出す。上記のタイミングでは、遅延時間ｔ
₁，ｔ₂，ｔ₃の関係を、ｔ₃≧ｔ₁＞ｔ₂に設定して
いる。ワード線ＷＬ１は、信号ＲＰで制御され、信号Ｒ
Ｐに同期して立ち上がり、立ち下がる。ソース線とデー
タ線ＤＬ１ｌの充放電は、信号ＨＰＳで制御され、信号
ＳＳＩ（ｌ）がゲート入力しているトランジスタＴＵＳ
_（ｌ+1)を介してストレス緩和回路ＳＥとの接続・切り
離しを行なう。ソース線ＳＬ_（ｌ+1)とデータ線ＤＬ
_1(ｌ+1)〜ＤＬ_n(ｌ+1)のイコライズはプログラム開始
から終了まで行ない、イコライズ信号ＳＤＩ
_（ｌ+1)は、信号ＨＣＰと同期して動く。

【００６７】図１５は、図１３のプログラムコントロー
ル回路ＰＣを示し、図１４で示した信号ＨＰＳ，ＲＰ，
ＨＣＰ及びＲＳＴＰを出力する。この例では、遅延回路
ＤＣ１が遅延時間ｔ₁，ｔ₃を設定し、遅延回路ＤＣ２
が遅延時間ｔ₂を設定する。

【００６８】図１６は図１３のブロック消去回路ＢＥｉ
の回路例を示す。ＳＩはブロックを選択するデコーダか
らの信号である。ＨＰＳはプログラムコントロール回路
ＰＣの出力信号であり、プログラム時のみレベルＨとな
る。ＲＥは消去コントロール回路ＥＣの出力信号で、消
去時のみレベルＨとなる。

【００６９】図１６を参照してソース線ＳＬの充放電の
動作を以下に説明する。

【００７０】ソース線ＳＬ（ソース）の充電は、素子Ｉ
１００，Ｉ１０９，ＮＲ１００，Ｔ１００〜Ｔ１０３，
Ｉ１０２で構成されたレベルシフタロジックの出力ノー
ドｎＢが接続されているトランジスタＴ１０４を介して
行なわれる。ノードｎＢがレベルＨの時、トランジスタ
Ｔ１０４はオフし、ソース線ＳＬは充電されない。ノー
ドｎＢがレベルＬの時、トランジスタＴ１０４はオン
し、ソース線ＳＬが充電される。ソース線ＳＬの放電
は、素子ＮＤ１００，Ｉ１０１，ＮＲ１０１からなるロ
ジックの出力ノードｎＣの接続されたトランジスタＴ１
０５と、ノードｎＣが入力側に接続されたインバータＩ
１０３と、トランジスタＴ１０６〜Ｔ１１１で構成され
たソース電位検知回路の出力ノードｎＧがゲートに接続
されたトランジスタＴ１１２により行なう。ノードｎ
Ｃ、ノードｎＧがレベルＨの時、トランジスタＴ１０
５，Ｔ１１２はオン状態となりソース線ＳＬを放電す
る。トランジスタＴ１０５としては放電能力の小さなト
ランジスタを用い、Ｔ１１２としては放電能力の大きな
トランジスタを用いている。これは、ソース電位の放電
時のピーク電流を抑えるためである。これにより、放電
初期時は能力の小さいトランジスタＴ１０５で徐々に放
電し、ソース電位がある程度低くなってからは能力の大
きいトランジスタＴ１１２で急激に放電する。さらに、
放電能力の大きいトランジスタを設けるのは、書き込み
やリード時にソース電位が上昇しないようにするためで
もある。ノードｎＣ、ノードｎＧがレベルＬの時はトラ
ンジスタＴ１０５，Ｔ１１２はオフとなりソース線ＳＬ
は放電されない。さらに、素子Ｉ１０４〜Ｉ１０８，Ｃ
１００〜Ｃ１０３，ＮＲ１０２からなるロジックは、ソ
ース線ＳＬとデータ線ＤＬとをイコライズする信号のタ
イミングを設定するための遅延回路である。

【００７１】第４表にプログラム、消去、リード時の選
択ブロック、非選択ブロックそれぞれの信号線と主要ノ
ードの電圧をまとめて示す。ここでは、Ｖ_cc＝５Ｖ、Ｖ
_pp＝１２Ｖとした場合の例を示す。

【００７２】

【表２】次に、各モードでの詳細な動作について以下に説明す
る。

【００７３】プログラム時、全てのブロックでＲＥ＝Ｌ
であり、ノードｎＢはレベルＨとなりソース線ＳＬにＶ
_ppからの充電はない。選択ブロックでは、ＳＩ＝Ｈであ
り、ノードｎＣ、ノードｎＧもＨとなり、ソース線ＳＬ
は放電状態となり、選択セルのプログラム電流（数百ｍ
Ａ）を十分に流すことができる。非選択ブロックでは、
ＳＩ＝ＬでありＨＰＳがＨになるとノードｎＣ、ノード
ｎＧはＬになり、放電トランジスタＴ１０５，Ｔ１１２
はオフとなる。同時に、ＳＳＩとＳＤＩがＨになり、ソ
ース線ＳＬとデータ線ＤＬがイコライズされ、ソース線
ＳＬがストレス緩和回路と接続され、ソース線ＳＬはス
トレス緩和回路ＳＥの設定電位となる。ここでは、スト
レス緩和回路ＳＥの動作開始と、ソース線ＳＬとデータ
線ＤＬとのイコライズを同時に行なっている。しかし、
イコライズトランジスタＴＥＱのゲート容量に比べ、ソ
ース・ドレインの接合容量が十分に大きい。このため、
ソース線ＳＬとデータ線ＤＬの充電には時間が掛かり、
ソース線ＳＬとデータ線ＤＬとの間の電位差がない状態
で電位が上昇していく。プログラム終了時は、ＨＰＳが
Ｌとなり、まずＴ１０５の放電トランジスタがオンし、
ソース線・ドレイン線ＳＬ，ＤＬの放電を開始する。ソ
ース線ＳＬの電位が下がり、トランジスタＴ１１０のし
きい値Ｖ_th以下になると、ノードｎＧは徐々に充電し、
一定時間後に放電トランジスタＴ１１２もオンし、ソー
ス線ＳＬは十分に放電される。本例では、ノードｎＧの
充電はＤタイプトランジスタＴ１０７で制御している。

【００７４】消去時は、ＨＰＳ＝Ｌである。ＳＩ＝Ｈの
選択ブロックでは、消去開始時ＲＥ＝Ｈになるとノード
ｎＢ、ノードｎＣ、ノードｎＧ＝Ｌとなり、ソース線Ｓ
ＬにＶ_ppが充電される。消去終了時ＲＥ＝Ｌになると、
ノードｎＢとノードｎＣはＨとなる。まず放電能力の小
さい放電トランジスタＴ１０５で放電を開始し、ソース
線ＳＬの電位が一定電位以下になると、放電能力の大き
い放電トランジスタＴ１１２もオンし、２つのトランジ
スタＴ１０５，Ｔ１１２で放電する。ＳＩ＝Ｌの非選択
ブロックでは、ノードｎＢ、ノードｎＣ、ノードｎＧは
それぞれＨであり、ソース線ＳＬは０Ｖとなり、消去状
態にならない。

【００７５】リード、スタンドバイ時は、ＲＥ＝Ｌ、Ｈ
ＰＳ＝Ｌであり、ソース線は０Ｖになる。

【００７６】図１７は、ブロック消去回路ＢＥの他の例
を示し、ソース線・データ線イコライズ信号ＳＤＩを遅
延回路を用いず、ラッチ回路を用いて生成する例の回路
図である。信号のタイミングは図１６の回路と同じであ
る。図１７において、図１６と同等の要素には同一の符
号を付している。

【００７７】図１８は、ブロック消去回路ＢＥのさらに
他の例を示す。この例は、ソース線ＳＬの放電をソース
電位をフィードバックして行なうタイプでなく、一定時
間の遅延回路を用いて行なうようにしている。タイミン
グは、図１６のタイミングと同様に設定する。図１８に
おいて、図１７と同等の部分には同一の符号を付してい
る。

【００７８】図１９に図１３のストレス緩和回路ＳＥの
回路例を示す。トランジスタＴ４００〜Ｔ４０５は、信
号ＧＳＥを設定するための定電圧回路ＣＣＣを構成す
る。トランジスタＴ４０６とＴ４０７，Ｔ４１１とＴ４
１２は、それぞれ充電回路ＣＣ_a，ＣＣ_bを作る。トラ
ンジスタＴ４１３、放電トランジスタである。トランジ
スタＴ４０８〜Ｔ４１０は、放電トランジスタＴ４１３
のゲート電圧をコントロールするフィードバック回路Ｆ
ＢＣである。トランジスタＴ４１４は、リセットトラン
ジスタである。

【００７９】上記図１９のストレス緩和回路ＳＥの動作
を以下に説明する。

【００８０】この回路ＳＥは、プログラム時にはストレ
ス緩和電位ＧＥＳをほぼ２Ｖに設定し、プログラム時以
外の時はＧＳＥ＝０Ｖとするものである。ＨＰＳＢ＝Ｌ
になると、定電圧回路が動作し、ノードｎＨが設定電圧
になる。充電回路ＣＣ_a，ＣＣ_bにおいては、トランジ
スタＴ４０７，Ｔ４１０がオンし、ＧＳＥの充電を開始
する。ＧＳＥが設定値まで上がると、充電回路ＣＣ_aは
充電をストップし、充電回路ＣＣ_bは以下に述べるよう
に放電トランジスタＴ４１３とのレシオで決まる電流を
流す。フィードバック回路ＦＢＣは、トランジスタＴ４
０９のｇｍを絞り、初期充電時はノードｎＫほぼ０Ｖに
し、ＧＳＥが所定の電圧値になったときはノードｎＫを
任意の電位Ｖａ（＜Ｖ_cc：電源電圧）にるように設定す
る。放電トランジスタＴ４１３は、初期充電時はゲート
ノードｎＫほぼ０Ｖであるため、オフ状態である。しか
し、ＧＳＥが高くなると放電を開始し、充電回路ＣＣ_b
とのレシオでＧＳＥを設定電位にする。

【００８１】この回路ＳＥでは、定電圧回路のノードｎ
Ｈの電位とトランジスタＴ４０７，Ｔ４１０のしきい値
Ｖ_thとでＧＳＥの電位を決めており、Ｖ_nH−Ｖ_thとな
る。ただし、Ｖ_nHはノードｎＨの電位である。この例で
は、Ｔ４０７，Ｔ４１０をＩタイプトランジスタ（Ｖ_th
ほぼ０Ｖ）で構成し、定電圧回路の出力ノードｎＨの設
定値でＧＳＥが設定できるようにしている。これによ
り、定電圧回路ＣＣＣの設定値を変えることによって、
ＧＳＥは１Ｖ〜３Ｖの範囲で容易に設定できる。

【００８２】次に、セルアレイの分割の態様と消費電力
との関係について述べる。

【００８３】図２０では、例えば容量４Ｍビットのセル
アレイを２分割してセルアレイユニットＣＡＵ１，ＣＡ
Ｕ２とし、それらをロウデコーダＲＤの両側に１つ宛配
置し、且つ各セルアレイユニットＣＡＵ１，ＣＡＵ２を
それぞれ８つのブロックＢＬＣ１〜ＢＬＣ８，ＢＬＣ９
〜ＢＬＣ１６に分割している例を示した。図２１では、
例えば容量４Ｍビットのセルアレイを４分割してセルア
レイユニットＣＡＵ１〜ＣＡＵ４とし、それらをロウデ
コーダＲＤ１，ＲＤ２の両側に１つ宛配置し、且つ各セ
ルアレイユニットＣＡＵ１〜ＣＡＵ４をそれぞれ４つの
ブロックＢＬＣ１〜ＢＬＣ４，ＢＬＣ５〜ＢＣＬ８，Ｂ
ＬＣ９〜ＢＬＣ１２，ＢＬＣ１３〜ＢＬＣ１６に分割し
ている例を示した。

【００８４】選択セルアレイユニットのみを駆動し、非
選択セルアレイユニットは待機状態とすればよい。この
とき、非選択セルアレイユニットにはストレスは掛から
ない。よって、この非選択のセルアレイユニットにはス
トレス緩和電圧を印加する必要はない。選択セルアレイ
中の非選択ブロックのみに緩和電圧を印加すれば良い。
選択セルアレイ中の非選択ブロックのストレス緩和電圧
の充放電を考える。上記非選択ブロックは、図２０の２
分割セルアレイの場合は７ブロック、図２１の４分割セ
ルアレイの場合は３ブロックである。１ブロック当たり
の接合容量は８００ｐＦと考えられる。よって、ストレ
ス緩和回路の充放電容量は、図２０の場合では５６００
ｐＦとなり、図２１の場合には２４００ｐＦとなる。非
選択ブロックを２Ｖまで、時間２００ｎｓで、充電する
ためには、充電トランジスタのディメンジョンＷ（チャ
ネル幅）は３０００〜５０００μｍ必要である。よっ
て、ピーク電流は２分割のものではほぼ２２ｍＡ、４分
割のものではほぼ１４ｍＡとなる。放電トランジスタの
ディメンジョンＷは、プログラム時に１ｍＡ程度のプロ
グラム電流を流しても、ソースの電位が０．１Ｖ以上浮
かないようにするためには、Ｗ＝８００μｍ以上必要で
ある。このトランジスタで、２Ｖのソース電位を放電す
ると、放電時間は１００ｎｓ以下となり、且つピーク電
流が２分割のものではほぼ６００ｍＡとなり、４分割の
ものではほぼ２２０ｍＡとなる。このように、セルアレ
イの分割の態様は消費電流に大きな影響を与える。例え
ば、図２０の２分割のものと図２１の４分割のものでは
消費電流に１．５〜２．５倍の差がある。しかも、この
ままではピーク電流が非常に大きいという難点がある。
本実施例では、これに着目し、図２１の４分割セルアレ
イにおいて、充電時にはＤタイプトランジスタで電流を
制限してピーク電流をほぼ１０ｍＡ以下に抑えている。
さらに放電時には、放電能力が大小の第１及び第２の２
つのトランジスタにより、当初は放電能力の小さな第１
トランジスタだけで放電し、その後はそれよりも放電能
力の大きい第２のトランジスタと第１のトランジスタの
２つのトランジスタにより放電するようにして、ピーク
電流を１ブロック当たりほぼ２ｍＡ以下に抑えている。
このように本発明の実施例では、セルアレイを分割する
という構成と、ピーク電流を抑える構成とを組み合わせ
ることにより、パワーを抑えて、高速の動作を実現する
ようにしている。

【００８５】このように、本発明の実施例によれば、選
択ブロックの書き込み時、非選択ブロックにおけるメモ
リセルに加わるストレスを緩和すると同時に、非選択ブ
ロック中のセルのソースとドレインをイコライズするよ
うにしたので、非選択セルにセル電流が流れず、非選択
ブロックにおける誤書き込みの発生を抑制できる。

【００８６】次に、消去時に非選択セルにセル電流が流
れないようにしつつ電圧設定できるようにして、非選択
セルの誤動作を防ぐようにした実施例について説明す
る。これを実現するため、この実施例では、ソース線Ｓ
Ｌ及びワード線ＷＬに消去モードとしての電圧を印加す
る前に、ソース線ＳＬとデータ線ＤＬとをイコライズす
るようにしている。

【００８７】本発明の上記実施例の概念図を図２２に示
し、タイミング図を図２３に示す。消去状態には、時刻
ｔ₁に消去信号ＥraseがＨレベルとなる。これにより消
去状態になると、ソースバイアス回路ＳＢＣの出力ＥＱ
がＨレベルとなる。これにより、イコライズトランジス
タＴＥＱ１〜ＴＥＱ２はオンし、ソース線ＳＬとデータ
線ＤＬ１，ＤＬ２がつながって、時刻ｔ₂に、セルソー
スの電位ＶＳとセルドレイン（データ線ＤＬ１，ＤＬ
２）が同電位（例えば、５Ｖ）になる。この後、選択ワ
ード線（例えば、ＷＬ１）、非選択ワード線（例えば、
ＷＬ２）をそれぞれ設定電位にする。例えば、選択ワー
ド線ＷＬ１は−１０Ｖに、非選択ワード線ＷＬ２は５Ｖ
に設定する（時刻ｔ₃）。上記電圧設定での重要な点
は、ソースとドレインの電圧が完全にイコライズされて
から、ワード線ＷＬ１，ＷＬ２の電圧を設定すること、
且つ非選択セルのワード線ＷＬ２が５Ｖまで充電する時
にセル電流を流さないようにすること、にある。

【００８８】時刻ｔ₄の消去終了時には、時刻ｔ₄から
開始したワード線ＷＬ１，ＷＬ２の放電が時刻ｔ₅で終
了してから、ソース線ＳＬ、データ線ＤＬ１，ＤＬ２を
放電する。時刻ｔ₆でソース線ＳＬ、データ線ＤＬ１，
ＤＬ２の放電が終った後、時刻ｔ₇でイコライズを解除
する。このようにして、消去終了時でもセル電流が流れ
ないようにタイミング設定する。このようにタイミング
設定して、時間ｔ₁〜ｔ₃，ｔ₄〜ｔ₆にセル電流が流
れないようにすることにより、非選択セルへの誤書き込
みを防止することができる。

【００８９】集積度の増加にともない、ソース線、デー
タ線、ワード線の容量が増加している。このため、消去
時に急激な充放電を行なうと、ソース線、データ線、ワ
ード線に過大なピーク電流が流れ、チップを破壊する可
能性がある。このため、本実施例では、緩やかな充放電
を行なうようにしている。

【００９０】第５表本発明の各電圧モードセルＷＬＤＬソースＳＷイレーズイレーズ選択セル −１０５５５５非選択セル５５５５５選択セル１２６０１２０プログラム _{非選択セル} ０００１２０ (12) (6) 選択セル５１０５０リード _{非選択セル} ０００５０ (5) (1) 第５表は、各モードにおける各設定電圧例を示す。この
表を参照しつつ、図２２のロウデコーダＲＤ、負バイア
ス回路ＮＢＣ、及びソースバイアス回路ＳＢＣの具体例
を説明する。

【００９１】図２４〜図２８は、ロウデコーダＲＤの一
部を示す。

【００９２】より詳しくは、図２４は、イレーズ時に選
択ワード線に加える−１０Ｖの電位を出力する回路を示
す。この図２４の入力側のナンド回路ＮＡＮＤには全て
５Ｖの入力、即ち、アドレスが入力されるプリデコーダ
の出力信号入力ＲＡ，ＲＢ，ＲＣが加えられる。これに
より、この図２４の回路は図示の如くに動作して、出力
ＷＬとして−１０Ｖを出力する。この図２４の回路動作
は当業者にとって周知のことであるので、詳しい説明は
省略する。

【００９３】図２５は、イレーズ時の非選択ワード線に
加える５Ｖの電位を出力する回路を示す。入力側のナン
ド回路ＮＡＮＤには、３つの入力ＲＡ，ＲＢ，ＲＣが加
えられる。これらの入力のうちの少なくとも１つが０Ｖ
である。この図２５の回路は図示の如くに動作して、出
力ＷＬとして５Ｖを出力する。

【００９４】図２６は、プログラム時に選択ワード線に
加える１２Ｖの電位を出力する回路を示す。入力側のナ
ンド回路ＮＡＮＤには全て５Ｖの入力が加えられる。こ
の図２６の回路は図示の如くに動作して、出力ＷＬとし
て１２Ｖを出力する。

【００９５】図２７は、プログラム時に非選択ワード線
に加える０Ｖの電位を出力する回路を示す。入力側のナ
ンド回路ＮＡＮＤには３つの入力ＲＡ，ＲＢ，ＲＣが加
えられる。これらの入力のうちの少なくとも１つが０Ｖ
である。この図２７の回路は、図示の如くに動作して、
出力ＷＬとして０Ｖを出力する。

【００９６】図２８は、リード時に選択ワード線に加え
る５Ｖの電位を出力する回路を示す。入力側のナンド回
路ＮＡＮＤには、全て５Ｖの入力ＲＡ，ＲＢ，ＲＣが加
えられる。この図２８の回路は図示の如くに動作して、
出力ＷＬとして５Ｖを出力する。

【００９７】図２９、図３０は、負バイアス回路ＮＢＣ
を示す。図２９は、消去時に出力ＶＭＳとして−１０Ｖ
を出力する回路動作を示す。即ち、消去時には、トラン
ジスタＴ１に０〜５Ｖ発振の図示のクロックＯＳＣが加
えられ、トランジスタＴ２にはイレーズ信号（５Ｖ）が
加えられる。これにより、ノードｎ１には０〜１２Ｖの
図示の発振信号が得られる。この発振信号は次段のポン
プ回路ＰＣ１に入力される。これにより、ポンプ回路Ｐ
Ｃ１は動作する。このポンプ回路ＰＣ１内のノードｎ２
には０〜（−１２）Ｖの図示の発振信号が得られる。一
方、ナンド回路ＮＡＮＤの一方の入力端には図示の０〜
５Ｖ発振のクロックＯＳＣが入力され、他方の入力端に
は反イレーズ信号（０Ｖ）が入力されている。これによ
り、ノードｎ４は０Ｖとなる。このため、ポンプ回路Ｐ
Ｃ２は動作しない。ノードｎ７は５Ｖになり、Ｔ３はオ
フ状態である。これにより、ポンプ回路ＰＣ１の出力側
のノードｎ３、つまり出力ＶＭＳには−１０Ｖが得られ
る。

【００９８】図３０は、消去時以外の時に、出力ＶＭＳ
として０Ｖを出力する回路動作を示す。このモードにあ
っては、トランジスタＴ２へイレーズ信号（０Ｖ）が入
力され、ナンド回路ＮＡＮＤの入力端に反イレーズ信号
（５Ｖ）が入力される点が、図２９と異なる。このモー
ド時には、降圧ポンプ回路ＰＣ１は動作しない。また、
ノードｎ５には０〜５Ｖ発振の図示の発振信号が得られ
る。これにより、ポンプ回路ＰＣ２が動作する。このポ
ンプ回路ＰＣ２中のノードｎ６には、０〜（−５Ｖ）発
振の発振信号が得られる。そして、ポンプ回路ＰＣ２の
出力側のノードｎ７は（−２）〜（−３）Ｖとなる。こ
れにより、Ｔ３がオン状態となりノードｎ３、つまり出
力ＶＭＳは０Ｖとなる。

【００９９】図３１は、２つのトランジスタＴ_s1，Ｔ_s2
を有するノースバイアス回路ＳＢＣを示す。出力Ｖ
_sは、消去時のみ５Ｖとなり、プログラム時及びリード
時は０Ｖとなる。

【０１００】ワード線、データ線、ソース線の充放電時
のピーク電流を抑える対策として、先にも述べたように
セルアレイを分割して、ワード線、データ線、ソース線
に係る容量を減す方法がある。図３２は、その一例を示
す。この例は、セルアレイを８分割し、８つのセルアレ
イユニットＳＡＵ１〜ＳＡＵ８とした例である。各セル
アレイユニットＳＡＵｉをそれぞれｎ個のブロックＢＬ
Ｋ１〜ＢＬＫｎに分割している。図中、ＲＤはロウデコ
ーダであり、ＣＧはカラムゲートである。この図３２の
メモリにおいては、８つのうちの１つのアレイユニット
を選択し、選択したユニットのみのワード線、ソース
線、データ線を駆動する。これにより、充放電時のパワ
ーが減少させられる。

【０１０１】さらに、他の方法としては、ワード線、ソ
ース線の充放電用トランジスタの電流駆動能力を小さく
して、充放電の電流を少なくして、ピーク電流を抑える
という方法もある。

【図面の簡単な説明】

【図１】本発明の実施例の全体構成図。

【図２】その一部の詳細を示す回路図。

【図３】そのブロック消去回路の異なる具体例としての
回路図。

【図４】そのブロック消去回路の異なる具体例としての
回路図。

【図５】そのブロック消去回路の異なる具体例としての
回路図。

【図６】そのブロック消去回路の異なる具体例としての
回路図。

【図７】そのブロック消去回路の異なる具体例としての
回路図。

【図８】そのカラムゲート部分を示す詳細図。

【図９】ロウデコーダの要部を示す回路図。

【図１０】図１０は非選択ブロック内のメモリセルの特
性図。

【図１１】本発明の異なる実施例の全体構成図。

【図１２】その一部の詳細を示す回路図。

【図１３】本発明の別の実施例の全体構成図。

【図１４】その動作を示すタイミングチャート。

【図１５】プログラムコントロール回路。

【図１６】図１３のブロック消去回路の１例の回路図。

【図１７】別のブロック消去回路を示す回路図。

【図１８】他のブロック消去回路を示す回路図。

【図１９】ストレス緩和回路の回路図。

【図２０】セルアレイの分割と消費電流との関係を説明
するための図。

【図２１】セルアレイの分割と消費電流との関係を説明
するための図。

【図２２】本発明のさらに別の実施例の概念図。

【図２３】その動作タイミング図。

【図２４】イレーズ時の図２２の選択ワード線の状態を
示す図。

【図２５】イレーズ時の図２２の非選択ワード線の状態
を示す図。

【図２６】プログラム時の図２２の選択ワード線の状態
を示す図。

【図２７】プログラム時の図２２の非選択ワード線の状
態を示す図。

【図２８】図２２のロウデコーダのリード時の状態を示
す図。

【図２９】消去時の図２２の負バイアス回路の状態を示
す図。

【図３０】消去時以外の図２２の負バイアス回路の状態
を示す図。

【図３１】図２２のソースバイアス回路を示す。

【図３２】本発明のさらに他の実施例の全体概念図。

【図３３】従来例の概念図。

【図３４】従来例のタイミングチャート。

【符号の説明】

１メモリセルアレイ２ブロック１４非選択ブロックバイアス回路（緩和電位印加手
段）ＭＣメモリセルＷＬワード線ＤＬ，ＣＬデータ線ＣＧコントロールゲートＦＧフローティングゲートＳソースＤドレイン

Claims

(57)【特許請求の範囲】

【請求項１】コントロールゲート、フローティングゲー
ト、ソース及びドレインを有する不揮発性メモリセルの
複数がアレイ状に配置されてメモリセルアレイが構成さ
れており、前記メモリセルアレイは前記メモリセルの複
数を有するブロックの複数に分割されており、前記各ブ
ロック毎に前記メモリセルのデータ書き換えを可能とし
た不揮発性半導体メモリにおいて、前記ブロック中の選択した選択ブロックにおける前記メ
モリセルへの書き込み時に、前記選択ブロック以外の非
選択ブロック中の前記メモリセルの前記コントロールゲ
ートと前記ソース・ドレインとの一方に、前記非選択ブ
ロック中の前記メモリセルの前記フローティングゲート
と前記ソース・ドレインとの間に加わる電界を緩和する
緩和電位印加手段を備える、ことを特徴とする不揮発性半導体メモリ。
【請求項２】前記メモリセルアレイ中の前記メモリセル
は、行方向に並んで１列を構成するもののコントロール
ゲートがそれぞれ１本のワード線に接続されており、列
方向に並んで１列を構成するもののドレインがそれぞれ
１本のデータ線に接続されている、請求項１記載の不揮
発性半導体メモリ。
【請求項３】前記ブロックは、前記データ線の１本に接
続された前記メモリセルの複数を有する列ユニットの任
意数を備えるものとして構成され、前記ブロックは列方
向に並んでいる、請求項２記載の不揮発性半導体メモ
リ。
【請求項４】前記ブロックは、前記ワード線の１本に接
続された前記メモリセルの複数を有する行ユニットの任
意数を備えるものとして構成され、前記ブロックは行方
向に並んでいる、請求項２記載の不揮発性半導体メモ
リ。
【請求項５】前記援和電位印加手段は、前記非選択ブロ
ック内の前記メモリセルのソースに前記援和電位を印加
する、請求項３記載の不揮発性半導体メモリ。
【請求項６】前記援和電位印加手段は、前記ワード線を
介して前記非選択ブロック内の前記メモリセルの前記コ
ントロールゲートに前記緩和電位を印加する、請求項４
記載の不揮発性半導体メモリ。
【請求項７】コントロールゲート、フローティングゲー
ト、ソース及びドレインを有する不揮発性メモリセルの
複数がアレイ状に配置されてメモリセルアレイが構成さ
れており、前記メモリセルアレイは前記メモリセルの複
数を有するブロックの複数に分割されており、前記各ブ
ロック毎に前記メモリセルのデータ書き換えを可能とし
た不揮発性半導体メモリにおいて、前記ブロック中の選択ブロックにおける前記メモリセル
への書き込み時に、前記選択ブロック以外の非選択ブロ
ック中の前記メモリセルの前記ソースと前記ドレインを
導通して同電位にするイコライズ手段と、前記書き込み時に前記非選択ブロック中の前記メモリセ
ルの前記ソース・ドレインと前記コントロールゲートと
の間に加わる電界を緩和する緩和電位を前記妃選択ブロ
ック中の前記メモリセルの前記ソース・ドレインに加え
る緩和電位印加手段と、前記ソース及び前記ドレインの少なくとも一方を前記援
和電位印加手段に接続するスイッチング手段と、前記イコライズ手段と、前記援和電位印加手段と、前記
スイッチング手段とを制御する制御手段と、を備えることを特徴とする不揮発性半導体メモリ。
【請求項８】前記制御手段は、前記書き込み開始時に、前記コントロールゲートに接続
されているワード線を昇圧させる前に、前記イコライズ
手段を駆動させ、前記書き込み終了時に前記ワード線降
圧後に前記イコライズ手段を解除する第１の制御と、前記書き込み終了時に、前記ワード線の降圧後に前記援
和電位印加手段を停止させる第２の制御と、を行なうものとして構成されている請求項７記載のメモ
リ。
【請求項９】前記制御手段は、プログラム開始信号を遅
延して出力して前記第１の制御を行わせる第１の遅延回
路と、プログラム終了信号を遅延して出力して前記第２
の制御を行わせる第２の遅延回路と、を有する、請求項
８記載のメモリ。
【請求項１０】前記第１の遅延回路の遅延時間は、前記
第２の遅延回路の遅延時間よりも長く設定し、前記緩和
電位の印加停止後に、前記スイッチング手段をオフし、
この後に前記イコライズ手段をオフさせる制御を行なう
ものとして構成されている、請求項９記載のメモリ。
【請求項１１】前記ブロックの複数は行方向に並んでお
り、前記ブロック中においては、複数の前記メモリセルがア
レイ状に並んでおり、同一列における前記メモリセルの
前記ドレインは同一のデータ線に接続されており、同一
行における前記メモリセルの前記コントロールゲートは
同一の前記ワード線に接続されており、前記メモリセル
の複数の前記ソースは共通ソース線に共通に接続されて
おり、前記複数のデータ線と前記共通ソース線は前記イ
コライズ手段を介して接続されており、前記共通ソース
線は前記スイッチング手段を介して前記緩和電位印加手
段に接続されており、あるブロックにおけるある行のワード線と、それと隣り
合うブロックにおける前記ある行のワード線とを接続し
ている、請求項７〜１０のいずれかに記載のメモリ。
【請求項１２】コントロールゲート、フローティングゲ
ート、ソース及びドレインを有する不揮発性メモリセル
の複数がアレイ状に配置されてメモリセルアレイが構成
され、同一行における前記メモリセルの前記コントロー
ルゲートは、同一のワード線に接続され、１つまたは複
数の前記ワード線で複数のブロックに分割され、前記ブロック中の選択ブロックの前記ワード線に負電圧
を印加し、前記選択ブロック以外の非選択ブロックの前
記ワード線に正電圧を印加することによりメモリセル中
のデータを消去するようにした不揮発性半導体メモリに
おいて、前記消去時に前記非選択ブロックのメモリセルの前記ソ
ースと前記ドレインを導通して同電位にイコライズする
イコライズ手段と、前記ソースに消去電圧を印加する消
去電圧印加手段と、を備えた不揮発性半導体メモリ。
【請求項１３】前記消去電圧印加手段は、消去開始時
に、前記コントロールゲートの昇降圧前にイコライズ手
段をオンし、前記ソース及び前記ドレインのイコライズ
した後に消去電庄を印加する制御と、消去終了時に前記
コントロールゲートの電位が元に戻った後に前記消去電
圧の印加を停止させその後に前記イコライズ手段をオフ
する制御を行なうものとして構成されている、請求項１
２記載のメモリ。
【請求項１４】同一列における前記メモリセルの前記ド
レインは同一のデータ線に接続されており、前記メモリ
セルの複数の前記ソースは共通ソース線を介して前記消
去電圧印加手段に接続されており、前記データ線と前記
共通ソース線は前記イコライズ手段を介して接続されて
いる請求項１２又は１３記載のメモリ。