JP2000504504A

JP2000504504A - 不揮発性メモリ構造

Info

Publication number: JP2000504504A
Application number: JP10535064A
Authority: JP
Inventors: ヨンセウクリー
Original assignee: ヒュンダイエレクトロニクスアメリカインコーポレイテッド
Priority date: 1997-02-12
Filing date: 1998-02-11
Publication date: 2000-04-11
Also published as: GB9820270D0; GB2326748A; GB2326748B; DE19880311T1; WO1998035344A2; US6084798A; DE19880311B3; KR100323970B1; KR20000064879A; US5956268A; WO1998035344A3

Abstract

(57)【要約】本発明は、アレイ、ブロック乃至セクターを消去する能力を考慮した新規な不揮発性一括消去型EEPROMアレイの設計を提供するものである。本発明の比較的単純なトランジスタの設計レイアウトによって、アレイの残りの部分に格納されたデータに影響を与えることなくEEPROMアレイの狭い部分を消去の対象とすることが可能となる。さらに、本発明の一括消去型EEPROMアレイのブロック構造化レイアウトを提供することにより、アレイ中の隣接ブロックはトランジスタ制御回路構成を共有することが可能となり、それによってアレイのサイズが最小化される。この新規な不揮発性一括消去型EEPROMアレイは好適にはNOR ゲートトランジスタの複数個のセクターを含む複数個のブロックを有することが望ましい。各トランジスタにはドレーン、ソース、及びコントロールゲートが備えられている。好適には、1 つの列の各々のトランジスタのドレーンが電気的に接続され、1 つの行の各々のトランジスタのコントロールゲートが電気的に接続され、セクターのすべてのトランジスタのソースが電気的に接続されることが望ましい。不揮発性一括消去型EEPROMアレイの1 つのセクターは好適には8 行と512 列かのトランジスタから成ることが望ましく、また、1 つのブロックは好適には128 の垂直にスタックされたセクターから成ることが望ましい。

Description

【発明の詳細な説明】不揮発性メモリ構造関連出願の記載本出願は、参照のため本明細書に組み入れられた1997年 2月12日出願の米国仮出願出願番号60/037,911の利益を主張するものである。発明の背景本発明は不揮発性メモリ素子一般に関し、特に新規なNOR ゲートトランジスタアレイアーキテクチャを利用するフラッシュEEPROMメモリの設計に関する。大部分のコンピュータには、現在データ記憶装置として磁気ディスク装置が使用されている。しかし、ディスクドライブは大きさが嵩張る傾向があり、いくつかの可動部分を有する。その結果、ディスクドライブは信頼性の点で問題を起こしやすく、また、相当量の電力を消費する。さらに、コンピュータ及びカメラや PDAのような他のディジタル装置がますます小型化するにつれて、磁気ディスクドライブ記憶装置はさらに非実用的なものになっている。最近、一括消去型電気的消去可能なプログラム可能リードオンリーメモリ(EEP ROM)が不揮発性メモリ記憶装置の新しいソースとして出現した。この一括消去型 EEPROMメモリ素子は典型的にはデジタル形式でデータを格納するためのフローティングゲートトランジスタアレイから成る。図1 は、一括消去型EEPROM素子で使用される典型的なNMOSフローティングゲートトランジスタセル100 の断面を例示する。NMOSトランジスタセル100 は典型的にはドレーン領域104 とソース領域106 を持つｐ形基板102 から成る。ドレーン領域104 とソース領域106 は典型的にはｐ形基板102 の内部のN+拡散領域から成る。基板102 のチャネル領域108 によってドレーン領域104 はソース領域106 から分離される。基板102 、ドレーン及びソース領域104 、106 の上部に、フローティングゲート110 とコントロールゲート112 とが配置され、この２つのゲートは典型的にはポリシリコンから形成される。フローティングゲート110 は薄い誘電体層114 によって基板102 から分離されるが、この誘電体層はほとんどの場合二酸化珪素を含む。同様に、誘電体層116 によってフローティングゲート110 及びコントロールゲート112 は分離されている。この構造全体にわたって酸化物絶縁層118 が薄く蔽い、酸化物層118 を通してソース領域106 へソース電圧Ｖ_S を、コントロールゲート112 へゲート電圧Ｖ_G を、また、酸化物層116 を通してドレーン領域10 4 へドレーン電圧Ｖ_D を印加する手段が設けられている。一括消去型EEPROMトランジスタセル100 をプログラムするために、ドレーン10 4 とコントロールゲート112 はソース106 の電圧電位以上の電圧電位まで昇圧される。例えば、ドレーン104 は約5 ボルトの電位Ｖ_D まで昇圧され、コントロールゲート112 は約12ボルトの電位Ｖ_G まで昇圧される。ソース106 は典型的には接地される。図1 に例示されているように、このような状況では、フローティングゲート110 にトラップされたホットエレクトロンが電流によって発生する。この電子の影響によってフローティングゲート閾値が約3 〜5 ボルト上昇する。一括消去型EEPROMトランジスタセル100 を消去するために、ドレーン104 は典型的にはフロートされ、コントロールゲート112 が接地され、約9 〜12ボルトの電圧が数ミリ秒間ソース106 に印加される。その結果、フローティングゲート11 0 に格納された電子が絶縁体114 の中を通りぬけドレーン104 へ達する。最終的に、セル100 を読み出すために（すなわち、セル100 に1 又は0 が格納されているかどうかを判定するために）、ソース106 は典型的にはグランド電位に保持され、約5 ボルトの電圧がコントロールゲート112 に印加される。約1 〜 2 ボルトの電位がドレーン104 に印加される。これらの条件下で、プログラムされていないセル（すなわち、フローティングゲートに電子がないセル）は約25〜 50μA の電流を伝導する。プログラムされたセルは伝導しない。図2 に例示されているように、典型的な一括消去型EEPROMアレイ200 には行と列で構成される複数個のトランジスタ202 が含まれる。この周知の構成では1 つの列の各々のセル202 のドレーンD は共通のビット線204 に接続される。同様に、各行の各々のセル202 のコントロールゲートは共通のワード線206 に接続される。アレイ全体のすべてのセル202 のソースラインは共通のソースライン208 に結ばれている。この構成で、アレイ200 のセル202 は個々にプログラムすることもできるが、すべてのセルのソースが一緒に結ばれているのでアレイ200 のすべてのセルは同時に消去される。従って、このアレイの任意の部分を再プログラムするには、アレイ全体を最初に消去し、再プログラムしなければならない。アレイに格納された情報のいくらかを同じものとして残さなければならない場合には、消去処理が行われる間その情報をメモリにセーブし、アレイ中へもう一度戻して再プログラムしなければならない。当業者であれば理解できるように、このタイプの一括消去型EEPROMアレイをプログラムするためには複雑な制御並びにメモリシステムを必要とする。再プログラムを行う前にメモリアレイ全体を消去しなければならないことに関連するこの問題点のいくつかを克服するために様々な異なる一括消去型EEPROMアレイの設計が開発されている。例えば、NOR ゲート設計と関連するラージブロック消去に関する問題点のいくつかを克服するためにNANDゲートトランジスタ一括消去型EEPROM設計が開発されている。例えば、「NAND構造化セルをもつ実験的４メガビットCMOS型EEPROM」(M. Momodomi他著、IEEE固体回路ジャーナル、vol.24 、No.５、1989年10月、pp. 1238-1243)、及び「マイクロコンピュータアプリケーション用ブロックーページプログラミングをもつ高密度NAND型EEPROM」(Y. Iw ata 他著、IEEE固体回路ジャーナル、vol. 25 、No.２、1990年4 月、pp．417-4 24.) を参照されたい。しかし、これらのNANDゲートトランジスタの設計ではより小さなセクターサイズ、従ってより小さなブロック消去が考慮に入れられてはいるものの、より多くの費用を要し処理速度もずっと遅くなる傾向がある。従って、より小さなトランジスタセクターとブロックを簡単に消去することができ、プログラム制御が可能なNOR ゲート一括消去型EEPROMの設計で、先行技術の欠点を克服するものが必要とされている。発明の概要本発明は、アレイ、ブロック乃至セクター消去能力を考慮した新規な不揮発性一括消去型EEPROMアレイの設計を提供するものである。本発明の比較的単純なトランジスタの設計レイアウトによって、アレイの残り部分に格納されたデータに影響を与えることなくEEPROMアレイの狭い部分を消去の対象とすることが可能となる。さらに、本発明の一括消去型EEPROMアレイのブロック構造化レイアウトを与えることにより、アレイ中の隣接ブロックはトランジスタ制御回路構成を共有することが可能となり、それによってアレイのサイズが最小化される。本発明の1 つの態様では、新規な不揮発性一括消去型EEPROMアレイは、トランジスタの少なくとも2 行と2 列から成るNOR ゲートトランジスタマトリックスから構成される。各トランジスタにはドレーン、ソース、及びコントロールゲートが備えられている。本発明の好適な実施の形態では、１つの列の各々のトランジスタのドレーンは電気的に接続されており、１つの行の各々のトランジスタのコントロールゲートは電気的に接続されており、そのマトリックスのすべてのトランジスタのソースは電気的に接続されている。もう一つの本発明の形態では、不揮発性一括消去型EEPROMアレイのセクターは、好適には8 行と512 列から成るトランジスタから成ることが望ましく、このトランジスタ中のセクターの各々の列のドレーンは電気的に接続されており、セクターの各々の行のコントロールゲートは電気的に接続されており、セクター内部のすべてのソースは電気的に接続されている。本発明のこの態様では、１つのセクターは好適には512 バイトの不揮発性メモリから成ることが望ましい。本発明のさらにもう一つの態様では、不揮発性一括消去型EEPROMアレイのブロックは好適には複数個の垂直にスタックされたセクターから成ることが望ましい。本発明のこの形態では、ブロックの列の内部のすべてのトランジスタのドレーンは、共通のビット線と電気的に接続されている。すなわち、１つのセクターの列のドレーンは、隣接セクターの対応する列のドレーンに電気的に接続されている。このように、１つのブロックは複数個の連続的な列から成る。また、本発明のセクター設計の場合と同様に、ブロックの各々の行のコントロールゲートは電気的に接続されている。しかし、本発明の好適な実施の形態では、各セクター内部のソースのみが一緒に接続している。各セクターの共通ソースはブロック内の他のセクターの共通ソースとはつながっていない。本発明のさらにもう一つの態様では、１つのブロックは好適には128 個の垂直にスタックされたセクターから成ることが望ましい。本発明のこの形態では、１つのブロックは好適には64キロバイトの不揮発性メモリから成ることが望ましい。さらにもう一つの本発明の形態では、この不揮発性一括消去型EEPROMアレイは複数個の行及び／又は列から成るブロックを有していてもよく、また隣接ブロックは制御回路構成を共有することができる。図面の簡単な説明図1 は、典型的なNMOS型フローティングゲートトランジスタの側面図である。図2 は、先行技術による一括消去型EEPROM型トランジスタアレイ構成の概略図である。図3 は、本発明の一括消去型EEPROM設計の1 つのセクターのトランジスタ構成の概略図である。図4 は、図3 に示すセクター部分の回路配置の頂面図である。図5 は、本発明の一括消去型EEPROM設計の1 つのブロックのトランジスタ構成の概略図である。図6 は、本発明の一括消去型EEPROMプレイナー形アレイのブロック図である。図7 は、図6 に例示されている一括消去型EEPROMプレイナー形アレイの実施の形態で使用されるローカルデコーダの回路図である。好適な実施の形態の説明本発明は、アレイ、ブロック乃至セクターの消去能力を考慮した新規な不揮発性一括消去型EEPROMアレイの設計を提供するものである。これよってアレイ全体に影響を与えることなく、本発明のメモリアレイの一部分（すなわち、ブロック乃至セクター）を消去し、新規データを用いて再プログラムを行うことができる。 1 つのセクター中の特定の数のトランジスタ及び1 つのブロック中の特定の数のセクターを参照しながら本発明の好適な実施の形態を説明するが、当業者であれば任意の数のトランジスタで1 つのセクターが構成され、また任意の数のセクターで1 つのブロックが構成されることは理解できるであろう。さらに、任意の数のブロックを結合して一括消去型EEPROMアレイ全体を形成することもできる。従って、本発明は本明細書に開示された特定の実施の形態に限定されるものではない。図では、類似の構成要素及び／又は特徴には同じ参照ラベルがつけられている。様々な構成要素は、ダッシュと類似の構成要素を区別する第２のラベルをつけた参照ラベルをたどることによって区別される。第1 の参照ラベルのみが使われる場合、その説明はいくつかの類似の構成要素の任意の一つに対しても当てはまる。次に図３を参照すると、一括消去型EEPROMメモリ300 のセクターは、好適には行と列で構成される複数個のMOS NOR ゲートトランジスタセル302 から成る。好適な実施の形態では、セクター300 は8 行と512 列のトランジスタセル302 から成る。従って、本発明のこの態様では、セクター300 は512 バイトのデータを格納するために構成される。そして各々の列は8 ビットすなわち1 バイトのデータとなる。各トランジスタセル302 は、ドレーン304 、ソース306 、コントロールゲート 308 、及びフローティングゲート310 から成る。図3 に例示されているように、列の各々のセル302 のドレーン304 はビット線312 を介して接続されている。同様に、行の各々のセル302 のコントロールゲート308 は、ワード線314 を介して接続されている。セクター300 の各々のセル302 のソース306 は単一ソース接続部316 に接続されている。図4 は、セクター300 の部分のトランジスタセル302 のレイアウトを例示する。図4 に示すように、列のトランジスタセル302(すなわち、ビット線312 に沿ったセル) は共通のソースウェル306 と共通のドレーンウェル304 を共有することができる。例えば、この例示の実施の形態では、トランジスタセル302-1 は共通のソースウェル306 をトランジスタセル302-2 と共有し、トランジスタセル302- 2 は共通のドレーンウェル304 をセル302-3 と共有している。同様に、トランジスタセル302-3 は共通のソースウェル306 をトランジスタセル302-4 と共有している等である。この構成によってアレイにトランジスタをより密集して詰め込むことが可能となり、それによって現在当業で公知の他のNOR ゲート一括消去型EE PROM素子より狭い面積内により大きな記憶能力を容れることができる。図3 を参照して前述したように、列のセル302 のドレーン304 はビット線312 を介して接続されている。図4 により明瞭に例示されているように、ビット線31 2 は好適には、N+拡散ビア404 につながる金属でドレーン304 に接続する第1 の金属配線402 から成ることが望ましい。本発明のこの態様では、列の全てのセル 302 をビット線312 と接続することにより、ビット線に沿うトランジスタセル30 2 を共通のビット線ドライバ、列セレクタ、及びセンス増幅器によって制御し、それによってメモリ素子を実装するために必要なアナログ回路構成にかかる費用を軽減することができる。 1 つの行のトランジスタセル302 のコントロールゲート308 はすべてワード線 314 を介して接続しており、この好適な実施の形態では、そのワード線はポリシリコン層406 である。当業者であれば解るように、ポリシリコン層406 は、隣接ゲート308 間の接続部と同様にトランジスタセルの実際のコントロールゲート30 8 を形成する。トランジスタセル302 のフローティングゲート310 もまた好適にはポリシリコンで形成されることが望ましいが、個々のトランジスタセル間は接続されてはいない。ポリシリコンフローティングゲート310 は典型的にはポリシリコン層406 の下部にあるが、説明を明解にするために図4 には例示されていない。前述したように、セクターの各々のトランジスタセル342 のソース306 は共通のソース接続部316 につながっている。本発明の好適な実施の形態では、共通の行のトランジスタセル302 の全てのソース306 はN+拡散層ライン408 と一緒に結合している。当業者であれば解るように、N+拡散層408 は、1 つの行に沿ったソースウェル306 を接続するとともに各々のトランジスタセル302 のソースウェル 306 を形成する。セクター300 内の全てのソース306 を単一ソース接続部316 につなぐためには、好適にはN+拡散ライン408 はセクター300 内でいっしょにつなぐことが望ましい。図4 に例示されているように、1 つまたはそれ以上の第2 の金属配線414 がN+ 拡散ライン408 に対して垂直に走行し、N+拡散ビア416 につながる金属でN+拡散ライン408 に接続される。このようにして、第2 の金属配線414 はセクター300 内のすべての平行なN+拡散ライン408 に相互に連絡し、セクター300 内の全てのソース306 を共通のソース接続部316 効果的にリンクしている。当業者であれば解るように、第2 の金属配線414 は第1 の金属配線402 と同じ製造層または異なる製造層のいずれかにあってもよい。しかし、本発明の好適な実施の形態では、第2 の金属配線414 は第1 の金属配線402 と同じ層にある。さらに、1 つまたはそれ以上の第3 の金属配線410 は好適にはN+拡散ライン40 8 に平行に対して走行し、金属ビア412 から金属へ第2 の金属配線414 に接続していることが望ましい。第2 の金属配線414 を介して第3 の金属配線410 をN+拡散ライン408 へ接続することにより、N+拡散ライン408 の全体の抵抗は効果的に低減し、それによって一括消去型EEPROMアレイの所要電力も低減する。本発明の好適な実施の形態では、第3 の金属配線410 は第1 及び第2 の金属配線402 、41 4 とは異なる層に位置している。例示の実施の形態ではほぼ3 番目毎のビット線312 の間に位置する第2 の金属配線414 が示されているが、当業者であれば第2 の金属配線414 がセクター300 内で任意の適当な間隔を置いて設けられてもよいことを理解するであろう。例えば、第1 の金属配線はほぼ16番目毎に線312 の間に配置されるか、あるいはほぼ 32番目毎に線312 の間に配置されるが、それは1 つの接点(416) ともう一つの接点(416) との間のN+ラインの抵抗に依って決まる。若しくは、たった一つの第2 の金属配線414 を利用することもできる。同様に、例示の実施の形態では、ほぼ 1 つおきにドレーン304 の行の上に配置された第3 の金属配線410 が示されているが、任意の数の第3 の金属配線410 を用いてもよい。例えば、第3 の金属配線 410 をN+拡散ライン408 上に直接配置し、N+拡散ビアにつながる金属で結合してもよい。若しくは、一本の第3 の金属配線410 のみを利用してもよい。従って、本発明は例示の実施の形態にのみ限定されるものではない。次に図5 を参照すると、本発明の一括消去型EEPROMアレイのメモリブロック50 0 が例示されている。特に、ブロック500 は好適には次々に垂直にスタックされた複数個のセクター300 から成ることが望ましい。ブロック500 の列のトランジスタセル302 のすべてのドレーン304 は、第1 の金属配線402 を介して共通のビット線312 に接続される( 図４参照) 。このように、垂直にスタックされたセクター300 はすべて共通のビット線312 を共有する。また、セクターの列内のトランジスタセル302 が共通のソース306 とドレーン304 ウェル（図4 参照）を共有することができるように、ブロック500 内部の隣接セクター300 内のトランジスタセル302 も共通のソース306 とドレーン304 ウェルを共有することができる。前述したように、この構成によってアレイ内にトランジスタをより密集して詰め込むことが可能となり、また、共通のビット線をセクター300 間で共有することにより、ビット線ドライバ、センス増幅器及び列セレクタの総数を減らすことができる。本発明の好適な実施の形態では、ブロック500 は好適には128 のスタックされたセクター300 から成ることが望ましい。従って、各ブロック500 は、1024本のワード線314(1 セクター当たり8 本) 、128 のソース接続部316(各セクターに対して1 つ) 、及び512 本のビット線312 から成ることになる。従って、ブロック 500 は64キロバイトまでの情報を格納することが可能となる。 1 セクター＝512 列と8 行から成るトランジスタ＝512 バイトの記憶装置 1 ブロック＝128 セクター×512 バイト＝64キロバイトの記憶装置次に参照図6 を見ると、本発明の不揮発性一括消去型EEPROMプレイナー形アレイ600 の好適な実施の形態が例示されている。プレイナー形アレイ600 は好適には一次元または二次元構成で配列した複数個のブロック500 から成る。例示の実施の形態では、2 行の602 と4 列の604 から成るブロック500 が示されている。プレイナー形アレイ600 の動作を制御するために、ワード線デコーダ606 、ソースデコーダ608 、グローバルデコーダ610 、及びビット線デコーダ612 が使用される。図6 に例示されているように、隣接する水平方向ブロック500 はワード線デコーダ606 とソースデコーダ608 を共有している。例えば、図6 の行602-1 では、ブロック500-1-1 はワード線デコーダ606-1-1 をブロック500-1-2 と共有し、ブロック500-1-3 はワード線デコーダ606-1-2 をブロック5-1-4 と共有する。同様に、ブロック500-1-2と500-1-3はソースデコーダ608-1-2を共有する。プレイナー形アレイ600 の第2 の行602-2 も同様に構成されている。また、本発明の好適な実施の形態では、プレイナー形アレイ600 は、垂直に隣接するブロック500 がビット線ドライバ、列セレクタ及びセンス増幅器を共有するように構成される。説明を明解にするために、ビット線ドライバ、列セレクタ及びセンス増幅器がビット線デコーダ612 として一緒にグループ化されている。しかし、これらの構成要素は分離した回路構成から成っていてもよく、また一つの構成要素としてグループ化される必要はないことは当業者であれば理解できるであろう。読み込み、書き込み及び消去時に、プレイナー形アレイ600 あるいはこのアレイの任意のブロック500 またはセクター300 、制御装置( 図示せず) は典型的には制御信号を様々なデコーダ606 〜612 へ送り、読み込まれ、書き込まれあるいは消去されたトランジスタセル302 の様々なビット線312 、ワード線314 及びソース接続部316 に対して適切な電圧を印加するようにデコーダに指示する。例えば、1 つまたはそれ以上のトランジスタセル302 をプレイナー形アレイ60 0 に読み込むために、特定のワード線デコーダ606 、ソースデコーダ608 、グローバルデコーダ610 、及びビット線デコーダ612 へ制御装置によって適当な信号が送られ、これらのデコーダによって、読み込まれる特定のトランジスタセル30 2 が制御される。次いで、読み込まれた特定のトランジスタセル302 に接続する特定のワード線314 、ビット線312 、及び共通のソース接続部316 の電圧が様々なデコーダ606 〜612 によって制御される。類似の操作が書き込み及び消去処理についても行われる。 1 つまたはそれ以上のトランジスタセル302 をプレイナー形アレイ600 に読み込むために、約4 〜約7 ボルトの範囲（好適には約5 ボルト）の電圧が印加され、ワード線314 を介して読み込まれたトランジスタセルのコントロールゲート30 8 が制御される。同様に、好適にはソース306 は接地され、ドレーン304 の電圧がビット線デコーダ612 を用いて測定されることが望ましい。本発明のこの態様では、ドレーン304 の電圧が約0.5 〜約2 ボルトの範囲( 好適には約1 ボルト) にある場合にはトランジスタセル302 はゼロ(0) でプログラムされる。電圧がドレーン304 に検出されない場合にはトランジスタセル302 は1(1) を持つ。本発明のもう一つの実施の形態では、トランジスタセル302 を読み込むためにドレーン304 の電圧を検出する代わりに約0.5 〜約2 ボルトの範囲( 好適には約 1 ボルト) の電圧がビット線312 を介してドレーン304 に印加され、トランジスタセル302 の電流がビット線デコーダ612 を用いて検出される。プログラムされていないセルは典型的には約25〜50μA を伝導する。プログラムされたセルは伝導しない。同様に、EEPROMアレイ600 にトランジスタセル302 をプログラムするために、約4 〜約7 ボルトの範囲( 好適には約5 ボルト) の電圧が印加され、ワード線31 4 を介してプログラムされたトランジスタセルのゲート308 が制御される。さらに、トランジスタセルのソース306 は好適には接地され、約5 〜約9 ボルトの範囲( 好適には約6 ボルト) の電圧がドレーン304 に印加される。これらの条件下でトランジスタセルのP-基板から出た電子は酸化物層の中を通り抜けフローティングゲート310 に達し、そこをゼロ(0) に「プログラムする」。最終的に、本発明では、消去機能は好適には、EEPROMアレイ600 の1 つまたはそれ以上のセクター300 、乃至1 つまたはそれ以上のブロック500に対して行われる。従って、1 つまたはそれ以上のセクター300 を消去するために、セクター 300 内のすべてのコントロールゲート308 は接地されることが望ましく、すべてのドレーン304 はフロートさせられ、約8 〜約12ボルトの範囲( 好適には約9.5 ボルト) の電圧が共通のソース接続部316 を介して全てのソース306 に印加される。これらの条件下で、プログラム処理中フローティングゲート310 に置かれた電子は酸化物絶縁層の中を通って戻りドレーン304 の中へ入る。本発明のこの態様では、最初ゼロ(0) でプログラムされた、セクター300 内の消去されるトランジスタセル302 は、1 の状態( すなわち、電圧が読み込み処理中ドレーン304 で検出されない) へ「消去」され元の状態になる。本発明によるEEPROMアレイのこの特別の構成が与えられると、1 つまたはそれ以上のトランジスタセル302 を任意の特定の時点で読み込んだり、プログラムすることができる。しかし、特定のセクターのトランジスタセルを消去するためには、セクター全体を消去しなければならない。従って、各々のソースデコーダ60 8 が構成され、ブロック500 内の128 個の共通ソース接続部316 の各々の電圧電位が制御される。本発明のこの態様では、消去処理中ソースデコーダ608 は、1 つまたはそれ以上のセクター全体に適切な電圧を印加する、すなわち、1 つまたはそれ以上のセクター全体を一度に「選択する」。ソースデコーダ608 が2 つ以上のブロック500 によって共有される場合には、ソースデコーダ608 は好適には、ブロック中のセクターを個々に制御するように構成されることが望ましい。例えば、参照図6 を見ると、ソースデコーダ608-1-2 はブロック500-1-2 中の特定のセクター300 とブロック500-1-3 中の異なるセクター300 とを同時に選択することができる。同様に、各ビット線デコーダ612 は、ブロック500 中の512 本のビット線312 の各々を個々に制御するように構成され、各々のワード線デコーダ606 は、ブロック500 中の2024本のワード線314 の各々を個別に制御するように構成される。従って、そのセクター内の特定のビット線312 とワード線314 に適切な電圧を印加することによって特定のセクター内の特定のトランジスタセル302 を読み込んだりプログラムすることができる。例えば、ブロック500-1-1 のあるセクター内の1 つまたはそれ以上のトランジスタセル302 をプログラムするために、適切な電圧が特定のトランジスタセル302 のドレーン304 とコントロールゲート308 に、それぞれビット線デコーダ612-1 とワード線デコーダ606-1-1 によって印加される。次に図7 を参照しながら、ワード線デコーダ606 の構成と動作を論じる。具体的には、ワード線デコーダ606 はグローバルデコーダ510 に電気的に接続され、パーシャルデコーダ702 と複数個のAND ゲート704 から成る。グローバルデコーダ610 は制御装置から制御信号を受信し、AND ゲート704 への入力として機能する複数個の出力部706 を生成する。本発明の好適な実施の形態では、グローバルデコーダ610 には128 個の出力部706(ブロック500 の各セクター300 に対して1 つの出力部) が含まれる。同様に、パーシャルデコーダ702 は制御装置から制御信号を受信し、やはりAN D ゲート704 への入力として機能する複数個の出力708(好適には8 個) を生成する。グローバルデコーダ610 とパーシャルデコーダ702 からの入力信号を結合することによって、ブロック500 の1 つまたはそれ以上のワード線314 を制御する信号が発生する( 図3 〜5 参照) 。本発明のこの態様では、ワード線デコーダ60 6 の出力部は、ワード線314 と電気的に接続するように構成される複数個のワード線接続部710 である。好適な実施の形態では、ワード線デコーダ606 は、10 24個のワード線接続部710(ブロック500 内の各々のワード線314 に対して1 つの出力部) を有する。例えば、ワード線デコーダ606 がワード線WL12( 図7 参照) に電圧を印加する、すなわちワード線WL12を「選択する」ために、グローバルデコーダ610 は制御装置からの制御信号に従って出力部706-2 に信号を発生させる。同様に、パーシャルデコーダ702 は、パーシャルデコーダ出力部708-4 に信号を発生させる。AD D ゲート704は２つの信号を結び付け、ワード線WL12に接続するワード線接続部7 10-12に信号を発生させる。当業者であれば解るように、グローバルデコーダ606 とパーシャルデコーダ702 の双方が高電圧をこの特定のAND ゲートへ伝えない限り、特定のAND ゲート704 は出力を発生させない。 1 つのセクター内ですべてのワード線314 を選択するために、グローバルデコーダ606 は選択された特定のセクターに対して高電圧信号を発生させ、すべての 8 個のパーシャルデコーダ出力部708 は高電圧で送られる。本発明のこの態様では、グローバルデコーダ606 からの出力とパーシャルデコーダ702 からの高出力とを結合することによって選択されたセクターのすべてのワード線接続部710 に高電圧信号が生じる。いま一つの本発明の態様では、本発明の不揮発性一括消去型EEPROMアレイの制御装置には、外部で発生した制御信号を受信し、内部の一括消去型EEPROM制御及びデータ信号へこの外部信号を変換するように構成された回路構成が含まれる。例えば、この外部信号は、アドレス＋データピンインターフェースプロトコルによって発生した特定のアドレスとデータ信号であってもよい。本発明のこの態様では、EEPROMアレイの制御回路構成によって処理することのできる1 つの外部信号の形でその外部アドレスとデータ信号は多重送信されてもよい。さらに、MSDO S 、MSDOS ディスク内部オペレーション、ATA 信号プロトコル、PCMCIA/ATA 信号プロトコル、コンパクトフラッシュ信号プロトコル、現在周知のあるいは将来開発される他の任意のメモリアクセスプロトコルとインターフェースで接続し、それらのプロトコルをサポートするように一括消去型EEPROM制御回路構成を構成してもよい。これらの周知のプロトコルについてのさらに詳細な議論やこれらのプロトコルがEEPROMあるいは一括消去型EEPROM素子とインターフェースで接続する方法については例えば、AIMS仕様リリース1.01とPCカードATA 大容量記憶装置仕様リリース1.02を参照されたい。これらの仕様リリースは双方とも、参照のため本明細書に併合されている。更なる本発明の態様では、制御回路構成は、トランジスタ符号化スキームにつき1 つの多重ビットでフォールト・トレランスをサポートするために、1-ビットエラー訂正ハミング符号のようなフォールト・トレランススキームを実装する誤り制御を含むものでもよい。当業者であれば解るように、そのような誤り制御は当業において周知である。本発明のさらにもう一つの態様では、一括消去型EEPROM制御回路構成にはさらに、読み書き動作の双方を最適化するためにキャッシュメモリが含まれる。例えば、高速読み込み動作を行うためにフラッシュメモリセルに格納されたデータをキャッシュメモリ中にダンプすることができ、そのデータを後でキャッシュメモリから順次読み込むことができる。同様に、高速書込み動作を行うために、フラッシュメモリセルへ書き込む対象となるデータをキャッシュメモリ中へダンプすることができ、書込み動作がキャッシュメモリからフラッシュメモリセルへ起こるようにすることができる。更なる本発明の態様では、すべての一括消去型EEPROM制御回路構成はシングル ICチップにして製造される。本発明の1 つの実施の形態では、このシングルICチップにキャッシュメモリ素子を含めてもよい。さらに、本発明のもう一つの実施の形態では、本発明のこの不揮発性一括消去型EEPROMトランジスターアレイを制御回路構成とキャッシュメモリとして同じIC チップにして製造することもできる。本発明のこの態様では、1 つのICチップ中に本発明の一括消去型EEPROMアレイを実装するために必要な全てのものが含まれる。結論として、本発明は新規なEEPROMの設計から成るものであり、この設計を構成することによって大規模アレイ中に不揮発性メモリ構造が実装される。そしてこの大規模アレイを用いて階層的メモリ構成を形成することができる。上記に本発明の好適な実施の形態の完全な説明を行ったが、様々な代替の実施の形態、修正された実施の形態、同等な実施の形態を用いてもよい。例えば、各々のアレイ、ブロック及び／又はセクターのサイズを変更して特定の設計上の考慮を実現してもよい。さらに、異なる制御回路構成の設計を利用して本発明の不揮発性メモリアレイを実現してもよい。従って、上記の説明は添付の請求の範囲によって画定される本発明の範囲を限定するものと考えてはならない。

───────────────────────────────────────────────────── 【要約の続き】 OMアレイの1 つのセクターは好適には8 行と512 列かのトランジスタから成ることが望ましく、また、1 つのブロックは好適には128 の垂直にスタックされたセクターから成ることが望ましい。

Claims

【特許請求の範囲】 1. 不揮発性NORゲートトランジスタアーキテクチャにおいて、少なくとも2 行と少なくとも２列からなるマトリックス中に配置された複数個のMOS トランジスタを含むトランジスタマトリックスを有し、各トランジスタがソース、コントロールゲート、及びドレーンを有し、各々の行の前記コントロールゲートが電気的に接続し、各々の列の前記ドレーンが電気的に接続し、前記ソースのすべてが電気的に接続していることを特徴とする前記アーキテクチャ。 2. １つの行に配列されている前記ソースがN+拡散を介して電気的に接続されていることを特徴とする請求の範囲１に記載の不揮発性トランジスタアーキテクチャ。 3. 前記ドレーンが、前記アーキテクチャの第１の層全体に配列されている第１の金属によって電気的に接続されていることを特徴とする請求の範囲１に記載の不揮発性トランジスタアーキテクチャ。 4. 前記ドレーンが前記アーキテクチャの第１の層全体に配列されている第１の金属によって電気的に接続され、前記ソースの前記行が、前記アーキテクチャの、前記第１の層と同じ層全体に配列されている第２の金属によって電気的に接続されていることを特徴とする請求の範囲２に記載の不揮発性トランジスタアーキテクチャ。 5. 前記ドレーンが前記アーキテクチャの第１の層全体に配列されている第１の金属によって電気的に接続され、前記ソースの前記行が、前記第１の層とは異なる前記アーキテクチャの第２の層全体に配列されている第２の金属によって電気的に接続されていることを特徴とする請求の範囲２に記載の不揮発性トランジスタアーキテクチャ。 6. 前記複数のMOS トランジスタがMSDOS を読み込むのに十分なメモリを有することを特徴とする請求の範囲１に記載の不揮発性トランジスタアーキテクチャ。 7. MSDOS とディスク内部オペレーションを読み込むのに十分なメモリを有することを特徴とする請求の範囲１に記載の不揮発性トランジスタアーキテクチャ。 8. 8 行と512 列から成るトランジスタを有することを特徴とする請求の範囲１に記載の不揮発性トランジスタアーキテクチャ。 9. 前記トランジスタアーキテクチャのブロックが複数個の垂直にスタックされたセクターを有することを特徴とする請求の範囲８に記載の不揮発性トランジスタアーキテクチャ。 10．前記ブロックが128 のセクターを有することを特徴とする請求の範囲９に記載の不揮発性トランジスタアーキテクチャ。 11．前記トランジスタアーキテクチャが前記ブロックの少なくとも１行と少なくとも１列からなるマトリックスに配列された複数個の前記ブロックを有することを特徴とする請求の範囲９に記載の不揮発性トランジスタアーキテクチャ。 12．少なくとも１つのソースデコーダ、少なくとも１つのビット線デコーダ及び少なくとも１つのワード線デコーダを含む制御回路構成をさらに有することを特徴とする請求の範囲11に記載の不揮発性トランジスタアーキテクチャ。 13．前記少なくとも１つのソースデコーダが１つの行の少なくとも２つの隣接ブロックのソースにつながる入力部を制御することを特徴とする請求の範囲12に記載の不揮発性トランジスタアーキテクチャ。 14．前記少なくとも１つのワード線デコーダが１つの行の少なくとも２つの隣接ブロックのワード線につながる入力部を制御することを特徴とする請求の範囲12 に記載の不揮発性トランジスタアーキテクチャ。 15．前記少なくとも１つのビット線デコーダが１つの列の少なくとも２つの隣接ブロックのビット線につながる入力部を制御することを特徴とする請求の範囲12 に記載の不揮発性トランジスタアーキテクチャ。 16．不揮発性NOR ゲートトランジスタアーキテクチャにおいて、各々の行及び列に配列されているMOS トランジスタからなるマトリックスから成る複数個のセクターと、ソース、コントロールゲート、及びドレーンを持つ各トランジスタとを有し、各々の行の前記コントロールゲートが電気的に接続し、各々の列の前記ドレーンが電気的に接続し、前記ソースのすべてが電気的に接続していることを特徴とする前記アーキテクチャ。 17．第１のセクターが第２のセクターの上部に配列されていることを特徴とする請求の範囲16に記載の不揮発性トランジスタアーキテクチャ。 18．第１のセクターが第２のセクターに隣接して配列されていることを特徴とする請求の範囲16に記載の不揮発性トランジスタアーキテクチャ。 19．第１のセクターの前記ドレーンと第２のセクターの前記ドレーンとが電気的に接続されていることを特徴とする請求の範囲16に記載の不揮発性トランジスタアーキテクチャ。 20．少なくとも２つのセクターに電気的に接続した制御装置をさらに有することを特徴とする請求の範囲16に記載の不揮発性トランジスタアーキテクチャ。 21．前記制御装置が、前記トランジスタの機能を行うための、唯一のセクターへのアクセスを一度で可能にし、前記機能が読み込み、書き込み、及び消去を含むグループから選択されることを特徴とする請求の範囲20に記載の不揮発性トランジスタアーキテクチャ。 22．前記制御装置が、第１のセクターの前記トランジスタの第１の機能と第２のセクターの前記トランジスタの第２の機能を行うための、少なくとも２つのセクターへのアクセスを一度に可能にし、前記第１の機能と前記第２の機能が読み込み、書き込み、及び消去を含むグループから選択されることを特徴とする請求の範囲20に記載の不揮発性トランジスタアーキテクチャ。 23．前記制御装置がトランジスタ符号化スキームにつき１つの多重ビットをサポートするフォールト・トレランススキームを実装することを特徴とする請求の範囲20に記載の不揮発性トランジスタアーキテクチャ。 24．前記フォールト・トレランススキームが1-ビットエラー訂正ハミング符号であることを特徴とする請求の範囲23に記載の不揮発性トランジスタアーキテクチャ。 25．少なくとも１つのセクターの前記制御装置と前記ソースに電気的に接続した少なくとも１つのデコーダをさらに有し、前記少なくとも１つのデコーダが前記セクターを選択し、前記制御装置から受信した制御信号に応じてソース信号を前記ソースへ伝えることを特徴とする請求の範囲20に記載の不揮発性トランジスタアーキテクチャ。 26．前記制御信号が外部アドレスとデータ信号であることを特徴とする請求の範囲25に記載の不揮発性トランジスタアーキテクチャ。 27．前記少なくとも１つのデコーダに電気的に接続したキャッシュメモリをさらに有することを特徴とする請求の範囲25に記載の不揮発性トランジスタアーキテクチャ。 28．複数個の前記外部アドレスとデータ信号とが１つの制御信号となって多重送信されることを特徴とする請求の範囲26に記載の不揮発性トランジスタアーキテクチャ。 29．前記セクター、前記制御装置、及び前記少なくとも１つのデコーダが単一の集積回路として形成されることを特徴とする請求の範囲25に記載の不揮発性トランジスタアーキテクチャ。 30．前記制御装置が、ATA 、PCMCIA/ATA、及びコンパクトフラッシュ信号プロトコル規約からなるグループから選択されるプロトコル規約をサポートする制御信号を提供することを特徴とする請求の範囲20に記載の不揮発性トランジスタアーキテクチャ。