KR960006272B1 - 반도체 메모리장치의 플레시라이트 회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리장치의 플레시라이트 회로
제1도는 종래기술에 의한 플레시라이트 회로도.
제2도는 제1도의 입/출력 제어신호 발생회로.
제3도는 본 발명의 제1실시예에 따른 플레시라이트 회로도.
제4도는 제1실시예에 따른 플레시라이트 인에이블신호 발생회로도.
제5도는 제3도의 플레시라이트 동작 타이밍도.
제6도는 본 발명의 제2실시예에 따른 플레시라이트 회로도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 메모리장치내에 저장된 데이타를 일시에 리세트(reset)시키는 플레시라이트 모드(flash wite mode) 기능을 갖는 반도체 메모리장치에 관한 것이다.
최근, 대용량의 데이타를 일시에 처리하는 반도체 메모리장치, 특히 화상 처리용으로 사용되는 비디오램(Video RAM. VRAM) 등에서는 대부분 플레시라이트모드를 채용하고 있다. 플레시라이트모드는 메모리셀내에 저장된 데이타를 리세트(reset)하는 기능으로서, 다수개의 메모리셀에 저장된 데이타를 일시에 논리하이레벨(이하 "하이레벨"이라 함) 또는 논리로우레벨(이하 "로우레벨"이라 함)로 리세트시키는 특성을 갖는다. 플레시라이트 모드에서는 1회의사이클 동안에 특정 워드라인에 대응하여 활성화되는 모든 메모리셀의 리세트가 가능하다. 이러한 특성은 다량의 데이타를 동시에 처리해야 하는 비디오램에서 다수의칼럼 비트라인의 리세트에 특히 강력한 효과를 보인다. 플레시라이트 동작은 메모리셀의 라이트(write)동작즉 서입동작에 해당하는 기능이므로, 서입동작에 사용되는 데이타통로를 이용하여 이루어진다.
종래 플레시라이트 회로를 구비한 반도체 메모리장치의 개략적인 블럭도가 제1도에 토시되어 있다. 제1도의 구성을 살펴 보면, 메모리셀 어레이는 4개로 분할되어 각각의 메모리블럭(100)을 형성하고 있다. 데이타 비트라인을 지정하기 위한 칼럼어드레스신호들은 칼럼어드레스버퍼(101)에 입력되고, 그에 따라 정형된 어드레스신호들이 칼럼디코더(102)에 전달된다. 칼럼 디코더(102)는 칼럼어드레스신호들을 디코딩하여 디코딩된 칼럼지정신호 DCAi(i=0∼n)를 생성하고, 이를 다시 플레시라이트 제어신호 FLW와 논리합하여 최종적으로 칼럼선택신호 DCAi'(i=0∼n)를 출력한다. 이때 상기 칼럼지정신호 및 칼럼선택신호의 수는 메모리블럭내의 비트라인수와 동수이다. 각 칼럼선택신호 DCAi'는 일대일로 대응되는 칼럼선택신호 CSLi(i=O∼n)에 실리게 되고, 그에 따라 메모리블럭(1OO)내의 비트라인들과 공통 데이타입출선 I/O를 연결하는 칼럼선택게이트(104)의 게이트단자에 인가된다. 각 칼럼선택신호선 CSLi는 4개의 메모리블럭(100)에 공통으로 제공되며, 그에 따라 칼럼디코더(102)에서 4개 메모리블럭(100)의 칼럼선택게이트를 모두 제어한다.
제2도는 칼럼디코더(102)에서 디코딩된 칼럼지정신호 DCAi와 플레시라이트 제어신호 FLW를 논리합하는 구체회로도이다. 제2도에서, 칼럼지정신호 DCAi 각각은 n+1개의 2입력 노아게이트(201)의 제1입력단자에 하나씩 입력되고, 플레시라이트 제어신호 FLW는 각 2입력 노아게이트(201)의 제2입력단자에 공통입력된다. 각 노아게이트(201)의 출력은 일대일로 대응되는 n+1개의 인버터(203)에 입력되고, 각 인버터(203)의 출력이 칼럼선택신호 DCAi'가 된다 따라서 플레시라이트 제어신호 FLW가 "하이"레벨로 인가되면 모든 칼럼선택신호 DCAi'가 "하이"레벨로 출력된다.
제1도 및 제2도를 참조하면, 플레시라이트 제어신호 FLW가 "로우"레벨로 인가될 때(즉, 플레시라이트 모드가 아닐때)에는 각 칼럼선택신호 DCAi'는 칼럼어드레스들에 의해 지정되므로, 인가되는 칼럼어드레스신호의 디코딩에 의해 하나의 칼럼지정신호가 활성화된다. 그러나 플레시라이트 제어신호 FLW가 "하이"레벨로 인가될 때(즉, 플레시라이트모드일때)에는 모든 칼럼선택신호 DCAi'가 "하이"레벨로 출력됨에 따라모든 칼럼선택신호선 CSLl이 "하이"레벨을 유지하게 되고, 그에 마라 모든 칼럼선택게이트(104)가 턴온된다. 따라서 각 메모리블럭(l00)의 모든 비트라인이 공통 데이타입출선 I/0에 접속된다. 이때 공통 데이타입출선 모두에 "하이"레벨 또는 "로우"레벨의 데이타를 인가하고, 특정 메모리블럭이 선택되도록 로우 어드레스를 인가하면 선택된 메모리블럭의 모든 메모리셀에 비트라인에 실린 데이타가 서입된다.
그런데 상기 종래의 플레시라이트 회로에서는 모든 칼럼선택선이 일시에 턴온됨에 따라, 일시에 많은 전류가 흐르게 되므로 대단히 큰 피크(peak)전류가 발생된다. 이러한 피크전류는 불필요한 전류소비를 일으킬 뿐만 아니라 노이즈(noise)를 유발하므로, 소비전류의 증가 및 메모리장치의 신뢰성 측면에서 큰 문제점을 갖게 된다.
따라서 본 발명의 목적은 전류소비를 감소시킬 수 있는 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 메모리셀 어레이를 분할하는 메모리블럭단위로 플레시라이트가 가능한 플레시라이트 회로를 제공하는데 있다.
본 발명의 다른 목적은 플레시라이트 동작에 기인하는 피크치 전류를 줄여 안정적으로 동작하는 플레시라이트 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 메모리셀 어레이를 다수개의 메모리블럭으로 분할하고, 상기 각 메모리블럭마다 플레시라이트 인에이블신호(Flash Write Enable : FWENi라함) 발생회로를 구비하고, 상기 플레시라이트 인에이블신호 발생회로에 메모리블럭 선택용 로우 어드레스신호(Raw Address : RAi라 함)및 라이트 마스크신호(Write Mask : WM이라 함)를 인가하여 선택된 메모리블럭만 플레시라이트 동작이 수행되도록 함을 특징으로 한다.
또한 본 발명은 메모리블럭내에 위치하는 각 비트라인이 서로 별렬접속되는 제1 및 제2칼럼선택게이트를통하여 공통 데이타입출선 I/0에 접속되고, 제1칼럼게이트는 칼럼디코더에서 출력되는 칼럼선택신호에 의해 턴온되고, 제2칼럼케이트는 플레시라이트 인에이블신호 FWENi에 의해 턴온됨을 특징으로 한다. 이때 플레시라이트 인에이블 신호 FWENi는 플레시라이트 제어신호와 메모리블럭을 선택하는 블록선택신호RAi의 논리곱으로 생성되도록 하여 메모리블럭단위로 플레시라이트 동작이 이루어지도록 한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명한다.
하술되는 실시예들의 설명에서는 본 발명의 전반적인 이해를 돕기 위하여 메모리블럭들의 수, 공통 데이타 입출라인의 수 등의 특정 상세들이 제공되어 있다. 이러한 특정 상세들 없이도 본 발명이 실시될 수 있음은 당 분야의 통상 지식인에게는 자명할 것이다.
하술되는 실시예에서, 본 발명이 적용되어지는 에모리장치는 데이타의 서입 및 독출이 가능하며 비트라인을 통하여 네이타를 수수하는 캐패시터와 워드라인의 논리레벨에 의해 비트라인과 캐패시터간의 네이타 경로를 연결 또는 차단하는 트랜지스터로 이루어진 다이나믹 메모리셀을 갖는 비디오램이다.
(제 1실시예)
본 발명에 따른 플레시라이트 회로의 일실시예를 갖는 메모리장치의 개략적인 블럭도가 제3도에 도시되어 있다.
제3도를 참조하면, 메모리셀 어레이는 4개의 메모리블럭(300)들로 분할되어 있다. 제3도에는 도시되지 아니하였으나, 데이타 비트라인을 지정하기 위한 칼럼 어드레스신호들은 칼럼어드레스버퍼에 입력되고, 그에 따라 정헝된 어드레스신호들이 칼럼디코더에 전달되며, 칼럼디코더는 칼럼어드레스신호들을 디코팅하여 디코딩된 칼럼선택신호 DCAi(i=0∼n)를 생성한다. 각 칼럼선택신호 DCAi는 일대일로 대응되는 칼럼선택신호선 CSLi(i=0∼n)에 실리게 된다. 각 메모리블럭(300)에는 플레시라이트 인에이블신호 FWENl(i=0∼3)를 발생하는 플레시라이트 인에이블신호 발생회로(제3도에 도시되지 않음)와, 상기 플례시라이트 인에이블신호 FWEN0∼FWEN3와 칼럼디코더로부터 출력되는 칼럼선택신호 DCA0∼DCA2를 논리합하여 칼럼게이트(30L∼30R)의 제어단자로 출력하는 논리합회로(302,304)가 일대일로 제공된다.
제4도는 플레시라이트 인에이블신호 발생회로의 상세회로도를 도시한 것이며, 제5도는 그 동작 파형도를 모시한 것이다. 먼저 제4도의 구성을 살펴 보면, 외부에서 인가되는 플레시라이토 제어신호 FLW(A)를 시간지연시키기 위해 직렬연결된 두개의 인버터와, 상기 인버터를 통해 시간지연된 플례시라이트 제어신호 FLW(A)를 제1입력단자에 입력하고 메모리블럭을 활성화시키는 블럭선택신호 RAi를 제2입력단자에 입력하는 난드게이트(401)와, 상기 난드게이트(401)에서 난드게이팅된 출력신호(B)와 라이트마스크신호 WM을 각각 제1 및 제2입력으로 하여 노아게이팅된 신호를 출력하는 노아게이트(402)와, 상기 노아게이트(402)의 출력노드에 연결되어 노아게이팅된 신호를 플레시라이토 인에이블신호 FWENi로 반전 출력하는 인버터(403)로 구성되어 있다. 라이트마스크신흐 WM은 서입동작을 차단하는 신호로서 "하이"레벨일 때에 서입동작이 금지되도록 공급된다. 제4도에 입력되는 신흐들의 논리레벨에 따른 출력동작을 아래의 [표1]에 나타내었다. [표 1]에서 "H"라 표기된 것은 "하이"레벨, "L"라 표기된 것은 "로우"레벨을 의미한다.
[표1]
[표1] 및 제5도에서 보이는 바와 같이, 플레시라이트 제어신호 FLW가 "로우"레벨에서 "하이"레벨로 천이되고 블럭선택신호 RAi가 "하이"례벨로 천이되었을 때, 라이트마스크신호 WM이 "로우"레벨이면 플례시라이트 인에이블신호 FWENi는 "로우"레벨을 유지하고, 라이트마스크신호 WM이 "하이"레벨이면 FWENi는 "하이"레벨로 활성화된다. 따라서 라이트마스크신호 WM이 "하이"레벨이면 라이트마스크 동작이 수행됨과 동시에 플레시라이트동작이 수행된다. 이때 라이트마스크 기능을 갖지 않는 메모리장치에서는라이트마스크신흐 WM이 공급되지 않으므로, 이 경우의 플레시라이트 인에이블신흐 FWEN1는 플레시라이트 제어신호 FLW와 블럭선택신호 RA1의 논리곱으로 결정된다.
각 메모리블럭(300)의 좌측 및 우측에는 공히 제1I/O라인쌍(I/O,)와 제2I/O라인쌍(I/O1,)이 인접하여 위치하고 있다. 공지공용되는 바와 같이, 각 I/O라인쌍을 구성하는 2개의 신호선들은 서로 콤프리멘타리 관계에 있다. 각 메모리블럭(300)들을 구성하는 각 비트라인쌍 BL/은 각각의 칼럼선택게이트(30L∼35R)를 통해 대응하는 좌측 제1 및 제2I/O라인쌍과 우측 제1 및 제2I/O라인쌍에 교대로 연결되도록 각각 접속되어 있다. 칼럼선택게이트(30L∼35R)에 접속되는 비트라인쌍들은 대응하는 각각의 센스앰프들(도시하지 않음)을 통하여 감지증폭된 데이타들을 출력하거나, 또는 상기 센스앰프들로 데이타를 입력하여 몌모리셀들에 전달하는 신호선쌍들이다.
좌 및 우측 I/0라인쌍들중 제1I/0라인쌍들(I/O0,)에 접속된 칼럼선택게이트에 내응하는 칼럼선택신호선들(CSL0,CSL2,·‥)은 제2I/O라인쌍(I/O1,)에 접속된 칼럼선택게이트들과 대응하는 열선택신호선들(CSL1,CSL3,…)과 평행하게 교대로 배열되어 있다.
상기 칼럼선택게이트들의 게이트단자는 칼럼선택신호선을 통하여 인가되는 칼럼선택신호와 플레시라이트인에이블신호 발생회로에서 공급되는 플레시라이트 인에이블신호 FWENi의 논리합신호에 제어되도록 한다. 그러한 목적으토 제1∼제4메모리블럭 각각에 플레시라이트 인에이블신호(FWEN0∼FWEN3)가 일대일로 공급된다. 각 비트라인쌍에 대응하는 칼럼선택게이트들의 제어단자에는 각각 오아게이트(36∼46)의 출력이 공급된다. 또한 상기 오아게이트들은 플레시라이트 인에이블신호를 공통입력하고 각각 대응하는 칼럼선택신호를 입력한다.
이하 제3도의 동작을 살펴 보면, 플레시라이트 인에이블신호 FWENi이 모두 "로우"레벨로 공급될 때에는 각 오아게이트의 출력은 칼럼선택신호선의 논리레벨에 따라 결정된다. 이때에는 정상적인 액세스동작이수행되며, 행 어드레스에 의해 하나의 워드라인 즉 한 페이지가 선택된후, 열선택신호선들 CSL을 독출동작에서 연속적으로 선택하는 것에 의해 각 좌 및 우측 I/O버스에 있는 제1I/O라인쌍들과 제2I/O라인쌍들은각각 1비트씩 교대로 끊임없는 데이터(pipelining data)를 제공한다. 즉 선택된 메모리블럭의 좌우측에 위치하는 제1 및 제2I/O라인쌍은 1비트의 데이터를 교대로 연속하여 전송한다. 반면에 플레시라이트 인에이블신호 FWENi가 "하이"레벨로 인가되면 선택된 메모리블럭의 모든 칼럼선택게이트(304)가 턴-온되어 데이타 I/0라인쌍을 통하여 소정의 입력(예를 들어 "하이"레벨)이 각 비트라인에 실리게 되고, 따라서 선택된 워드라인에 접속된 메모리셀에는 모두 상기 소정의 데이타가 저장되는 플레시라이트 동작이 수행된다.
제4도를 참조하면, 블럭선택신호 RAi가 "하이"레벨로 인가되지 않는 메모리블럭에서는 플레시라이트 인에이블신호 FWENi가 "로우"레벨로 공급되므로 플레시라이트 동작이 일어나지 않는다.
제3도에 도시한 실시예에서는 플레시라이트 동작시 선택된 메모리블럭에 대응하는 칼럼선택게이트들만이 턴온되고 그 이외의 칼럼선택게이트들은 턴오프되므로, 피크치전류가 대폭 줄어들고 불필요한 전류소비도 감소된다.
본 발명의 일실시예인 상기 제3도에서는 메모리셀 어레이가 4개의 메모리블럭으로 분할된 예를 들어 설명하였다. 그러나 본 발명에 따르면, 상기 메모리셀 어레이를 다수개의 메모리블럭으로 분할하고 각 메모리블럭마다 상기 플레시라이트 인에이블신호 발생회로 및 논리합회로를 구비하면 피크치전류가 더욱 감소되며 플레시라이트동작시 과도한 일시전류소비도 줄게 됨을 이 분야의 통상의 지식을 가진 자는 알 수 있을 것이다.
(제 2 실시예)
제6도에 본 발명에 따른 제2실시예가 도시되어 있다 제6도에서, 에모리블럭(600)은 다수개의 메모리블럭들중 어느 하나이고, 플레시라이트 인에이블신흐 FWEN는 제4도에 도시한 플레시라이트 인에이블신호 발생회로에서 발생되는 것으로 정한다. 따라서, 제6도에 도시한 메모리블럭의 선택 및 플레시라이트 동작 노말 액세스동작은 제3도의 동작을 참조하면 이 분야의 통상 지식인에게는 자명하므로 별도의 설명을 약한다.
제6도의 구성을 살펴 보면, 메모리블럭(600)에 인접하여 제1I/O라인쌍(I/O0,) 및 제2I/O라인쌍(I/O1,)이 배열되어 있고, 칼럼선택게이트들 M1∼M16을 통하여 상기 I/O라인쌍들과 연결되는 비트라인쌍들이 도시되어 있다. 각 비트라인쌍은 서로 병렬접속된 제1 및 제2칼럼선택게이트들(M1-M2,M3-M4,…M15-M16)의 채널을 통하여 대응하는 데이타 I/O라인쌍에 접속된다.
제1칼럼선택게이트들(Ml,M3,…M15)들의 게이트단자에는 플레시라이트 인에이블신호 FWEN이 공통으로 인가되고, 제 2칼럼선택게이트들(M2, M4,···M16)들의 게이트단자에는 대응되는 칼럼선택신호가 인가된다. 따라서 플레시라이트 인에이블신호 FWEN이 "하이"례벨로 인가되면 모든 제1칼럼선택게이트들(Ml,M3,…M15)이 턴온되고, 그에 따라 메모러블럭내의 모든 비트라인쌍들이 I/O라인쌍들에 접속된다. 그 결과 l/O라인쌍들에 인가되어 있는 데이타가 모든 비트라인쌍들에 전달되며, 전술한 제3도의 그것과 동일한과정을 거쳐 플레시라이트동작이 수행된다.
반면에 플레시라이트 인에이블신호 FWEN이 "로우"례벨일 때에는 제2칼럼선택게이트들(M2,M4,···M16)들의 게이트단자에 인가되는 칼럼선택신호에 따라 노말 데이타 액세스동작이 수행된다.
따라서 플레시라이트 인에이블신호 FWEN에 의해 제어되는 제1칼럼선택게이트와 칼럼선택신호에 의해제어되는 제2칼럼선택게이트를 비트라인과 I/O라인 사이에 서로 병렬접속하여 플례시라이트모드 또는 노말 데이타 액세스동작이 수행되도록 함에 따라, 플레시라이트 동작시 선택된 메모리블럭에 대응하는 칼럼선택게이트들만이 턴온되고 그 이외의 칼럼선택게이트들은 턴오프되므로, 플례시라이트 동작시의 피크치전류가 내폭 줄어들고 불필요한 전류소비도 감소된다.
상술한 바와 같이, 본 발명에 따르게 되면, 메모리셀 어례이를 다수개의 메모리블럭으로 분할하고, 상기각 메모리블럭에 일대일로 플레시라이트 인에이블신호를 출력하는 수단을 갖게 함으로써, 선택된 메모리블럭만 플레시라이트가 이루어지도록 하여 피크전류의 크기를 제한하고 일시전류소비도 감소시킬 수 있는 효과가 있다.

Claims (3)

  1. 칼럼선택신호를 출력하는 칼럼디코더를 공유하는 다수캐의 메모리블럭을 가지는 반도체 메모리장치에 있어서, 상기 메모리블럭에 일대일 대응하며 플레시라이트 제어신호와 메모리블럭 선택신호를 난드게이팅하여 플레시라이트 인에이블신호를 발생시키고 상기 발생된 플레시라이트 인에이블신호의 활성화를 제어하기위해 상기 메모리장치내에 미리 설정되어 있는 라이트마스크신호와 플레시라이트 인에이블신호를 노아게이팅하여 일정 논리레벨의 플레시라이트 인에이블신호를 출력하는 플레시라이트 인에이을신호 발생수단과, 상기 플레시라이트 인에이블신호와 칼럼선택신호를 논리합하여 상기 메모리블럭의 비트라인과 데이타 입/출선사이에 접속된 칼럼선택게이트의 제어단자에 출력하는 논리합회로를 구비함을 특징으로 하는 반도체 메모리장치.
  2. 칼럼선택신호를 출력하는 칼럼디코더를 공유하는 다수개의 메모리블럭과, 상기 각 메모리블럭에 일대일 대응하여 플레시라이트 동작을 수행시키기 위한 플레시라이트 인에이블신호 발생수단을 구비하는 반도체메모리장치에 있어서, 비트라인과 데이타 입출선을 상호 연결하며 제어단자에 인가되는 상기 칼럼선택신호의 논리레벨에 따라 턴온 및 턴오프 동작하는 제1칼럼선택게이트와, 상기 제1칼럼선택게이트와 병렬접속되고 제어단자에 상기 플레시라이트 인에이블신호 발생수단으로부터 출력되는 플레시라이트 인에이블신호의논리례벨에 따라 턴온 및 턴오프 동작하는 제2칼럼선택게이트를 구비함을 특징으로 하는 반도체 메모리장치.
  3. 제l항에 있어서, 상기 플레시라이트 인에이블신호 발생수단은, 상기 플레시라이트 제어신호를 두개의 인버터가 직렬연결된 시간지연 수단을 통하여 제1입력단자에 입력하고 제2입력단자에 블럭선댁신호를 입력하는 난드게이트와, 상기 난드게이트의 출력신호와 라이트마스크신호를 입력하는 노아게이트와, 상기노아게이트의 출력신호를 반전시켜 일정 논리레벨을 갖는 플레시라이트 인에이블신호를 출력하는 인버터로이루어짐을 특징으로 하는 반도체 메모리장치.
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