RU2190885C2 - Постоянное запоминающее устройство и способ его управления - Google Patents
Постоянное запоминающее устройство и способ его управления Download PDFInfo
- Publication number
- RU2190885C2 RU2190885C2 RU98112272/09A RU98112272A RU2190885C2 RU 2190885 C2 RU2190885 C2 RU 2190885C2 RU 98112272/09 A RU98112272/09 A RU 98112272/09A RU 98112272 A RU98112272 A RU 98112272A RU 2190885 C2 RU2190885 C2 RU 2190885C2
- Authority
- RU
- Russia
- Prior art keywords
- bus
- cells
- storage cells
- read
- storage
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 13
- 230000008569 process Effects 0.000 title abstract description 4
- 210000000352 storage cell Anatomy 0.000 claims description 114
- 210000004027 cell Anatomy 0.000 claims description 43
- 230000008859 change Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 3
- 239000000126 substance Substances 0.000 abstract 1
- 238000010276 construction Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 238000005265 energy consumption Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 1
- 230000001609 comparable effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Electrotherapy Devices (AREA)
- Stereo-Broadcasting Methods (AREA)
- Communication Control (AREA)
Abstract
Изобретение относится к постоянному запоминающему устройству и способу его управления. Техническим результатом является возможность считывания данных из постоянного запоминающего устройства при малом потреблении энергии. Устройство содержит множество запоминающих ячеек, шины слов, разрядные шины, шину истока, устройства включения. Способ описывает возможность управления постоянным запоминающим устройством. 2 с. и 17 з.п.ф-лы, 4 ил.
Description
Изобретение относится к постоянному запоминающему устройству и способу его управления. Постоянные запоминающие устройства (ПЗУ, ППЗУ, СНИЗУ, ЭППЗУ и тому подобные) и способы их управления давно известны.
Практический пример конструкции и управления обычного постоянного запоминающего устройства ниже поясняется со ссылкой на фигуры 3 и 4 на примере постоянного запоминающего устройства (ПЗУ).
Описанное ПЗУ имеет множество запоминающих ячеек, содержимое которых при соответствующем управлении может считываться через шины слов, разрядные шины и шины истока. В случае ПЗУ в противоположность некоторым другим видам постоянных запоминающих устройств (например, СППЗУ, ЭППЗУ) речь идет о запоминающих ячейках, выполнение которых зависит от подготавливаемой для считывания информации ("0" или "1"). В одном случае речь идет о транзисторе, а в другом случае транзистор без замены отсутствует, и связанные в противном случае с транзистором сигнальные шины (шины слов, разрядные шины и шины истока) ведут в пустоту.
Содержащая транзистор запоминающая ячейка ПЗУ схематически показана на Фигуре 3.
Она содержит, как упомянуто, транзистор, здесь в виде полевого транзистора Т1, участок истока которого соединен с шиной истока SL, участок стока с разрядной шиной BL, а участок затвора которого соединен с шиной слов WL.
Считывание "запомненных" данных из ПЗУ функционирует следующим образом:
Вначале посредством сигнала предварительного заряда заряжают разрядную шину до определенного потенциала, например до порядка +4 В. Разрядная шина и ее внешнее схемное обрамление выполнены так, что она, коль скоро транзистор заперт или вообще отсутствует, сохраняет потенциал также после прерывания соединения к источнику сигнала предварительного заряда.
Вначале посредством сигнала предварительного заряда заряжают разрядную шину до определенного потенциала, например до порядка +4 В. Разрядная шина и ее внешнее схемное обрамление выполнены так, что она, коль скоро транзистор заперт или вообще отсутствует, сохраняет потенциал также после прерывания соединения к источнику сигнала предварительного заряда.
Если транзистор в этом состоянии запрашивают для считывания или, соответственно, селектируют, то есть через шину слов к участку затвора транзистора прикладывают напряжение, например +5 В, а шина истока соединена с массой, то запоминающий транзистор становится проводящим, а имеющиеся на разрядной шине в большом количестве носители заряда стекают через транзистор на массу. Потенциал разрядной шины за счет этого снижается до 0 В.
С другой стороны, в случае запоминающей ячейки, не содержащей транзистор, ввиду отсутствия транзистора полученный за счет предварительного заряда на разрядной шине потенциал не стекает, а в основном сохраняется.
Зависящие от содержимого памяти соответствующей запоминающей ячейки потенциалы разрядной шины позволяют определять содержимое памяти.
Хотя другие виды постоянных запоминающих устройств имеют частично совершенно другую конструкцию запоминающих ячеек, они содержат много общего с запоминающими ячейками ПЗУ, так как они подключены к тем же самым сигнальным шинам (шина слов, разрядная шина, шина истока) и сигнальные шины для считывания нагружают в основном теми же сигналами, и изменение сигналов имеет сравнимые последствия.
Шина слов может, как в случае ЭППЗУ, состоять из нескольких сигнальных шин (шина выборки, управляющая шина), однако за счет этого не происходит никакого принципиального изменения описанного общего принципа управления (см., например, патент ЕР 0637035).
Показанная на Фигуре 3 запоминающая ячейка при предусматривании определенного количества их может объединяться в поле запоминающих ячеек, также как и запоминающие ячейки других видов постоянных запоминающих устройств.
Конструкция подобного поля запоминающих ячеек представлена на Фигуре 4.
Фигура 4 является схематическим представлением поля запоминающих ячеек обычного постоянного запоминающего устройства.
Показанное поле запоминающих ячеек содержит множество обозначенных "О" отдельных запоминающих ячеек согласно Фигуре 3, которые расположены в множество рядов (m) и множество столбцов (n).
n элементов каждого ряда поля запоминающих ячеек соединены соответственно с общей шиной слов WL0, WL1...WLm (при необходимости состоящей из шины выборки и управляющей шины). m элементов каждого столбца поля запоминающих ячеек соединены соответственно с общей разрядной шиной BL0, BL1... BLn. Шины истока SL всех запоминающих ячеек поля запоминающих ячеек объединены в общую шину истока.
Соединение запоминающих ячеек в показанное на Фигуре 4 поле запоминающих ячеек, выполненное в виде матрицы, позволяет выводить по отдельности из постоянного запоминающего устройства содержимое запоминающих ячеек за счет соответствующего управления шинами слов, разрядными шинами и шинами истока при относительно небольших затратах на управление.
Потребление тока при считывании, однако, является относительно высоким, и считывание длится относительно долго.
В основе настоящего изобретения поэтому лежит задача дальнейшего развития постоянного запоминающего устройства согласно ограничительной части пункта 1 формулы изобретения или, соответственно, способа его управления согласно ограничительной части пункта 17 формулы изобретения, чтобы считывание данных можно было производить с уменьшенным потреблением энергии и быстрее.
Эта задача согласно изобретению решается признаками, указанными в отличительной части пункта 1 формулы изобретения или, соответственно, в отличительной части пункта 17 формулы изобретения.
Согласно этому предусмотрено, что опрашиваемые через отдельную шину слов (WL) запоминающие ячейки разделены на множество групп, из которых каждой присвоена отдельная общая линия истока (SL) (пункт 1 формулы изобретения) или, соответственно, производят групповое считывание запоминающих ячеек, опрашиваемых через отдельную шину слов (WL) (пункт 17 формулы изобретения).
Эти меры позволяют опрашивать для считывания только те запоминающие ячейки, содержимое которых должно выводиться из постоянного запоминающего устройства. Точнее говоря, происходящие при считывании данных из запоминающих ячеек процессы разряда предварительно заряженных разрядных шин могут селективно ограничиваться на совершенно определенные области внутри ряда поля запоминающих ячеек, что до сих пор ввиду предусмотрения только одной единственной общей шины истока для всех запоминающих ячеек поля запоминающих ячеек невозможно было осуществить (разряд предварительно заряженных разрядных шин мог происходить только целыми рядами поля запоминающих ячеек).
Если к шине истока, действительно подлежащей считыванию, то есть также действительно выводимой группы запоминающих ячеек, прикладывают потенциал, подходящий для считывания (например, 0 В), а к линии истока, не обязательно подлежащей считыванию, то есть не выводимой группы запоминающих ячеек, прикладывают не подходящий для считывания потенциал (например, высокое напряжение порядка +5 В), то разряд предварительно заряженной разрядной шины (разрядных шин) может происходить исключительно внутри выводимой группы запоминающих ячеек, в противоположность другим группам.
При этом
1) не происходит включения в проводящее состояние одного или нескольких предусмотренных при необходимости транзистора или транзисторов запоминающей ячейки и
2) не происходит никакого разряда предварительно заряженных разрядных шин.
1) не происходит включения в проводящее состояние одного или нескольких предусмотренных при необходимости транзистора или транзисторов запоминающей ячейки и
2) не происходит никакого разряда предварительно заряженных разрядных шин.
Это совершенно очевидно приводит к значительной экономии энергии.
За счет того, что вследствие группового считывания операцию считывания производят только на относительно немногих запоминающих ячейках, немногие полученные при этом данные могут, при исключении обычно предусмотренного мультиплексора, подаваться непосредственно на предусмотренные в соответствующем количестве выходные шины данных или, соответственно, магистральные шины и оттуда выводиться из постоянного запоминающего устройства без дополнительного сложного способа выборки и тому подобных операций.
Отказ от мультиплексора приводит к дальнейшей экономии энергии и к значительно более раннему выводу подлежащих считыванию данных из постоянного запоминающего устройства.
Вместе с тем, считывание данных из постоянного запоминающего устройства осуществляется гораздо быстрее и при значительно уменьшенном потреблении энергии.
Кроме того, постоянное запоминающее устройство может иметь более простую конструкцию, иметь меньшие размеры, что обусловлено возможным исключением крайне дорогих мультиплексоров.
Предлагаемое запоминающее устройство содержит множество запоминающих ячеек, выполненных с возможностью их считывания при управлении через шины слов, разрядные шины и шину истока (WL, BL, SL), причем опрашиваемые через одну шину слов (WL) запоминающие ячейки разделены на множество групп, каждой из которых поставлена в соответствие отдельная общая шина истока (SL), а разрядные шины различных групп запоминающих ячеек через устройства включения (Т5) соединены с общими выходными шинами (BUS), при этом каждая из предусмотренных выходных шин (BUS) соединена через отдельное устройство включения (Т5), соответственно, с одной разрядной шиной (BL) на одну группу запоминающих ячеек, а устройства включения управляются потенциалом разрядной шины.
Изобретение поясняется ниже с помощью примера выполнения со ссылкой на фигуры.
Фигура 1 - схематическое представление примера выполнения конструкции поля запоминающих ячеек заявленного ПЗУ;
Фигура 2 - пример выполнения устройства для прямого включения считываемых из селектированных запоминающих ячеек ПЗУ данных на выходные шины данных;
Фигура 3 - схематическое представление конструкции запоминающей ячейки ПЗУ, и
Фигура 4 - схематическое представление построения обычного поля запоминающих ячеек ПЗУ.
Фигура 2 - пример выполнения устройства для прямого включения считываемых из селектированных запоминающих ячеек ПЗУ данных на выходные шины данных;
Фигура 3 - схематическое представление конструкции запоминающей ячейки ПЗУ, и
Фигура 4 - схематическое представление построения обычного поля запоминающих ячеек ПЗУ.
Показанное на Фигуре 1 поле запоминающих ячеек состоит, как показанное на Фигуре 4 обычное поле запоминающих ячеек, из множества запоминающих ячеек, обозначенных символом "О", (например запоминающих ячеек типа показанного на Фигуре 3), которые расположены во множестве (m) рядов и множестве (n) столбцов.
n элементов каждого ряда поля запоминающих ячеек соединены с общей шиной слов WL0, WL1... WLm (при необходимости), состоящей из шины выборки и управляющей шины. m элементов каждого столбца поля запоминающих ячеек соединены соответственно с общей разрядной шиной BL0, BL1... BLn.
В противоположность показанному на Фигуре 4 обычному полю запоминающих ячеек шины истока SL запоминающих ячеек однако больше не объединены в общую для всех запоминающих ячеек поля запоминающих ячеек шину истока.
Более того, предусмотрено любое количество отдельных шин истока SL (на Фигуре 1, например, показаны SL0, SL1 и SL0), из которых каждая присвоена определенной группе запоминающих ячеек внутри ряда поля запоминающих ячеек. Иначе говоря, запоминающие ячейки ряда поля запоминающих ячеек разделены на множество групп, каждая из которых имеет отдельную, однако общую для запоминающих ячеек соответствующей группы шину истока.
Как правило, на практике группа запоминающих ячеек имеет столько запоминающих ячеек, сколько бит (например, 1 байт) содержит слово данных и в расчете на каждый ряд поля запоминающих ячеек будет предусмотрено множество подобных идентичных групп запоминающих ячеек, расположенных рядом друг с другом (в ряд).
Однако в общем каждый ряд поля запоминающих ячеек может иметь при необходимости любое количество групп (по меньшей мере две), которые могут иметь одинаковую величину или быть различными, могут содержать любое количество запоминающих ячеек (по меньшей мере одну) и отдельные элементы или, соответственно, запоминающие ячейки которых могут быть произвольно распределены по ряду поля запоминающих ячеек.
Одна из следующих отсюда отличных от обычного случая возможностей тогда состоит, например в том, что запоминающие ячейки каждого х-того слова данных внутри ряда поля запоминающих ячеек объединены в группу (чтобы можно было считывать, например, только знаки отображаемого текста, однако не связанные с ними атрибуты отображения).
В представлении Фигуры 1 показаны три группы запоминающих ячеек. Первая (согласно Фигуре 1 левая) группа состоит из трех расположенных рядом друг с другом запоминающих ячеек, шины истока которых объедины в отдельную общую шину истока SL0. Примыкающая к ней вторая (согласно Фигуре 1 средняя) группа состоит из четырех расположенных рядом друг с другом запоминающих ячеек, шины истока которых объедины в отдельную общую шину истока SL1. Третья (согласно Фигуре 1 правая) группа состоит из двух расположенных рядом друг с другом запоминающих ячеек, шины истока которых объедины в отдельную общую шину истока SL2.
Разделение на группы в показанном примере выполнения является одинаковым для всех рядов поля запоминающих ячеек. Соответствующие общие шины истока соответствующих друг другу групп в различных рядах поля запоминающих ячеек соединены друг с другом. Подобная конструкция хотя и ограничивает требующиеся для реализации поля запоминающих ячеек расходы, однако разумеется не является обязательной. Более того, каждый ряд поля запоминающих ячеек может быть разделен полностью независимо от других рядов и шины истока соответствующих групп могут прокладываться и управляться полностью независимо друг от друга.
Описанное выполнение поля запоминающих ячеек позволяет (при использовании соответствующего управляющего устройства) групповое обращение (выбор, селектирование) адресуемых через отдельную шину слов запоминающих ячеек, причем группа, как уже упоминалось выше, в экстремальном случае может состоять из одной единственной запоминающей ячейки.
Это крайне выгодно проявляется, в частности при считывании данных, так как в обычных полях запоминающих ячеек считывание данных из запоминающих ячеек, как уже упоминалось выше, (в противоположность к выводу данных из постоянного запоминающего устройства) было возможным только в (при известных обстоятельствах очень больших) единицах рядов поля запоминающих ячеек.
Селективное считывание из одной отдельной группы внутри одного ряда поля запоминающих ячеек происходит в основном как в случае обычных постоянных запоминающих устройств (смотри Фигуру 3 и относящееся к ней описание).
В отличие от обычных постоянных запоминающих устройств (через соответствующую(ие) шину(шины) истока), однако, требующееся для считывания напряжение (в настоящем примере выполнения 0 В), подается только на те выводы истока, которые действительно также выводят или, соответственно, требуются для вывода. На не выводящие или, соответственно, не требующиеся для вывода запоминающие элементы соответствующего ряда поля запоминающих ячеек для считывания, точнее говоря для разряда предварительно заряженной разрядной шины через один или несколько транзисторов, подают неподходящее напряжение истока (в настоящем примере высокое напряжение порядка +5 В).
Так как, с одной стороны, транзисторы действительно представляющих интерес запоминающих ячеек включаются на проход и, следовательно, с другой стороны, разряжаются только те разрядные шины, состояние которых является интересным для вывода, потребление энергии уменьшается при считывании данных на часть того, что требуется при считывании данных из обычного постоянного запоминающего устройства.
Тот факт, что разрядные шины не представляющих интереса запоминающих ячеек при считывании интересущих данных не разряжаются, может быть также использовано с выгодой для того, чтобы считанные данные селектированных посредством шин истока запоминающих ячеек (в противоположность данным не селектированных запоминающих ячеек) могли занимать магистральные шины, через которые данные непосредственно, то есть без промежуточного включения обычно предусматриваемых мультиплексоров, могут выводиться из постоянного запоминающего устройства.
Этот крайне выгодный эффект поясняется ниже на примере Фигуры 2.
Фигура 2 наглядно поясняет, как в зависимости от состояния разрядной шины селектированной запоминающей ячейки на выходную магистральную шину может подаваться сигнал.
В последующем пояснении по причинам наглядности исходят из следующих предпосылок.
Предположим, что n элементов каждого из m показанных на Фигуре 1 рядов поля запоминающих ячеек разделены на i имеющих одинаковую величину групп, причем каждая группа может содержать такое количество запоминающих ячеек, которое соответствует количеству бит запомненных слов данных. Слова данных в настоящем примере являются байтами, так что каждая из i групп состоит из j = 8 запоминающих ячеек.
Из восьми запоминающих ячеек m • i групп соответственно первая запоминающая ячейка присвоена первой магистральной шине, вторая запоминающая ячейка - второй магистральной шине, третья запоминающая ячейка - третьей магистральной шине, четвертая запоминающая ячейка - четвертой магистральной шине, пятая запоминающая ячейка - пятой магистральной шине, шестая запоминающая ячейка - шестой магистральной шине, седьмая запоминающая ячейка - седьмой магистральной шине, а восьмая запоминающая ячейка присвоена восьмой магистральной шине.
Подключение х-той запоминающей ячейки любой группы к х-той магистральной шине показано на Фигуре 2 для ПЗУ; применение других постоянных запоминающих устройств требует при известных обстоятельствах в соответствии с различными условиями незначительных изменений.
Согласно Фигуре 2 устройство содержит n-МОП-полевые транзисторы Т1 и Т2, р-МОП-транзисторы Т3, Т4 и Т5 и инверторы I1, I2 и I3, соединенные показанным образом с шиной слов W1, разрядной шиной BL, шиной истока SL магистральной шины BUS, шиной предварительного заряда PC и напряжением VDD, например порядка 5 В.
Транзистор Т1 является показанным на Фигуре 3 транзистором запоминающей ячейки ПЗУ.
В начале каждого цикла считывания к шине предварительного заряда кратковременно прикладывают низкое напряжение, например 0 В. Это обуславливает то, что, с одной стороны, магистральные шины BUS через включенный тогда на проход транзистор Т2 подтягиваются до потенциала массы (инвертор I1 может для этого показанным образом быть соединенным через соответствующие транзисторы Т2 со всеми имеющимися магистральными шинами), и, с другой стороны, разрядная шина BL через включенный тогда на проход транзистор Т3 поднимается до потенциала VDD.
Подключенные к магистральной шине BUS инверторы 12 и 13 образуют звено удержания, которое поддерживает потенциал магистральной шины при возврате транзистора Т2 в закрытое состояние на потенциале массы (подобное звено удержания предусмотрено для каждой из магистральных шин). Инвертор I1 при этом является слабым относительно транзистора Т5.
Разрядная шина BL также сохраняет свой потенциал при возврате транзистора Т2 в закрытое состояние, так как приложенный на выводе затвора транзистора Т4 потенциал шины (масса) включает через транзистор Т4 напряжение VDD на разрядную шину.
Описанный процесс явлется одинаковым для всех запоминающих ячеек поля памяти.
Вначале будет описано включение запомненного данного от селектированной запоминающей ячейки (шина слов WL находится на подходящем для считывания напряжении, например +5 В, шина истока SL на также подходящем для считывания напряжении, например 0 В или, соответственно, массе) на магистральную шину BUS.
Транзистор Т1 соответствует показанному на Фигуре 3 обычному транзистору запоминающей ячейки ПЗУ.
При подаче на него (селектировании его) названных сигналов через шину слов WL и шину истока SL он становится проводящим и тянет разрядную шину активно до потенциала шины истока (масса), так как транзистор Т1 является сильным относительно транзистора Т4.
За счет изменения потенциала разрядной шины транзистор Т5 становится проводящим и включает UDD на шину. За счет включения на проход транзистора Т5 транзистор Т4 запирается так, что разрядная шина BL через транзистор Т1 надежно находится на массе.
В случае селекции содержащей транзистор Т1 запоминающей ячейки магистральная шина BUS находится таким образом на высоком потенциале, который активно устанавливается за счет транзистора.
В случае селектирования не содержащей никакого транзистора запоминающей ячейки ПЗУ имеет место состояние, которое имелось после приложения напряжения предварительного заряда через шину предварительного заряда PC, так как без транзистора Т1 удерживаемая за счет транзистора Т4 активно на высоком потенциале разрядная шина BL не может разряжаться. То есть в случае селектирования не содержащей никакого транзистора Т1 запоминающей ячейки ПЗУ магистральная шина BUS остается на потенциале массы.
На магистральной шине BUS, как уже упоминалось, висят множество других запоминающих ячеек из других групп (по одной запоминающей ячейке на другую группу), которые, однако, кроме только что описанной запоминающей ячейки все находятся в неселектированном состоянии.
Для обеспечения соответствующей назначению работы, показанной на Фигуре 2 схемы, неселектированные запоминающие ячейки не должны оказывать никакого влияния на магистральную шину BUS, так как иначе могут изменяться данные, полученные за счет селектированных запоминающих ячеек.
То, что в показанном на Фигуре 2 устройстве, несмотря на его простую конструкцию, это действительно автоматически имеет место, поясняется ниже.
Запоминающая ячейка не селектирована, если шина истока имеет высокий уровень и/или если шина слов имеет низкий уровень. Одно из этих условий (частично также оба условия) выполнено во всех запоминающих ячейках, которые лежат или в ряду поля запоминающих ячеек, выбранном за счет шины слов, однако не в группе, выбранной за счет шины истока, или в не выбранном ряду поля запоминающих ячеек.
Если на содержащую транзистор Т1 запоминающую ячейку подают имеющиеся в случае неселектирования потенциалы шины слов и шины истока, транзистор остается или закрытым (при низком потенциале шины слов) или разрядная шина соединяется через транзистор с высоким потенциалом шины истока.
В обоих случаях разрядная шина не может разряжаться, а остается на начальном (предварительно заряженном) высоком потенциале, который запирает транзистор Т5 и, таким образом, исключает активное воздействие на магистральную шину.
Содержащая транзистор Т1 запоминающая ячейка в неселектированном состоянии таким образом ведет себя нейтрально относительно присвоенной ей магистральной шины.
То же самое справедливо также для не содержащей транзистора Т1 запоминающей ячейки, так как вследствие отсутствия транзистора Т1 разрядная шина BL независимо от состояния селектирования запоминающей ячейки не может активно разряжаться так, что также здесь транзистор Т5 остается закрытым и тем самым активное воздействие на магистральную шину исключается.
Не содержащая транзистора Т1 запоминающая ячейка в неселектированном состоянии таким образом ведет себя также нейтрально относительно присвоенной ей магистральной шины.
Хотя к каждой магистральной шине подключены так много запоминающих ячеек, сколько групп существует внутри поля запоминающих ячеек, единственно селектированная группа и только она может выдавать на шину сигналы, соответствующие запомненным данным.
От предусмотренных обычно мультиплексоров, через которые при каждом цикле считывания среди считываемых данных, соответствующих полному ряду поля запоминающих ячеек, должны выбираться те данные, которые действительно должны также выводиться, следовательно можно отказаться.
Хотя в описанном устройстве и в описанном способе управления должен предусматриваться декодер, который на основе считываемого из памяти адреса определяет подлежащую селектированию группу, то есть определяет группу, на шину истока которой в противоположность ко всем другим шинам истока должен подаваться подходящий для считывания потенциал, однако подобные декодеры могут выполняться крайне простыми и маленькими так, что расходы, с которыми приходится считаться за счет этого, являются пренебрежимо малыми.
Предыдущее описание, в частности описание Фигуры 2, относилось в первую очередь к тому, что все группы запоминающих ячеек имеют одинаковую величину. Однако это не является обязательным условием. Более того, группы запоминающих ячеек могут быть отличными друг от друга и иметь любую величину. Количество запоминающих ячеек максимальной группы запоминающих ячеек должно тогда однако соответствовать максимальному количеству имеющихся в распоряжении, как описано, магистральных линий.
Достойно упоминания и может быть выгодно использован тот эффект, что магистральная шина, если она одновременно соединена с несколькими селектированными запоминающими ячейками (из одной и той же или из различных групп запоминающих ячеек), может одновременно брать на себя функцию звена ИЛИ или ИСКЛЮЧИТЕЛЬНОГО ИЛИ.
Конструкция соответствующего изобретению постоянного запоминающего устройства и соответствующий изобретению способ для его управления были выше пояснены на примере ПЗУ. Те же самые действия и преимущества описанных мер могут быть однако достигнуты также при их предусмотрении в других видах постоянных запоминающих устройств (ППЗУ, СППЗУ, ЭППЗУ и т. д.).
Claims (19)
1. Постоянное запоминающее устройство, содержащее множество запоминающих ячеек, выполненных с возможностью их считывания при управлении через шины слов, разрядные шины и шину истока (WL, BL, SL), причем опрашиваемые через одну шину слов (WL) запоминающие ячейки разделены на множество групп, каждой из которых поставлена в соответствие отдельная общая шина истока (SL), а разрядные шины различных групп запоминающих ячеек через устройства включения (Т5) соединены с общими выходными шинами (BUS) для вывода данных из запоминающего устройства, отличающееся тем, что предусмотренные устройства включения управляются потенциалом разрядной шины (BL).
2. Постоянное запоминающее устройство по п.1, отличающееся тем, что, по меньшей мере, часть запоминающих ячеек содержит транзистор (Т1).
3. Постоянное запоминающее устройство по п.1 или 2, отличающееся тем, что запоминающие ячейки соответственно соединены с шиной слов (WL), разрядной шиной (BL) и шиной истока (SL).
4. Постоянное запоминающее устройство по любому из пп.1-3, отличающееся тем, что запоминающие ячейки каждого ряда соединены с соответствующей шиной слов (WL).
5. Постоянное запоминающее устройство по любому из пп.1-4, отличающееся тем, что запоминающие ячейки каждого столбца соединены с соответствующей разрядной шиной (BL).
6. Постоянное запоминающее устройство по любому из пп.1-5, отличающееся тем, что запоминающие ячейки каждого столбца соединены с соответствующей шиной истока (SL).
7. Постоянное запоминающее устройство по любому из пп.1-6, отличающееся тем, что запоминающая ячейка рассчитана на запоминание одного бита данных.
8. Постоянное запоминающее устройство по любому из пп.1-7, отличающееся тем, что группа запоминающих ячеек рассчитана на запоминание слова данных, состоящего из любого количества битов данных.
9. Постоянное запоминающее устройство по п.8, отличающееся тем, что слово данных является байтом данных.
10. Постоянное запоминающее устройство по любому из пп.1-9, отличающееся тем, что ячейки группы запоминающих ячеек распределены произвольно по ряду.
11. Постоянное запоминающее устройство по любому из пп.1-10, отличающееся тем, что группы ячеек одного ряда имеют одинаковую или разную величину.
12. Постоянное запоминающее устройство по любому из пп.1-11, отличающееся тем, что каждая из предусмотренных выходных шин данных (BUS) соединена через отдельное устройство включения (Т5) соответственно с одной разрядной шиной (BL) на одну группу запоминающих ячеек.
13. Постоянное запоминающее устройство по п.12, отличающееся тем, что каждая запоминающая ячейка соединена только с одной выходной шиной данных (BUS).
14. Постоянное запоминающее устройство по п.12 или 13, отличающееся тем, что выходные шины данных (BUS) предусмотрены в количестве, соответствующем количеству ячеек в самой большой группе запоминающих ячеек.
15. Постоянное запоминающее устройство по любому из пп.12-14, отличающееся тем, что устройства включения (Т5) выполнены таким образом, что из соединенных с одной выходной шиной данных (BUS) запоминающих ячеек только селектированные ячейки могут включать сигнал на выходную шину данных.
16. Постоянное запоминающее устройство по п.15, отличающееся тем, что устройства включения (Т5) выполнены таким образом, что они включают сигнал на соответствующую выходную шину данных (BUS), если присвоенная разрядная шина изменяет свой потенциал в заданном направлении.
17. Способ считывания постоянного запоминающего устройства, при котором опрашиваемые через отдельную шину, слоев (WL) запоминающие ячейки разделяют на множество групп и осуществляют групповое считывание этих запоминающих ячеек, отличающийся тем, что каждой группе запоминающих ячеек присваивают отдельную общую шину истока (SL), причем к шине истока (SL) подлежащей считыванию группы ячеек прикладывают напряжение, позволяющее изменить потенциал соответствующих разрядных шин (BL), а к шинам истока (SL) не подлежащих считыванию групп ячеек прикладывают напряжение, не позволяющее изменить потенциал соответствующих разрядных шин (BL).
18. Способ по п.17, отличающийся тем, что считывают только те запоминающие ячейки, содержимое которых затем выводят из устройства.
19. Способ по п.17 или 18, отличающийся тем, что считывают данные только одной группы запоминающих ячеек.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19545557A DE19545557A1 (de) | 1995-12-06 | 1995-12-06 | Festspeicher und Verfahren zur Ansteuerung desselben |
| DE19545557.6 | 1995-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU98112272A RU98112272A (ru) | 2000-05-10 |
| RU2190885C2 true RU2190885C2 (ru) | 2002-10-10 |
Family
ID=7779374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU98112272/09A RU2190885C2 (ru) | 1995-12-06 | 1996-11-21 | Постоянное запоминающее устройство и способ его управления |
Country Status (11)
| Country | Link |
|---|---|
| US (2) | US6166952A (ru) |
| EP (1) | EP0882294B1 (ru) |
| JP (1) | JP2000501221A (ru) |
| KR (1) | KR100395975B1 (ru) |
| CN (1) | CN1106646C (ru) |
| AT (1) | ATE190427T1 (ru) |
| DE (2) | DE19545557A1 (ru) |
| ES (1) | ES2144284T3 (ru) |
| IN (1) | IN190574B (ru) |
| RU (1) | RU2190885C2 (ru) |
| WO (1) | WO1997021225A2 (ru) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2471260C2 (ru) * | 2008-06-27 | 2012-12-27 | Квэлкомм Инкорпорейтед | Операция записи для магниторезистивного оперативного запоминающего устройства с переносом спинового момента с уменьшенным размером ячейки бита |
| US8432727B2 (en) | 2010-04-29 | 2013-04-30 | Qualcomm Incorporated | Invalid write prevention for STT-MRAM array |
| RU2620502C2 (ru) * | 2013-03-22 | 2017-05-26 | Кабусики Кайся Тосиба | Запоминающее устройство на основе изменения сопротивления |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4679036B2 (ja) * | 2002-09-12 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | 記憶装置 |
| CN1327527C (zh) * | 2004-10-15 | 2007-07-18 | 清华大学 | 一种能够实现反向读取的sonos型快闪存储器阵列构架的操作方法 |
| US10014065B1 (en) * | 2015-03-13 | 2018-07-03 | Skan Technologies Corporation | PPA (power performance area) efficient architecture for ROM (read only memory) and a ROM bitcell without a transistor |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111190A (ja) | 1981-12-25 | 1983-07-02 | Hitachi Ltd | 横型ダイナミツクｒｏｍ |
| JPS59186199A (ja) | 1983-04-08 | 1984-10-22 | Seiko Epson Corp | 半導体メモリ |
| JPS63244393A (ja) | 1987-03-30 | 1988-10-11 | Nec Corp | 並列入出力回路を有する記憶装置 |
| US5065364A (en) * | 1989-09-15 | 1991-11-12 | Intel Corporation | Apparatus for providing block erasing in a flash EPROM |
| US5249158A (en) * | 1991-02-11 | 1993-09-28 | Intel Corporation | Flash memory blocking architecture |
| EP0509184A1 (en) * | 1991-04-18 | 1992-10-21 | STMicroelectronics S.r.l. | Flash memory erasable by sectors and related writing process |
| JP2632104B2 (ja) * | 1991-11-07 | 1997-07-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| TW231343B (ru) * | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| US5267196A (en) * | 1992-06-19 | 1993-11-30 | Intel Corporation | Floating gate nonvolatile memory with distributed blocking feature |
| JPH06318683A (ja) * | 1993-05-01 | 1994-11-15 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| DE69305986T2 (de) | 1993-07-29 | 1997-03-06 | Sgs Thomson Microelectronics | Schaltungsstruktur für Speichermatrix und entsprechende Herstellungsverfahren |
| JP3564610B2 (ja) * | 1994-07-26 | 2004-09-15 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US5963478A (en) * | 1995-12-06 | 1999-10-05 | Siemens Aktiengesellschaft | EEPROM and method of driving the same |
| US5687117A (en) * | 1996-02-23 | 1997-11-11 | Micron Quantum Devices, Inc. | Segmented non-volatile memory array with multiple sources having improved source line decode circuitry |
| US5945717A (en) * | 1997-03-11 | 1999-08-31 | Micron Technology, Inc. | Segmented non-volatile memory array having multiple sources |
-
1995
- 1995-12-06 DE DE19545557A patent/DE19545557A1/de not_active Withdrawn
-
1996
- 1996-11-21 KR KR10-1998-0704132A patent/KR100395975B1/ko not_active IP Right Cessation
- 1996-11-21 DE DE59604631T patent/DE59604631D1/de not_active Expired - Lifetime
- 1996-11-21 ES ES96945894T patent/ES2144284T3/es not_active Expired - Lifetime
- 1996-11-21 RU RU98112272/09A patent/RU2190885C2/ru active
- 1996-11-21 WO PCT/DE1996/002241 patent/WO1997021225A2/de active IP Right Grant
- 1996-11-21 AT AT96945894T patent/ATE190427T1/de active
- 1996-11-21 EP EP96945894A patent/EP0882294B1/de not_active Expired - Lifetime
- 1996-11-21 JP JP9520857A patent/JP2000501221A/ja not_active Ceased
- 1996-11-21 CN CN96198868A patent/CN1106646C/zh not_active Expired - Lifetime
- 1996-12-04 IN IN2090CA1996 patent/IN190574B/en unknown
-
1998
- 1998-06-08 US US09/093,573 patent/US6166952A/en not_active Ceased
-
2001
- 2001-02-14 US US09/783,183 patent/USRE41734E1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2471260C2 (ru) * | 2008-06-27 | 2012-12-27 | Квэлкомм Инкорпорейтед | Операция записи для магниторезистивного оперативного запоминающего устройства с переносом спинового момента с уменьшенным размером ячейки бита |
| US8432727B2 (en) | 2010-04-29 | 2013-04-30 | Qualcomm Incorporated | Invalid write prevention for STT-MRAM array |
| RU2620502C2 (ru) * | 2013-03-22 | 2017-05-26 | Кабусики Кайся Тосиба | Запоминающее устройство на основе изменения сопротивления |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE190427T1 (de) | 2000-03-15 |
| CN1203687A (zh) | 1998-12-30 |
| WO1997021225A3 (de) | 1997-08-14 |
| IN190574B (ru) | 2003-08-09 |
| JP2000501221A (ja) | 2000-02-02 |
| KR19990071848A (ko) | 1999-09-27 |
| KR100395975B1 (ko) | 2003-10-17 |
| EP0882294B1 (de) | 2000-03-08 |
| WO1997021225A2 (de) | 1997-06-12 |
| CN1106646C (zh) | 2003-04-23 |
| EP0882294A2 (de) | 1998-12-09 |
| USRE41734E1 (en) | 2010-09-21 |
| ES2144284T3 (es) | 2000-06-01 |
| DE59604631D1 (de) | 2000-04-13 |
| US6166952A (en) | 2000-12-26 |
| DE19545557A1 (de) | 1997-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5999441A (en) | Random access memory having bit selectable mask for memory writes | |
| US4365319A (en) | Semiconductor memory device | |
| JP3547466B2 (ja) | メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法 | |
| US5768196A (en) | Shift-register based row select circuit with redundancy for a FIFO memory | |
| US5321651A (en) | Read and write circuitry for a memory | |
| EP0318952A2 (en) | Semiconductor memory device having a function of simultaneously clearing part of memory date | |
| US4639897A (en) | Priority encoded spare element decoder | |
| EP0459794B1 (en) | Read only memory device | |
| KR100310358B1 (ko) | 제로(0)전력으로고속프로그램가능한회로장치구조 | |
| JPS63106998A (ja) | テスト回路を有する半導体メモリ | |
| EP0622803B1 (en) | Address buffer | |
| US20010010642A1 (en) | Static random access memory (SRAM) array central global decoder system and method | |
| US5826056A (en) | Synchronous memory device and method of reading data from same | |
| US5398210A (en) | Semiconductor memory device having memory cells reorganizable into memory cell blocks different in size | |
| RU2190885C2 (ru) | Постоянное запоминающее устройство и способ его управления | |
| US6414875B2 (en) | String programmable nonvolatile memory with NOR architecture | |
| US4395765A (en) | Multiport memory array | |
| KR960006272B1 (ko) | 반도체 메모리장치의 플레시라이트 회로 | |
| KR100240913B1 (ko) | 반도체 메모리 시스템, 프로그래머블 어레이 및 엑세스 시간 감소 방법 및 시스템 | |
| US5450566A (en) | Register block circuit for central processing unit of microcomputer | |
| US6075721A (en) | Random access memory having bit selectable mask for memory writes | |
| US5532965A (en) | Memory precharge scheme using spare column | |
| EP0966742B1 (en) | Pump control circuit | |
| US6252817B1 (en) | Read only memory with neighboring memory blocks sharing block selection lines | |
| US5734608A (en) | Residual charge elimination for a memory device |