JPS58111190A - 横型ダイナミツクｒｏｍ - Google Patents
横型ダイナミツクｒｏｍInfo
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- JPS58111190A JPS58111190A JP56209237A JP20923781A JPS58111190A JP S58111190 A JPS58111190 A JP S58111190A JP 56209237 A JP56209237 A JP 56209237A JP 20923781 A JP20923781 A JP 20923781A JP S58111190 A JPS58111190 A JP S58111190A
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯ８ＦＦｆＴ（絶縁ゲート型電界効果ト
ランジスタ）で構成された横型ダイナミックにＯＭ（リ
ード・オンリー・メモリ）に蘭する。
ランジスタ）で構成された横型ダイナミックにＯＭ（リ
ード・オンリー・メモリ）に蘭する。
ＲＯＭＫおけるメモリアレイを相補ｇＭＯ８（以下０Ｍ
Ｏ８と称する）回路から構成する場合、電源端子間にお
ける貫通電流経路が実質的に形成されなくなることから
、回路は低消費電力になる。
Ｏ８と称する）回路から構成する場合、電源端子間にお
ける貫通電流経路が実質的に形成されなくなることから
、回路は低消費電力になる。
しかしながら、この場合、メモリアレイが、複数のｐチ
ャンネルｆｊｌｉＭＯ８ＦＢＴとこの複数のｐチャンネ
ル型ＭＯ８ＦＥＴのそれぞれに対応された複数のｎチャ
ンネル型ＭＯｆ９ＦＥＴとから構成されるととになるの
で、比較的多くの回路素子が必要とされるととくなる。
ャンネルｆｊｌｉＭＯ８ＦＢＴとこの複数のｐチャンネ
ル型ＭＯ８ＦＥＴのそれぞれに対応された複数のｎチャ
ンネル型ＭＯｆ９ＦＥＴとから構成されるととになるの
で、比較的多くの回路素子が必要とされるととくなる。
回路素子数が大きいこと −によって、半導体集積
回路を形成する半導体基板の大きさを大きくせざるを得
なくなってくる。逆Ｋ、半導体基板の寸法が制限されて
いる場合には、その半導体基板上に形成することのでき
る回路規模が制限される。
回路を形成する半導体基板の大きさを大きくせざるを得
なくなってくる。逆Ｋ、半導体基板の寸法が制限されて
いる場合には、その半導体基板上に形成することのでき
る回路規模が制限される。
これに対し、メモリアレイにおける記憶セルとり、ての
ＭＯ８ＦｊｌＴｖｎ＋−ｖｙ＄ル［ＭＯ８ＦＦｉＴのよ
うな一部のチャンネル型のＭＯＳＦＥＴのみから構成す
る場合、これに応じて回路素子数を比較的減少させるこ
とがモきる。しかしながら、この場合１回路の消費電力
が比較的大きくなってくる。このような消費電力の大き
いＲＯＭは、低消費電力が１つの特長である０ＭＯ８回
路とともに１つの半導体基板上に集積回路化するには適
さない。
ＭＯ８ＦｊｌＴｖｎ＋−ｖｙ＄ル［ＭＯ８ＦＦｉＴのよ
うな一部のチャンネル型のＭＯＳＦＥＴのみから構成す
る場合、これに応じて回路素子数を比較的減少させるこ
とがモきる。しかしながら、この場合１回路の消費電力
が比較的大きくなってくる。このような消費電力の大き
いＲＯＭは、低消費電力が１つの特長である０ＭＯ８回
路とともに１つの半導体基板上に集積回路化するには適
さない。
従っ又この発明の１つの目的は、低消費電力化を図るこ
とができる横型ダイナミック凡ｏＭｌ提供することにあ
る。
とができる横型ダイナミック凡ｏＭｌ提供することにあ
る。
この発明の他の目的は、０ＭＯ８回路とともに半導体集
積回路化するのに適する横部ダイナミックＲＯＭを提供
することにある。
積回路化するのに適する横部ダイナミックＲＯＭを提供
することにある。
この発明の他の目的は、回路素子数の増加が比較的小さ
い横皺ダイナミックＲＯＭｖ提供することｋある。
い横皺ダイナミックＲＯＭｖ提供することｋある。
この発明の更に他の目的は、以下の説−及び図面から明
らかになるであろう。
らかになるであろう。
以下、この発明を実施例とと−に詳ａｔ／Ｃａ明する。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図において、ＭＡはメモリアレイ、０８Ｗはカラムス
イッチ回路である。
イッチ回路である。
メモリアレイＭＡは、複数のデータ一り、ないしＤ４、
複数のデータＩ［ＤｌないしＤ４のそれぞれｋそうよう
に延長さ、れた基準電位１１ＧＬ、ないしＧＬ４、及び
データ１ＩＩＤｔないしＤａ ＶＣ対シ”Ｃ交差するよ
、うに延長された複数のワードｍＷ、ないしＷ、を持っ
ている。データＩＩ Ｄ ＋ないしＤ４とワードＩｉ
Ｗ ｔないしＷ４との各交点のうちの書き込み情報に対
応して選択された交点に、記憶セルとしてのＭ ０８
Ｆ ＴＡ Ｔ Ｑ ｔ ｌ＊ないしＱ＃が配置されてい
る。各ＭＩ８ＦＩＴＱｌｔ＋ないしＱｓ４ｔのそれぞれ
は、そのドＶインがデータＩＩＫ接１１され、そのゲー
トがワードａＩ＃Ｉｃ１ｉ続され、そのソースが基準電
位−Ｋｌｌｌｌされている。
複数のデータＩ［ＤｌないしＤ４のそれぞれｋそうよう
に延長さ、れた基準電位１１ＧＬ、ないしＧＬ４、及び
データ１ＩＩＤｔないしＤａ ＶＣ対シ”Ｃ交差するよ
、うに延長された複数のワードｍＷ、ないしＷ、を持っ
ている。データＩＩ Ｄ ＋ないしＤ４とワードＩｉ
Ｗ ｔないしＷ４との各交点のうちの書き込み情報に対
応して選択された交点に、記憶セルとしてのＭ ０８
Ｆ ＴＡ Ｔ Ｑ ｔ ｌ＊ないしＱ＃が配置されてい
る。各ＭＩ８ＦＩＴＱｌｔ＋ないしＱｓ４ｔのそれぞれ
は、そのドＶインがデータＩＩＫ接１１され、そのゲー
トがワードａＩ＃Ｉｃ１ｉ続され、そのソースが基準電
位−Ｋｌｌｌｌされている。
各Ｍ Ｉ ８ Ｆ Ｉ ＴＱ＋ｚｓないしＱｌｏは、゛
ワードーを介し１供給される選択レベル□の信号によっ
てオン状態になるように、それぞれの低いしきい値電圧
が比較的低く設定される。
ワードーを介し１供給される選択レベル□の信号によっ
てオン状態になるように、それぞれの低いしきい値電圧
が比較的低く設定される。
データＩＩ Ｄ ｔとワード纏Ｗ、との交点のように。
選択されるべきでない交点には、実質的ＫＭＯ８ＦＥＴ
は・配置されない。なお、Ｍ０８集積回路装置において
、入力信号レベルに関係なくオフ状態を維持するＭＯ８
ＰＢＴ構造は、実質的にＭ０８ＦＥＴが存在しないと等
価である。従って、上記データ線り、とワード纏Ｗ、と
の交点のような選択されるべきでない交点には、高しき
い値電圧のＭＯＳＦＥＴが形成され工いても良い。
は・配置されない。なお、Ｍ０８集積回路装置において
、入力信号レベルに関係なくオフ状態を維持するＭＯ８
ＰＢＴ構造は、実質的にＭ０８ＦＥＴが存在しないと等
価である。従って、上記データ線り、とワード纏Ｗ、と
の交点のような選択されるべきでない交点には、高しき
い値電圧のＭＯＳＦＥＴが形成され工いても良い。
メモリアレイＭＡを構成する上記ＭＯ８ＦＥＴＱ＋ ＋
ｔないしＱ、４１は、１ｌｉｌｌｃ制限されないが、
ｎチャンネル型とされ、後述するＭＯ８ＦＢＴとともＫ
ＯＭＯ８集積回路技術によって１つの半導体基板上に形
成される。半導体基板は、例えはｎｆｉ単結晶シリコン
から構成される。ｐチャンネル型ＭＯ８ＦＥＴは、この
ｐ型半導体基板上に形成される。ｎチャンネルｆｉＭ０
８ＦＥＴは、ｐ型半導体基板上に形成されたｐ型ウェル
領域に形成される。メモリアレ、イＭＡを構成するＭＯ
８ＦＥＴＱｌｌｌ ？ｊイＬＱｔａ＊ １％後で説明す
るディスチャージＭＯ８ＦｌｌＴＱＤ、ないしＱＤ４と
ともに、１つの共通のｐ型ウェル領域に、形成される。
ｔないしＱ、４１は、１ｌｉｌｌｃ制限されないが、
ｎチャンネル型とされ、後述するＭＯ８ＦＢＴとともＫ
ＯＭＯ８集積回路技術によって１つの半導体基板上に形
成される。半導体基板は、例えはｎｆｉ単結晶シリコン
から構成される。ｐチャンネル型ＭＯ８ＦＥＴは、この
ｐ型半導体基板上に形成される。ｎチャンネルｆｉＭ０
８ＦＥＴは、ｐ型半導体基板上に形成されたｐ型ウェル
領域に形成される。メモリアレ、イＭＡを構成するＭＯ
８ＦＥＴＱｌｌｌ ？ｊイＬＱｔａ＊ １％後で説明す
るディスチャージＭＯ８ＦｌｌＴＱＤ、ないしＱＤ４と
ともに、１つの共通のｐ型ウェル領域に、形成される。
メモリアレイＭＡ、において、ワニドＩＩ Ｗ ＋ な
いしＷ４とデータｌｌＩＤ、ないしＤ４の各交点は、後
の説明から明らかとなるように、各記・憶番地と対応さ
れる。ＭＯＳＦＥＴが配置された交点は、情報′１′を
保持しているとみなされ％ＭＯ８ＦＥＴが配置されてい
ない交点は、情報′θ′を保持し工いるとみなされる。
いしＷ４とデータｌｌＩＤ、ないしＤ４の各交点は、後
の説明から明らかとなるように、各記・憶番地と対応さ
れる。ＭＯＳＦＥＴが配置された交点は、情報′１′を
保持しているとみなされ％ＭＯ８ＦＥＴが配置されてい
ない交点は、情報′θ′を保持し工いるとみなされる。
上記データ１ｌＩＤ１ないしＤ４には、プリチャージ回
路ＰＯが接続さ、れている。プリチャージ回路ＰＣはプ
リチャージＭＯ８ＦＢＴＱ、、ないしＱＰ４から構成さ
れている。これら８のプリチャージＭ０８ＦＲＴは、４
１に制限されないが、ｐチャンネルＭＯ８Ｆ Ｅ ＴＫ
よって構成され１いる。これらのプリチャージＭＯ８Ｆ
ｇＴＱ、、ないしＱ、４のゲートには、プリチャージパ
ルスφ、が印加される。
路ＰＯが接続さ、れている。プリチャージ回路ＰＣはプ
リチャージＭＯ８ＦＢＴＱ、、ないしＱＰ４から構成さ
れている。これら８のプリチャージＭ０８ＦＲＴは、４
１に制限されないが、ｐチャンネルＭＯ８Ｆ Ｅ ＴＫ
よって構成され１いる。これらのプリチャージＭＯ８Ｆ
ｇＴＱ、、ないしＱ、４のゲートには、プリチャージパ
ルスφ、が印加される。
上記のメモリアレイを構成するメモリＭ０８ＦＢＴのう
ち、１つのデータ線に接続されたＭＯ８ＦＥＴ１例えば
データ１ｌＤＩＫｉｉａ続されたＭＯ８ＦｇＴＱ＋＋ｔ
−Ｑ、ｓｔのソースは基準電位＠ＧＬ。
ち、１つのデータ線に接続されたＭＯ８ＦＥＴ１例えば
データ１ｌＤＩＫｉｉａ続されたＭＯ８ＦｇＴＱ＋＋ｔ
−Ｑ、ｓｔのソースは基準電位＠ＧＬ。
を介し工ディスチャージｕｏｓｉｉ”ｇ’ｒＱＤｌｋ接
続されている。他のデータＩＩＡＤ ｔないしり、に対
応する基準電位＠ＧＬ、ないしＧＬ４＆Ｃ対しても同様
なディスチャージＭＯ８ＦＥＴＱ、、ないしＱＤ４が設
けられている。これらのディスチャージＭＯ８Ｆ’ＥＴ
Ｑ、ＸないしＱＤ４は、特に制限されないが、ｎチャン
ネルＭＯ８Ｆｆ！ｉＴＫよっ又構成されている。
続されている。他のデータＩＩＡＤ ｔないしり、に対
応する基準電位＠ＧＬ、ないしＧＬ４＆Ｃ対しても同様
なディスチャージＭＯ８ＦＥＴＱ、、ないしＱＤ４が設
けられている。これらのディスチャージＭＯ８Ｆ’ＥＴ
Ｑ、ＸないしＱＤ４は、特に制限されないが、ｎチャン
ネルＭＯ８Ｆｆ！ｉＴＫよっ又構成されている。
各ワード４１１１ Ｗ ｔないしＷ、は、Ｘアドレスデ
コーダ回路２の出力端子にそれぞれ接続されでいる。
コーダ回路２の出力端子にそれぞれ接続されでいる。
Ｘアドレスデコーダ回路２は１図示しないＸアドレスバ
ッファ回路からのアドレス信号ＡＩを受けて、１つのワ
ード纏を選択する。
ッファ回路からのアドレス信号ＡＩを受けて、１つのワ
ード纏を選択する。
データＩｓ Ｄ ｔないしり、は１、カラムスイッチ回
路Ｏ８Ｗを通して生方回路４０入力端子に接続されてい
る。カラムスイッチ回路０８Ｗは、図示１のようにＭｏ
、８ＦｇＴＱ、、ないしＱ、４から構成されている。こ
れらのカラムスイッチＭＯ８ＦＥＴＱ、１ないしＱ、４
は、ｌｌ＃に制限されないが、ｎチャンネル囚から構成
され曵いる。
路Ｏ８Ｗを通して生方回路４０入力端子に接続されてい
る。カラムスイッチ回路０８Ｗは、図示１のようにＭｏ
、８ＦｇＴＱ、、ないしＱ、４から構成されている。こ
れらのカラムスイッチＭＯ８ＦＥＴＱ、１ないしＱ、４
は、ｌｌ＃に制限されないが、ｎチャンネル囚から構成
され曵いる。
そし工、これらのカラムスイッチＭＯ８ＦＥＴＱ、１な
いしＱ１０のゲートは、Ｘアドレスデコーダ回路３の゛
出力端子にそれぞれ接続されている。
いしＱ１０のゲートは、Ｘアドレスデコーダ回路３の゛
出力端子にそれぞれ接続されている。
上記Ｙアドレスデコーダ回路３は、図示しないＹアドレ
スバッファ回路カーらのアドレス信号人ｉを、受けて、
１つのカラムスイッチＭＯ８ＦＥＴＶ選択する。
スバッファ回路カーらのアドレス信号人ｉを、受けて、
１つのカラムスイッチＭＯ８ＦＥＴＶ選択する。
Ｘ、 Ｘアドレスデコーダ回路２．３は、％ＫＩ１１
１限されないが、第２図の実施何回Ｗ＆に示すように、
ゲートにアドレス信号Ａｓが供給される並列形態のｐチ
ャンネルＭ Ｏ８Ｆ Ｂ Ｔ Ｑ ｓないしＱ、と、直
列形態のｎチャンネルＭ０８ＦＦｉＴＱ、ないしＱｕで
構成されたスタティックｆｉＯＭＯ８（相補ｇＭＯ８〕
回路針ら構成されている。
１限されないが、第２図の実施何回Ｗ＆に示すように、
ゲートにアドレス信号Ａｓが供給される並列形態のｐチ
ャンネルＭ Ｏ８Ｆ Ｂ Ｔ Ｑ ｓないしＱ、と、直
列形態のｎチャンネルＭ０８ＦＦｉＴＱ、ないしＱｕで
構成されたスタティックｆｉＯＭＯ８（相補ｇＭＯ８〕
回路針ら構成されている。
また、出力回路４＆ネ、特に制限されないが、纂４図の
実施例回路に示すよ５に、カラムスイッチＭＯ８Ｆ、Ｉ
Ｅ Ｔ Ｑ、 ｔ ナイシＱｓ ａ ｋ介シタ各データ
１ｌＩＩｙｌナイシＤ−が共通化（ワイヤード・オア）
された共通データ！ｌＯＢ、入力端子が共通データ纏Ｏ
ＢＫ接続され０Ｍ０８インバータで構成された出力バッ
ファ回路ＤＯＢ、及びｐチャンネルＭＯ８ＦＩ！ＩＴで
構成されたプリチャージＭＯ８ＦＦＩＴＱ、、から構成
されている。
実施例回路に示すよ５に、カラムスイッチＭＯ８Ｆ、Ｉ
Ｅ Ｔ Ｑ、 ｔ ナイシＱｓ ａ ｋ介シタ各データ
１ｌＩＩｙｌナイシＤ−が共通化（ワイヤード・オア）
された共通データ！ｌＯＢ、入力端子が共通データ纏Ｏ
ＢＫ接続され０Ｍ０８インバータで構成された出力バッ
ファ回路ＤＯＢ、及びｐチャンネルＭＯ８ＦＩ！ＩＴで
構成されたプリチャージＭＯ８ＦＦＩＴＱ、、から構成
されている。
第１図の実施例回路において、その低消費電力化を図る
ために、上記ディスチャージＭＯ８ＰＦｆＴＱｓｓない
しＱＤ４のゲートには、ディスチャージパルスφ。
ために、上記ディスチャージＭＯ８ＰＦｆＴＱｓｓない
しＱＤ４のゲートには、ディスチャージパルスφ。
と、データ線選択信号Ｙ、ないしＹ４を受けるアンドゲ
ート回路Ｇ１ないしＧ、が設けられている。
ート回路Ｇ１ないしＧ、が設けられている。
これらのアンドゲート回路Ｇ、ないしＧ、は、特に制限
されないが、第３図の実施例回路にアンドゲート回路Ｇ
、を代表として示すように、上記ディスチャージパルス
φ。とデータ線選択信号Ｙ。
されないが、第３図の実施例回路にアンドゲート回路Ｇ
、を代表として示すように、上記ディスチャージパルス
φ。とデータ線選択信号Ｙ。
とをそれぞれ受ける並列形態のｐチャンネルＭ０８ Ｆ
Ｂ Ｔ Ｑｓ、 、 Ｑａｔ及び直列形態のｎチャ
ンネルＭＯ８Ｆ Ｂ Ｔ Ｑｕ−Ｑｕとで構成された０
Ｍ０Ｓアンド回路と、その出力に設けられた０Ｍ０Ｓイ
ンバ一タ回路とで構成されている。
Ｂ Ｔ Ｑｓ、 、 Ｑａｔ及び直列形態のｎチャ
ンネルＭＯ８Ｆ Ｂ Ｔ Ｑｕ−Ｑｕとで構成された０
Ｍ０Ｓアンド回路と、その出力に設けられた０Ｍ０Ｓイ
ンバ一タ回路とで構成されている。
次に、第１図の実施例回路の動作を第５図のタイミング
図に従って説明する。
図に従って説明する。
プリチャージパルスφ、が第５図人の時間ｔ０ないしｔ
、のように、接地電位にほぼ等しいロウレベルにされ１
いる場合、これに応じてプリチャージＭＯ８ＰｉＴＱ□
ないしＱ□はオン状態にされる。各データｌｉｉ Ｄ
ｒないしＤ４及び共通化されたデータＩＩ Ｄ ′、〜
Ｄ′４は、プリ＋ ＋−シＭ Ｏ８Ｆ Ｂ Ｔ ＱＰ
１ｙａ ’Ｌ／ ＱＰ ＠ ｋ介し℃それぞれ電源電圧
ｖＤＤ のようなハイレベルにチャージアラフサれる。
、のように、接地電位にほぼ等しいロウレベルにされ１
いる場合、これに応じてプリチャージＭＯ８ＰｉＴＱ□
ないしＱ□はオン状態にされる。各データｌｉｉ Ｄ
ｒないしＤ４及び共通化されたデータＩＩ Ｄ ′、〜
Ｄ′４は、プリ＋ ＋−シＭ Ｏ８Ｆ Ｂ Ｔ ＱＰ
１ｙａ ’Ｌ／ ＱＰ ＠ ｋ介し℃それぞれ電源電圧
ｖＤＤ のようなハイレベルにチャージアラフサれる。
このとき、ディスチャージパルスφ。が第５因ＢＫ示さ
れたようにロウレベルにされているととにより工、アン
ドゲート回路Ｇ、ないしＧ４の出力はロウレベルになり
工いる。アンドゲートＧ、ないしＧ、の出力がロウレベ
ルであるととｋよって、ディスチャージＭＯ８ＦＥＴＱ
□ないしＱＤ４はオフ状ＩＩＩ＃ＩＣされている。従っ
て、プリチャージ期間（ｔｏ ｔ、）において、メ
モリアレイＭＡｋ［ｆｉ電流が流れることはない。
れたようにロウレベルにされているととにより工、アン
ドゲート回路Ｇ、ないしＧ４の出力はロウレベルになり
工いる。アンドゲートＧ、ないしＧ、の出力がロウレベ
ルであるととｋよって、ディスチャージＭＯ８ＦＥＴＱ
□ないしＱＤ４はオフ状ＩＩＩ＃ＩＣされている。従っ
て、プリチャージ期間（ｔｏ ｔ、）において、メ
モリアレイＭＡｋ［ｆｉ電流が流れることはない。
出力バッファ回路ＤＯＢの出力Ｄ は、時刻Ｕｔ
１、＜お゛いて共通″データ１ｌＯＢがプリチャージさ
れ始めるととに応じ１、すなわち共通データ線ＯＢがハ
イレベルにされることに応じて第５図ＦＫ示されたよ５
Ｋａロウレベルされる。
れ始めるととに応じ１、すなわち共通データ線ＯＢがハ
イレベルにされることに応じて第５図ＦＫ示されたよ５
Ｋａロウレベルされる。
時刻ｔ、にνい′ＣＸアドレスデコーダ回路２及びＹア
ドレスデコーダ回路３に供給されるアドレス信号が更新
されると、これに応じてワードａｉ Ｗ １ないしＷ４
のうちの更新されたアドレス信号に対応された１つがは
ソ電源電圧■ｃｃＶｃ等しいようなハイレベルすなわち
選択レベルにされる。同様にカラム制御−Ｙ、ないしＹ
４のうちの更新されたアドレス信号に対応された１つが
選択レベルにされる。
ドレスデコーダ回路３に供給されるアドレス信号が更新
されると、これに応じてワードａｉ Ｗ １ないしＷ４
のうちの更新されたアドレス信号に対応された１つがは
ソ電源電圧■ｃｃＶｃ等しいようなハイレベルすなわち
選択レベルにされる。同様にカラム制御−Ｙ、ないしＹ
４のうちの更新されたアドレス信号に対応された１つが
選択レベルにされる。
従って、メモリアレイＭ人内の選択されたワードｉＩＩ
に接続されたＭｏｓ’ｒｇ’ｒ及びカラムスイッチ回路
０８Ｗ内の１つのＭＯＳＦＥＴがオン状態にされる。例
えば、ワード纏Ｗ、とカラ五制御纏Ｙ、が選択されたな
ら、これに応じてメモリアレイＭＡ内のＭＯ８Ｆ Ｂ
ＴＱｓｔｔ −Ｑ＋ｓｍ及びカラムスイッチ回路ＯＳＷ
内のＭＯ８ＦＥＴＱ、、がオン状態にされる。
に接続されたＭｏｓ’ｒｇ’ｒ及びカラムスイッチ回路
０８Ｗ内の１つのＭＯＳＦＥＴがオン状態にされる。例
えば、ワード纏Ｗ、とカラ五制御纏Ｙ、が選択されたな
ら、これに応じてメモリアレイＭＡ内のＭＯ８Ｆ Ｂ
ＴＱｓｔｔ −Ｑ＋ｓｍ及びカラムスイッチ回路ＯＳＷ
内のＭＯ８ＦＥＴＱ、、がオン状態にされる。
次に、第５図Ｂに示されたように、時刻ｔａ＆Ｃおいて
ディスチャージパルスφ、がはソ電源電圧■ＤＤに等し
いようなハイレベル和されると１図示された回路の動作
は次のようＶＣなる。
ディスチャージパルスφ、がはソ電源電圧■ＤＤに等し
いようなハイレベル和されると１図示された回路の動作
は次のようＶＣなる。
すなわち、ディスチャージパルス−９かハイレベルにさ
れることにより工、アンドゲート回路Ｇ。
れることにより工、アンドゲート回路Ｇ。
ないしＧ４のうちの、選択されたカラム制御層に対応さ
れたアンドゲート回路の出力かハイレベルにされる。こ
れに応じてディスチャージＭＯ８ＦＦｌｉＴＱＤ、ない
しＱＤ４のうちの１つがオン状Ｍにされる。選択される
べきデーター〇電位は、メモリアレイＭＡＫおけるＭＯ
８ＦＥＴｅ’Ｃよって決定されるようになる。また共通
データ１ｌＯＢの電位は、選択されるべきデータ線の電
位により℃決められるようｋなる。
れたアンドゲート回路の出力かハイレベルにされる。こ
れに応じてディスチャージＭＯ８ＦＦｌｉＴＱＤ、ない
しＱＤ４のうちの１つがオン状Ｍにされる。選択される
べきデーター〇電位は、メモリアレイＭＡＫおけるＭＯ
８ＦＥＴｅ’Ｃよって決定されるようになる。また共通
データ１ｌＯＢの電位は、選択されるべきデータ線の電
位により℃決められるようｋなる。
例えば、ワード纏Ｗ、とカラム制御ｍｌ Ｙ １ とが
選択されているなら１次のようになる。
選択されているなら１次のようになる。
すなわち、ディスチャージパルスφ がハイレベルにさ
れると、これに応じ工ディスチャージＭ０８ Ｆ Ｂ
Ｔ Ｑ、、 カｋ ｙ状１１ｋ ｓｔｔ、ル。ＭＯ８Ｆ
Ｂ” ＱＤ １がオン状ＩＩＫされるととによって、デ
ータ■Ｄ、のグリチャージ電荷は、記憶セルとしてのＭ
Ｏ８ＦｇＴＱｓｔｓ 、基１１ｔ位ａｏＬｔ 及ｒｙ’
ｈｉ。
れると、これに応じ工ディスチャージＭ０８ Ｆ Ｂ
Ｔ Ｑ、、 カｋ ｙ状１１ｋ ｓｔｔ、ル。ＭＯ８Ｆ
Ｂ” ＱＤ １がオン状ＩＩＫされるととによって、デ
ータ■Ｄ、のグリチャージ電荷は、記憶セルとしてのＭ
Ｏ８ＦｇＴＱｓｔｓ 、基１１ｔ位ａｏＬｔ 及ｒｙ’
ｈｉ。
Ｓ Ｆ Ｅ Ｔ−Ｑゎ、を介して放−させられるようｋ
なる。
なる。
その結果、データ１ｉｉＤ、の電位は、第５図Ｄｋ実ｌ
ＩＫよって示されたようにロウレベルにされる。
ＩＫよって示されたようにロウレベルにされる。
第４図に示された共通データ１ｉｌＯＢｋおける電荷は
、オン状ｌｌ＃ＩＣされているカラムス４ツチＭＯ８Ｆ
ｇ’ＴＱｓ１及びデータ線を介し工放電させられる。す
なわち共通データ線ＯＢは、その電位がロウレベルにさ
れる。出力バッファ回路ＤＯＢの出力Ｖ。。、は、共通
データ１ｌＯＢがロウレベル＆ｌｃされることｋよって
第５図ＦｌＩＣ実線で示されたようにハイレベルにされ
る。
、オン状ｌｌ＃ＩＣされているカラムス４ツチＭＯ８Ｆ
ｇ’ＴＱｓ１及びデータ線を介し工放電させられる。す
なわち共通データ線ＯＢは、その電位がロウレベルにさ
れる。出力バッファ回路ＤＯＢの出力Ｖ。。、は、共通
データ１ｌＯＢがロウレベル＆ｌｃされることｋよって
第５図ＦｌＩＣ実線で示されたようにハイレベルにされ
る。
一部、例えば、ワード＠Ｗ＊とデータ＊ Ｄ ｔが選択
されたとすると、このワード＊Ｗ＊ とデータ＠ Ｄ
ｌ との交点にメモリＭＯ８ＦｇＴが形成されていない
ので、ディスチャージＭＯ８ＦＲＴＱＤ１がオン状態に
されても□データＩｓ Ｄ ｔの電荷は放電させられな
い。そのため、データＭｉ Ｄ ’ｔの電位は第５図Ｄ
Ｋ破−で示されたようにハイレベルの壕−にされる。デ
ータ１ｍ Ｄ ｔが充電状１ＩＶｃｉｉかれるととによ
って共′通データ＠ＯＢの電荷も放電させられない。こ
の場省共通データ線が・・、イレベルに維持されるため
、読み出し出力信号り。。は第５図Ｆに破−で示された
よう＃／ｃロウレベルとなる。
されたとすると、このワード＊Ｗ＊ とデータ＠ Ｄ
ｌ との交点にメモリＭＯ８ＦｇＴが形成されていない
ので、ディスチャージＭＯ８ＦＲＴＱＤ１がオン状態に
されても□データＩｓ Ｄ ｔの電荷は放電させられな
い。そのため、データＭｉ Ｄ ’ｔの電位は第５図Ｄ
Ｋ破−で示されたようにハイレベルの壕−にされる。デ
ータ１ｍ Ｄ ｔが充電状１ＩＶｃｉｉかれるととによ
って共′通データ＠ＯＢの電荷も放電させられない。こ
の場省共通データ線が・・、イレベルに維持されるため
、読み出し出力信号り。。は第５図Ｆに破−で示された
よう＃／ｃロウレベルとなる。
時刻ｔ、ＫＴｈいてプリチ□ャージパルス行がロウレペ
；＆ｆＫされると、再び前記のような回路動作この実施
例においては、選択さ°れない他のデータｍｌ Ｄ ＊
ないしり、 Ｋ対応されたディスチャージＭＯ８ＦＲＴ
Ｑ□ないしＱＤ４は、アンド）−ト馴路Ｇ、ないしＧ、
の出力がロウレベルに維持されるととに応じてオフ状態
に維持される。
；＆ｆＫされると、再び前記のような回路動作この実施
例においては、選択さ°れない他のデータｍｌ Ｄ ＊
ないしり、 Ｋ対応されたディスチャージＭＯ８ＦＲＴ
Ｑ□ないしＱＤ４は、アンド）−ト馴路Ｇ、ないしＧ、
の出力がロウレベルに維持されるととに応じてオフ状態
に維持される。
その結−果、読み″出し動作に関係のないデータ線、す
なわち非選択のデータ線、の充電々荷の放電が禁止され
る。
なわち非選択のデータ線、の充電々荷の放電が禁止され
る。
偶えばワードｌｉｉ Ｗ ｔ とデータ■Ｄ１が選択さ
れたとき、非選択のデータ線り、ｋｉｌ続されたＭ０８
ＦＥＴＱ＋＞８がオン状ｌｌ＃／ｃされる。このときデ
ータＭｉ Ｄ ｓの充電々荷は、それに対応されたディ
スチャージＭＯ８ＦｇＴＱ□がオフ状態＃／ｃ維持され
又いることｋよって放電させられない。すなわち、デー
タｌｉ Ｄ Ｍの電位は、第５図Ｂｋ％−で示されたよ
うにプリチャージレベルに維持される。
れたとき、非選択のデータ線り、ｋｉｌ続されたＭ０８
ＦＥＴＱ＋＞８がオン状ｌｌ＃／ｃされる。このときデ
ータＭｉ Ｄ ｓの充電々荷は、それに対応されたディ
スチャージＭＯ８ＦｇＴＱ□がオフ状態＃／ｃ維持され
又いることｋよって放電させられない。すなわち、デー
タｌｉ Ｄ Ｍの電位は、第５図Ｂｋ％−で示されたよ
うにプリチャージレベルに維持される。
このように、非選択のデータ線の充電々荷の放電を乗上
すると、プリチャージパルスφ、によって、再びプリチ
ャージ動作が開始されたときのプリチャージ電流を比較
的大きく減少させることができるようになる。
すると、プリチャージパルスφ、によって、再びプリチ
ャージ動作が開始されたときのプリチャージ電流を比較
的大きく減少させることができるようになる。
その結果、無駄なプリチャージ電流及びディスチャージ
電流に対応する無駄な消費電流の発生を防止することが
できるようｋなり１回路を充分に低消費電力化すること
ができるようｋなる。
電流に対応する無駄な消費電流の発生を防止することが
できるようｋなり１回路を充分に低消費電力化すること
ができるようｋなる。
特に、この実施例回路のように、０Ｍ０８回路で横型ダ
イナきツクルＯＭを構成した場合には、回路全体の消費
電流か小さいことから、上記の防止された無効電流の占
める割合が比較的大きいので、その低消費電力による効
果が著しく高いことになる。
イナきツクルＯＭを構成した場合には、回路全体の消費
電流か小さいことから、上記の防止された無効電流の占
める割合が比較的大きいので、その低消費電力による効
果が著しく高いことになる。
ちなみに、０Ｍ０８回路の貫通電ＫｉｃＶｃ対し１デー
ターの充放電電流値は、約１桁大きいものである。
ターの充放電電流値は、約１桁大きいものである。
この実施例に従うと、パルス電流としての１リチヤージ
電流のレベルが低下されるととによつ工、回路の望まし
くない動作を良好に防ぐことができるようになる。
電流のレベルが低下されるととによつ工、回路の望まし
くない動作を良好に防ぐことができるようになる。
すなわち、プリチャージ電流は、半導体基板上く形成さ
れる蒸着アルミニウム層からなるような電源配線を介し
て供給されるととになる。半導体集積回路における電源
配線が無視し得ない抵抗、インダクタンスを持つこと及
び半導体集積回路に電源電圧を供給するための電源が無
視し得ない出力インピーダンスを持つととによりて、プ
リチャージ電流は、電源配＠に雑音とみなされる望まし
くない電位変動を生じさせるととになる。プリチャージ
電流が大きい場合、半導体集積回路内の電源配［Ｃ＃起
される雑音は、比較的大きいレベルになる。この電源配
■における大きいレベルの雑音は、浮遊容量を介して半
導体集積回路内の信号配線に与えられてしまう。またこ
の雑音は、電源配線と半導体基板もしくはｐｉＪＭウェ
ル領域のような半導体領域との間の寄生容量を介してこ
れらの半導体基板もしくは半導体領域に与えられ１しま
う。その結果、回路の動作マージンが減少されてしまう
ととになる。信号纏、半導体基板及び種々の半導体領域
に与えられる雑音レベルが着るしく大きい場合、それに
よって回路が誤動作させられてしまう。
れる蒸着アルミニウム層からなるような電源配線を介し
て供給されるととになる。半導体集積回路における電源
配線が無視し得ない抵抗、インダクタンスを持つこと及
び半導体集積回路に電源電圧を供給するための電源が無
視し得ない出力インピーダンスを持つととによりて、プ
リチャージ電流は、電源配＠に雑音とみなされる望まし
くない電位変動を生じさせるととになる。プリチャージ
電流が大きい場合、半導体集積回路内の電源配［Ｃ＃起
される雑音は、比較的大きいレベルになる。この電源配
■における大きいレベルの雑音は、浮遊容量を介して半
導体集積回路内の信号配線に与えられてしまう。またこ
の雑音は、電源配線と半導体基板もしくはｐｉＪＭウェ
ル領域のような半導体領域との間の寄生容量を介してこ
れらの半導体基板もしくは半導体領域に与えられ１しま
う。その結果、回路の動作マージンが減少されてしまう
ととになる。信号纏、半導体基板及び種々の半導体領域
に与えられる雑音レベルが着るしく大きい場合、それに
よって回路が誤動作させられてしまう。
この実施例によると、プリチャージ電流が減少されるこ
とによって、上記のような雑音が充分に小さいレベルに
される。
とによって、上記のような雑音が充分に小さいレベルに
される。
この発明は、前記実施例に限定されない・上記アンドゲ
ートＧ、ないしＧ、に替え、その素子数低減のために、
第６図又は第７図の実施例回路のように変形するものと
してもよい。
ートＧ、ないしＧ、に替え、その素子数低減のために、
第６図又は第７図の実施例回路のように変形するものと
してもよい。
餓６図の実施真回路では、データー選択信号Ｙ。
ないしＹ４が、それぞれディスチャージパルスφＤｖ受
けるトランス７アゲートＭＯ８ＦＥＴＱｔｅないしＱｓ
ｓを通し℃ディスチャージＭＯｉ３ＦＥＴ（図示せず）
ＱＤ、ないしＱＤ４のゲートに伝えられる。そして、プ
リチャ−ジ期関にこれらのＭ０８ＦｇＴＱＤｌないしＱ
Ｄ４をリセットするためのＭＯ８ＦＩＴＱ１４ ない
しＱｏが設けられ工いる。
けるトランス７アゲートＭＯ８ＦＥＴＱｔｅないしＱｓ
ｓを通し℃ディスチャージＭＯｉ３ＦＥＴ（図示せず）
ＱＤ、ないしＱＤ４のゲートに伝えられる。そして、プ
リチャ−ジ期関にこれらのＭ０８ＦｇＴＱＤｌないしＱ
Ｄ４をリセットするためのＭＯ８ＦＩＴＱ１４ ない
しＱｏが設けられ工いる。
これらのＭ０８ＦＥＴＱ、、ないしＱｔｖは、例えばｎ
チャンネルＭ０８ＦｇＴで構成され、ゲートに上記プリ
チャージパルスφ、が印加される。
チャンネルＭ０８ＦｇＴで構成され、ゲートに上記プリ
チャージパルスφ、が印加される。
これｋより、一つのデータ＠につい″［２１ｍのＭｏｓ
ｐｇ’ｒすなわち減少された数のＭＯ８ＦｇＴによって
上記アンドゲート回路と同様な動作を行なわせることが
できる。
ｐｇ’ｒすなわち減少された数のＭＯ８ＦｇＴによって
上記アンドゲート回路と同様な動作を行なわせることが
できる。
第７図の実施例回路では、上記ディスチャージＭＯ８Ｆ
ｇＴＱＤ１ないしＱＤ４と直列にデータ線選択信号Ｙ１
ないしＹ４ｖ受けるＭＯ８ＦＥＴＱ、。
ｇＴＱＤ１ないしＱＤ４と直列にデータ線選択信号Ｙ１
ないしＹ４ｖ受けるＭＯ８ＦＥＴＱ、。
ないしＱｎが設けられている。この場合には、一つのデ
ータ＠につい′ｃｌ偏ｆ）ＭＯ８ＦＥＴＩＣよつて上記
アンドゲート回路と同様な動作を行なわせることができ
る。
ータ＠につい′ｃｌ偏ｆ）ＭＯ８ＦＥＴＩＣよつて上記
アンドゲート回路と同様な動作を行なわせることができ
る。
第８図は、他の実施例の回路図である。この実施例では
、ディスチャージ回路ＤＯＶ構成するディスチャージＭ
Ｏ８ＦＥＴＱＤ１ないしＱＤ４か、第１図に示されたよ
うなメモリアレイＭＡとカラムスイッチ回路０８Ｗとの
関に配置される。ディスチャージＭ ０８ Ｆ Ｅ Ｔ
ＱＤ ＊ないしＱ□は、第６図に示されたような回路
を構成するＭＯ８ＦＥＴＱ１１ないしＱ＋ｙＫよって駆
動される。この第、８図の構成に従うと、第１図に示さ
れたようなＹアドレスデコーダ回路３からＭＯ８ＦＢＴ
Ｑ、。ないしＱｎｔでの配線を短かくさせることができ
、その結果、半導体基板表面に延長される配線面積を減
少させることができる。また、Ｙアドレスデコーダ回路
３の出力趨に結合される配線容量を減少させることがで
き、回路の動・作速ｔＶ向上させることができる。。
、ディスチャージ回路ＤＯＶ構成するディスチャージＭ
Ｏ８ＦＥＴＱＤ１ないしＱＤ４か、第１図に示されたよ
うなメモリアレイＭＡとカラムスイッチ回路０８Ｗとの
関に配置される。ディスチャージＭ ０８ Ｆ Ｅ Ｔ
ＱＤ ＊ないしＱ□は、第６図に示されたような回路
を構成するＭＯ８ＦＥＴＱ１１ないしＱ＋ｙＫよって駆
動される。この第、８図の構成に従うと、第１図に示さ
れたようなＹアドレスデコーダ回路３からＭＯ８ＦＢＴ
Ｑ、。ないしＱｎｔでの配線を短かくさせることができ
、その結果、半導体基板表面に延長される配線面積を減
少させることができる。また、Ｙアドレスデコーダ回路
３の出力趨に結合される配線容量を減少させることがで
き、回路の動・作速ｔＶ向上させることができる。。
第９図は、更に他の実施例の回路図である。
この実施例では、第７図の実施例の回路と第１図に示さ
れたようなカラムスイッチ回路とが実質的に一体にされ
たと等価である。この実施例では、第８図の実施例と同
様に、Ｙアドレスデコーダ回路の出力に結合される配縁
容量を減少させることができる。
れたようなカラムスイッチ回路とが実質的に一体にされ
たと等価である。この実施例では、第８図の実施例と同
様に、Ｙアドレスデコーダ回路の出力に結合される配縁
容量を減少させることができる。
本発明に従うと、このように、低消費電力化のために選
択されないデータ線のディスチャージを禁止する回路は
種々変形、簡素化できるものである。
択されないデータ線のディスチャージを禁止する回路は
種々変形、簡素化できるものである。
また、周辺回路は、種々変形できるものである。
この発明は、横型ダイナミックＲＯＭに広く利用するこ
とができる。
とができる。
第１図は、この発明の一実施例を示す回路図、第２図は
、そのアドレスデコーダ回路の一実施例を示す回路図、
第３図は、そのアンドゲート回路の一実施例を示す回路
図、第４図は、その出力回路の一実施例を示す回路図、
第５図ゆ、その動作タイミング図、第６図、第７図、第
８図及び第９図は、それぞれこの発明の他の一実施例を
示す要部回路図である。 ２・・・Ｘアドレスデコーダ回路、３・・・アドレスデ
コーダ回路、４・・・出力回路。 ｖ、１ 図 第 ２ 図 第 ４ 図 第 ５ 図 ４ 第 ６ 図 第 ７ 国策 ８
Ｍ ｆｆｉ９Ｆ！？１
、そのアドレスデコーダ回路の一実施例を示す回路図、
第３図は、そのアンドゲート回路の一実施例を示す回路
図、第４図は、その出力回路の一実施例を示す回路図、
第５図ゆ、その動作タイミング図、第６図、第７図、第
８図及び第９図は、それぞれこの発明の他の一実施例を
示す要部回路図である。 ２・・・Ｘアドレスデコーダ回路、３・・・アドレスデ
コーダ回路、４・・・出力回路。 ｖ、１ 図 第 ２ 図 第 ４ 図 第 ５ 図 ４ 第 ６ 図 第 ７ 国策 ８
Ｍ ｆｆｉ９Ｆ！？１
Claims (1)
- 【特許請求の範囲】 １、Ｗ！数のチーターとこれらのデータ＠に交差する複
数のり−ドーと上記データ蘇とワード■との交点に書込
情報に応じて設けられたＭＯＳＦＥＴとｋよって構成さ
れた記憶アレイと、上記各チーｆｉｌ＠に対応しＣ設け
られたデータ線プリチャージＭＯ８ＦＥＴと、上記各デ
ー夕線に対応して設けられたデーターディスチャージＭ
Ｏ８ＦＩ８Ｔとを備えた横型ダイナミックｌ（ＯＭにお
いて、上記データ線のディスチャージを選択されたデー
タ層についてのみ行なうようにしたことｖＩｆＩＩ黴と
する横型ダイナミックＲＯＭ０ ２、上記横型ダイナミックＲＯＭは、相補型ＭＯ８集積
回路で構成されるものであることを特徴とする特許請求
の範囲第１項記載の横型ダイナミックＲＯｊＪ０ ３、上記データ繰ディスチャージＭＯ８ＦｇＴＫは、デ
ータａＳ択信号を受けるＭＯ８ＦＩ１３Ｔが直列に＠続
されるものであることを特徴とする特許請求の範囲第１
又は第２項記載の横型ダイナミックｌ（、ＯＭｏ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209237A JPS58111190A (ja) | 1981-12-25 | 1981-12-25 | 横型ダイナミツクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209237A JPS58111190A (ja) | 1981-12-25 | 1981-12-25 | 横型ダイナミツクｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111190A true JPS58111190A (ja) | 1983-07-02 |
Family
ID=16569626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209237A Pending JPS58111190A (ja) | 1981-12-25 | 1981-12-25 | 横型ダイナミツクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41734E1 (en) | 1995-12-06 | 2010-09-21 | Infineon Technologies Ag | Read-only memory having specially output circuits and word line connected to a group of memory cells |
-
1981
- 1981-12-25 JP JP56209237A patent/JPS58111190A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41734E1 (en) | 1995-12-06 | 2010-09-21 | Infineon Technologies Ag | Read-only memory having specially output circuits and word line connected to a group of memory cells |
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