KR970067341A - 프리차지 시간이 개선된 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치는 다수의 디지트 라인이 메모리 셀의 열에 각각 연결되고, 다수의 워드 라인이 메모리 셀의 행에 연결되며, 기준 디지트 라인이 기준 메모리 셀에 연결되는 매트릭스 방식으로 정렬된 다수의 메모리 셀 및 적어도 하나의 기준 메모리 셀, 다수의 메모리 셀 중의 하나를 선택하도록 어드레스의 입력에 응답하여 다수의 디지트 라인 중의 하나 및 다수의 워드 라인 중의 하나를 선택하기 위한 어드레스 회로, 센스 제어 신호의 제1부분에 응답하여 선택된 메모리 셀내에 저장된 데이타를 센싱하기 위해 다수의 디지트 라인 및 기준 디지트 라인에 연결된 센스 증폭기, 센스 제어 신호의 제2부분에 응답하여 선택 메모리 셀에 연결된 다수의 디지트 라인 중의 적어도 하나의 전하 및 기준 디지트 라인의 전하를 방전하기 위한 방전 회로, 및 어드레스의 입력에 응답하여 센스 증폭기 및 방전 회로로 센스 제어 신호를 출력하기 위한 제어 섹션으로 구성된다.

Description

프리차지 시간이 개선된 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 구조를 도시하는 회로도.

Claims (13)

  1. 매트릭스 방식으로 정렬된 다수의 메모리 셀 및 적어도 하나의 기준 메모리 셀로 구성되고, 다수의 디지트 라인(digit line)이 상기 메모리 셀의 열에 각각 연결되고, 다수의 워드 라인(word line)이 상기 메모리 셀의 행에 각각 연결되며, 기준 디지트 라인(reference digit line)이 상기 기준 메모리 셀에 연결되는 메모리 셀 어레이; 상기 다수의 메모리 셀 중의 하나를 선택하도록 어드레스의 입력에 응답하여 상기 다수의 디지트 라인 중의 하나 및 상기 다수의 워드 라인 중의 하나를 선택하기 위한 어드레스 회로; 센스 제어 신호(sense control signal)의 제1부분에 응답하여 선택된 메모리 셀내에 저장된 데이타를 센싱하기 위해 상기 다수의 디지트 라인 및 기준 디지트 라인에 연결된 센스 증폭기; 상기 센스 제어 신호의 제2부분에 응답하여 선택 메모리 셀에 연결된 다수의 디지트 라인 중의 적어도 하나의 전하 및 상기 기준 디지트 라인의 전하를 방전하기 위한 방전 회로(discharging circuit), 및 어드레스의 입력에 응답하여 상기 센스 증폭기 및 상기 방전 회로로 센스 제어 신호를 출력하기 위한 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 매트릭스 형태로 정렬된 다수의 메모리 셀 기준 메모리 셀로 구성되고, 다수의 디지트 라인이 각각 상기 메모리 셀의 열에 연결되고, 다수의 워드 라인이 상기 각각 상기 메모리 셀의 행에 연결되며, 기준 디지트 라인이 상기 기준 메모리 셀에 연결되는 메모리 셀 어레이; 상기 다수의 메모리 셀 중의 하나를 선택하기 위해 어드레스의 입력에 응답하여 상기 다수의 디지트 라인 중의 하나 및 상기 다수의 워드 라인 중의 하나를 선택하기 위한 어드레스 회로; 상기 다수의 디지트 라인 중의 하나 및 상기 기준 디지트 라인에 연결되고 독출 억세스 사이클 동안 활성인 제1제어 신호에 응답하여 상기 선택된 상기 메모리 셀내에 저장된 데이타를 센싱하기 위한 센스 증폭기; 제2제어 신호에 응답하여 선택된 메모리 셀에 연결된 다수의 디지트 라인 중의 적어도 하나의 전하 및 상기 기준 디지트 라인의 전하를 방전하기 위한 방전 회로; 및 어드레스의 입력 및 상기 제1제어 신호에 응답하여칩 인에이블 신호내의 상기 센스 증폭기에 상기 제1제어 신호를 출력하고 상기 제2제어 신호를 방전 회로로 출력하기 위한 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서, 상기 방전 회로는 상기 다수의 디지트 라인 및 상기 기준 디지트 라인용으로 각각 제공되어 상기 다수의 디지트 라인의 모두의 전하 및 상기 기준 디지트 라인의 전하가 상기 센스 제어 신호의 상기 제2부분에 응답하여 방전되는 다수의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항 또는 제2항에 있어서, 상기 방전 회로는 상기 다수의 디지트 라인용으로 각각 제공되는 다수의 MOS 트랜지스터; 및 상기 다수의 MOS 트랜지스터를 제어하도록 상기 다수의 디지트 라인용으로 제공되는 다수의 게이트 회로를 포함하되, 상기 기준 디지트 라인의 전하는 상기 센스 제어 신호의 상기 제2부분에 응답하여 방전되고, 상기 선택된 메모리 셀과 관련된 상기 다수의 게이트 회로 중의 하나는 상기 다수의 MOS 트랜지스터 중의 대응된 하나를 상기 센스 제어 신호의 상기 제2부분에 응답하여 도전 상태로 설정하여, 상기 선택된 메모리 셀에 연결된 상기 디지트 라인의 전하가 방전되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항 또는 제2항에 있어서, 상기 방전 회로는 선정의 지연 시간만큼 상기 센스 제어 신호를 지연하기 위한 지연 회로; 및 상기 다수의 디지트 라인 및 상기 기준 디지트 라인용으로 각각 제공되어 상기 다수의 디지트 라인의 모두의 전하 및 상기 기준 디지트 라인의 전하가 상기 지연된 센스 제어 신호의 상기 제2부분에 응답하여 방전되는 다수의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항 또는 제2항에 있어서, 상기 센스 증폭기는 상기 다수의 디지트 라인에 연결된 제1MOS 트랜지스터; 상기 기준 디지트 라인에 연결된 제2MOS 트랜지스터; 및 상기 제1MOS 트랜지스터의 출력과 상기 제2MOS 트랜지스터의 출력을 비교하고 비교 결과를 출력하는 차동 증폭기를 포함하되, 상기 제1 및 제2MOS 트랜지스터는 상기 센스 제어 신호의 상기 제1부분에 응답하여 도전 상태로 설정되고 상기 센스 제어 신호의 상기 제2부분에 응답하여 비도전 상태로 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항 또는 제2항에 있어서, 래치 제어 신호에 응답하여 상기 센스 증폭기의 출력을 래칭하기 위한 래치회로를 더 포함하며, 상기 제어 수단은 상기 센스 증폭기의 출력이 결정되는 경우 상기 래치 제어 신호를 더욱 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항 또는 제2항에 있어서, 상기 센스 제어 신호의 상기 제2부분에 응답하여 상기 센스 증폭기의 출력을 래칭하기 위한 래치 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 반도체 메모리 장치내의 데이타를 독출하는 방법에 있어서, 입력 어드레스에 따라 매트릭스 방식으로 정렬된 다수의 메모리 셀 중의 하나를 선택하는 단계로서, 다수의 디지트 라인이 각각 상기 메모리 셀의 열에 연결되고, 다수의 워드 라인이 각각 상기 메모리 셀의 행에 연결되며, 기준 디지트 라인이 상기 기준 메모리 셀에 연결되는 단계; 현재 독출 억세스 사이클의 제1부분에서 접지 전위로부터 상기 다수의 디지트 라인 및 상기 기준 디지트 라인을 절선하는 단계; 상기 현재 독출 억세스 사이클의 상기 제1부분에서 상기 선택된 메모리 셀에 연결된 상기 다수의 디지트 라인 중의 선택 디지트 라인 및 상기 기준 디지트 라인을 센스 증폭기에 연결하는 단계; 상기 현재 독출 억세스 사이클의 상기 제1부분에서, 상기 선택된 메모리 셀내에 저장된 데이타에 따라 상기 선택된 디지트 라인을 충전하고, 상기 기준 메모리 셀내에 저장된 기준 데이타에 따라 상기 기준 디지트 라인을 충전하는 단계; 및 상기 현재 독출 억세스 사이클의 상기 제1부분에서 상기 센스 증폭기에 의해 상기 선택 디지트 라인의 전위 및 기준 디지트 라인의 전위로부터 선택된 메모리 셀내에 저장된 데이타를 센싱하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 제1부분 다음의 상기 현재 독출 억세스 사이클의 상기 제2부분에서 상기 차동증폭기로부터 상기 선택 디지트 라인 및 상기 기준 디지트 라인을 절선하는 단계; 및 상기 전류 독출 억세스 사이클의 상기 제2부분에서 적어도 상기 선택 디지트 라인 및 상기 기준 디지트 라인을 접지 전위로 연결하여 상기 선택 디지트 라인의 전하 및 상기 기준 디지트 라인의 전하가 방전되는 단계를 더 포함하는 것을 특징으로 하는방법.
  11. 제9항 또는 제10항에 있어서, 상기 다수의 디지트 라인 및 상기 기준 디지트 라인이 상기 현재 독출 억세스 사이클 이전에 접지 전위로 설정된 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 상기 선택 단계는 상기 다수의 디지트 라인의 상기 선택 디지트 라인을 선택하도록 Y선택 신호를 발생시키는 단계를 포함하며, 적어도 상기 선택 디지트 라인 및 상기 기준 디지트 라인을 접지 전위로 연결하는 상기 단계는 상기 현재 독출 억세스 사이클의 상기 제2부분에서 Y선택 신호에 응답하여 상기 선택 디지트 라인을 접지 전위로 연결하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제10항에 있어서, 적어도 상기 선택 디지트 라인 및 상기 기준 디지트 라인을 상기 접지 전위로 연결시키는 것을 제어하도록 충전/방전 제어 신호를 발생시키는 단계를 더 포함하고, 적어도 상기 선택 디지트 라인 및 상기 기준 디지트 라인을 접지 전위로 연결하는 상기 단계는 상기 연결의 제어 이전의 선정된 시간 주기만큼 상기 충전/방전 제어 신호를 지연시키는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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