KR100668845B1 - 메모리 장치 - Google Patents

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Abstract

본 발명은 비트 라인 감지 증폭기 회로에 구비된 등화(equalize) 트랜지스터의 동작 특성 저하를 방지하기 위한 메모리 장치에 관한 것이다. 이 장치는, 비트라인쌍; 상기 비트라인쌍을 제 1 전압으로 등화시키기 위한 등화수단; 및 상기 등화수단을 인가되는 제 2 전압을 발생하는 등화신호 발생부;를 구비하며, 상기 메모리 장치가 프리차지 모드로 진입하기 전에는 상기 제 2 전압은 제 1 전위 레벨을 유지하고, 상기 메모리 장치가 프리차지 모드로 진입한 후에는 상기 제 2 전압은 순차적으로 제 2 전위 레벨, 제 3 전위 레벨, 및 제 1 전위 레벨로 변하며, 상기 제 3 전위레벨은 상기 제 2 전위 레벨보다 높으며, 상기 제 2 전위 레벨은 상기 제 1 전위 레벨보다 높다.

Description

메모리 장치{Memory device}
도 1은 종래 기술에 따른 등화신호 발생부를 도시한 도면.
도 2는 메모리 장치의 감지 증폭기 회로를 도시한 개략도.
도 3은 본 발명에 따른 등화신호 발생부를 도시한 도면.
도 4는 본 발명에 따른 등화신호 발생부의 동작 파형도.
도 5a 및 도 5b는 종래 기술과 본 발명을 비교하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
201: 캐패시터 202: 버퍼부
203: PMOS형 다이오드 203,205: NMOS형 다이오드
본 발명은 비트 라인 등화수단을 구비한 메모리 장치에 관한 것으로, 더욱 상세하게는 비트 라인 감지 증폭기 회로에 구비된 등화(equalize) 트랜지스터의 동작 특성 저하를 방지하기 위한 메모리 장치에 관한 것이다.
최근 반도체 소자는 휴대용 기기의 발달, 회로 선폭의 미세화, 및 고속동작으로 인해 저전력화되고 있다. 이는 인가 전압의 전위가 낮아짐을 의미하며, 반도체 메모리 소자인 디램에 있어서도 동일하게 적용되고 있다.
DDR2 디램(이하, DDR2라고 함), LP(Low Power), 및 슈도 S 램 등 현재 개발되고 있거나 개발된 제품의 외부 인가전위는 기존 제품보다 매우 낮다. 예컨데, 기존 SDR 디램(이하, SDR이라고 함)이나 DDR 디램(이하, DDR이라고 함)의 경우, 외부 인가 전압은 2.5V 이며, DDR2, 고속 그래픽 용 DDR3(이하, DDR3라고 함), 및 슈도 S 램의 경우 외부 인가 전압은 1.8V 이다. 특히, 디램 셀의 읽기와 쓰기를 맡고 있는 비트 라인 감지 증폭기(이하, BL SA라고 함)의 구동은 매우 중요한데, 감지 증폭기의 구동 중, 비트 라인 쌍(BL,BLZ)의 프리차지(PCG)를 맡고 있는 등화 트랜지스터(BLEQ TR)의 동작 또한 위에 언급한 사항처럼 인가전압이 낮아짐에 따라 그 특성이 저하된 사례에 해당된다.
기존 등화 트랜지스터에는 구동 전압으로 외부 인가전압을 사용한 1.8V 또는 2.5V 제품과 디램 내부 최고 전위인 3.5V 정도의 VPP를 사용한 제품이 있다. 여기서, VPP 전위는 외부 인가전압(VDD)을 3회 펌핑(pumping)하는 트리플러(tripler) 전원 발생기(도시안됨)를 통해 생성된 전압을 말한다. 종래에는 주로 외부 인가전압(VDD)을 사용하여, 등화 트랜지스터의 문턱전압(Vt)을 제외한 일정한 동작 마진을 가짐으로써, 비트라인 쌍(BL,BLZ)의 프리차지를 수행하였다. 그러나, 외부 인가전압(VDD)이 1.8V인 저전력 제품에서는 등화 트랜지스터의 문턱전압을 제외하면, 동작 마진이 부족하거나, 프리차지 동작시 일정 시간이 소요되어 디램의 동작 특성 을 저하시키는 요인으로 작용된다.
이와 관련하여, 도 1에는 종래 기술에 따른 등화신호 발생부를 도시한다.
도시한 바와 같이, 종래의 등화 신호 발생부는 외부 인가전압(VDD)을 구동 전원으로 하는 버퍼수단(100)으로 구성된다.
버퍼수단(100)은 등화 제어신호(BLEQ_CTRL)가 인가되면, 다수의 버퍼링을 통해 외부 인가전압(VDD) 레벨인 등화 신호(BLEQ)를 출력한다. 이러한 등화 신호(BLEQ)는 도 2에 도시한 바와 같이, 비트 라인 감지 증폭기 회로 내부에 구비된 각각의 등화 트랜지스터(101,102,103)의 게이트 단자로 입력됨으로써, 비트 라인 쌍(BIT,BITZ)을 상호 연결시킨다. 이후, 등화 신호(BLEQ)에 의해 상호 도통된 비트 라인 쌍(BIT,BITZ)은 메모리 장치의 프리차지 동작시, 프리차지 전압레벨(VBLP)로 프리차지 된다(도 5a 참조).
그러나, 종래의 등화신호 발생부는 외부 인가전압(VDD)을 구동 전원으로 한다. 따라서, 이때 출력되는 등화 신호(BLEQ)는, 낮은 외부 인가전압(VDD) 레벨로 등화 트랜지스터(101,102,103)의 게이트 단자로 입력된다. 이러한 낮은 전위 레벨의 등화신호는, 등화 트랜지스터의 문턱전압(Vt) 마진 부족 및 턴온 채널 형성시간의 지연을 유발시킴에 따라, 메모리 장치의 프리차지 시간(RAS precharge time:tRP)을 증가시킨다. 이를 방지하기 위해, 종래에는 문턱전압(Vt)이 낮은 트랜지스터를 등화 트랜지스터로 사용하기도 하지만, 이는 트랜지스터의 누설전류 발생에 따른 디램 성능 저하의 또 다른 원인이 된다.
아울러, 등화신호 발생부가 3.5V 정도의 VPP 전위를 구동 전원으로 사용할 경우, 디램 전체 VPP 전위의 소모량은 30% 이상 증가된다. 그에 따라, VPP를 구동 전원으로 사용하는 등화신호 발생부를 구비한 디램은, 안정적인 동작을 위해 전원 발생기(도시안됨) 및 디커플링(decoupling) 캐패시터의 수를 늘려야하는 단점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행 기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은, 외부 전원을 구동 전원으로 하여, 등화 신호의 전위를 순간적으로 상승시킴으로써, 프리차지 동작속도를 감소시킬 수 있는 메모리 장치의 비트 라인 등화 장치를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일면에 따라, 비트 라인 등화수단을 구비한 메모리 장치가 제공되며: 이 메모리 장치는, 비트라인쌍; 상기 비트라인쌍을 제 1 전압으로 등화시키기 위한 등화수단; 및 상기 등화수단을 인가되는 제 2 전압을 발생하는 등화신호 발생부;를 구비하며, 상기 메모리 장치가 프리차지 모드로 진입하기 전에는 상기 제 2 전압은 제 1 전위 레벨을 유지하고, 상기 메모리 장치가 프리차지 모드로 진입한 후에는 상기 제 2 전압은 순차적으로 제 2 전위 레벨, 제 3 전위 레벨, 제 1 전위 레벨로 변하며, 상기 제 3 전위레벨은 상기 제 2 전위 레벨보다 높으며, 상기 제 2 전위 레벨은 상기 제 1 전위 레벨보다 높은 것을 특징으로 한다.
상기 구성에서, 상기 제 2 전압이 상기 제 1 전위 레벨일 경우, 상기 등화수단은 디세이블 상태를 유지하며, 상기 제 2 전압이 상기 제 2 전위 레벨 또는 제 3 전위 레벨일 경우, 상기 등화수단은 인에이블된다.
상기 구성에서, 상기 등화신호 발생부는, 전하 펌핑 회로로 구성되어 상기 제 2 전압을 출력하는 발생한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 3은 본 발명에 따른 등화신호 발생부를 도시한다.
도시한 바와 같이, 본 발명에 따른 등화신호 발생부는, 등화 개시신호(BLEQ_CTRL)를 수신하는 버퍼부(202), 버퍼부(200)의 출력신호와 일측 단자가 연결된 캐패시터(201), 캐패시터(201)의 타측단자와 외부 인가전압(VDD) 사이에 직렬 연결된 PMOS 및 NMOS 형 다이오드(203,204), 캐패시터(202)의 타측단자와 접지 전원(VSS) 사이에 연결된 NMOS 형 다이오드(205)로 구성된다. 여기서 PMOS형 다이오드(203)는 게이트 단자로, 인에이블 신호(EQ_VDD)를 수신하며, NMOS 형 다이오드(205)는 게이트 단자로, 인에이블 신호(EQ_PCG)를 수신한다.
버퍼부(202)는 외부 인가전압(VDD)를 구동전원으로 하는 짝수개의 인버터(INV1,INV2)가 직렬 연결되어 구성된다. 즉, 버퍼부(202)는 하이레벨로 인에이블된 등화 개시신호(BLEQ_CTRL)를 외부 인가전압(VDD) 레벨로 버퍼링하여 캐패시터(201)의 일측 단자에 전달한다. 이 때, 캐패시터(201)의 타측 단자는 PMOS 및 NMOS 형 다이오드(203,204)에 의해, 외부 인가전압(VDD)으로 차징되어 있다. 따라 서, 캐패시터(201)의 일측 단자로, 외부 인가전압(VDD) 레벨의 등화 개시신호(BLEQ_CTRL)가 인가되면, 타측단자의 전위레벨은 캐패시터의 부트 스트랩핑 효과에 의해, 순간적으로 외부 인가전압(VDD) 레벨보다 상승한다. 여기서, 상승되는 전위의 양은 캐패시터(201)의 정전용량과 노드의 캐패시턴스에 의해 결정된다.
도 4를 참조하여, 본 발명에 따른 등화신호 발생부의 동작을 구체적으로 살펴 보기로 한다.
최초, PMOS형 다이오드(203)는 하이레벨의 인에이블 신호(EQ_VDD)에 의해 턴오프 상태를 유지한다. 한편, NMOS 형 다이오드(205)는 하이레벨의 인에이블 신호(EQ_PCG)에 의해 턴온 상태를 유지함에 따라, 캐패시터(201)의 타측 단자, 즉 등화 신호(BLEQ)의 출력노드는 접지 전위(VSS)를 유지하고 있다.
이후, 인에이블 신호(EQ_PCG)가 로우레벨로 전환되고, NMOS형 다이오드(205)는 턴오프 상태로 전환된다. 이어, 로우레벨로 전환된 인에이블 신호(EQ_VDD)에 의해 PMOS형 다이오드(203)가 턴온됨으로써, 캐패시터(201)는 PMOS 및 NMOS 형 다이오드(203,204)에 의해, 외부 인가전압(VDD)으로 차징된다. 즉, 캐패시터(201)의 타측 단자, 즉, 등화 신호(BLEQ)는 외부 인가전압(VDD)의 전위레벨을 갖는다. 이 때, 등화 개시신호(BLEQ_CTRL)가 하이레벨로 인에이블 되면, 버퍼부(202)는, 입력되는 등화 개시신호(BLEQ_CTRL)를 외부 인가전압(VDD) 레벨로 버퍼링하여 캐패시터(201) 일측 단자로 전달한다. 이에 따라, 외부 인가전압(VDD) 레벨의 등화 신호(BLEQ)는 캐패시터(201)의 부트 스트랩핑 효과에 의해 순간적으로 레벨 상승한다.
본 발명에 따른 등화신호 발생부의 출력신호 즉, 등화 신호(BLEQ)는 메모리 장치의 프리차지 동작시, 비트 라인 쌍(BL,BLZ)을 상호 연결하는 등화 트랜지스터의 인에이블 신호로 입력된다. 도 2를 참조하여 이를 살펴보면, 등화신호(BLEQ)는 비트 라인 감지 증폭기 회로 내부에 구비된 각각의 등화 트랜지스터(101,102,103)의 게이트 단자로 입력됨으로써, 비트 라인 쌍(BL,BLZ)을 상호 도통시킨다. 메모리 장치의 프리차지 동작시, 등화 신호(BLEQ)에 의해 상호 도통된 비트 라인 쌍(BL,BLZ)은 프리차지 전압레벨(VBLP)로 프리차지 된다(도 5b 참조).
본 발명에서는 등화신호(BLEQ)가 외부 인가전압(VDD) 보다 높은 전위를 가지고 있으므로, 이를 수신하는 등화 트랜지스터(101,102,103)는 빠른 턴온 채널을 형성한다. 따라서, 등화 트랜지스터(101,102,103)에 의해 상호 도통된 비트 라인 쌍(BL,BLZ)은, 빠르게 프리차지 전압(Vblp)을 충전할 수 있다. 즉, 도 5a 및 도 5b에 도시한 바와 같이, 메모리 장치는 외부 인가전압(VDD) 보다 높은 전위의 등화신호(BLEQ)에 의해 동작함에 따라, 비트 라인 쌍(BIT,/BIT)을 프리차지 레벨(Vblp)로 충전하는 시간(BLEQ time)을 단축할 수 있다. 또한, 본 발명에 따른 등화신호 발생부는, 낮은 외부 인가전압(VDD)을 구동전원으로 사용함에 따라, 전력 소모를 줄일 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 낮은 외부 인가전압보다 순간적으로 레벨 상승한 등화신호를 사용함으로써, 비트 라인 쌍(BL,BLZ)의 프리차지 속도를 향상, 프리차지 타임(tRP)를 감소시키으로써, 디램 동작 특성을 개선할 수 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (3)

  1. 메모리 장치에 있어서,
    비트라인쌍;
    상기 비트라인쌍을 제 1 전압으로 등화시키기 위한 등화수단; 및
    상기 등화수단을 인가되는 제 2 전압을 발생하는 등화신호 발생부;를 구비하며,
    상기 메모리 장치가 프리차지 모드로 진입하기 전에는 상기 제 2 전압은 제 1 전위 레벨을 유지하고,
    상기 메모리 장치가 프리차지 모드로 진입한 후에는 상기 제 2 전압은 순차적으로 제 2 전위 레벨, 제 3 전위 레벨, 제 1 전위 레벨로 변하며,
    상기 제 3 전위레벨은 상기 제 2 전위 레벨보다 높으며, 상기 제 2 전위 레벨은 상기 제 1 전위 레벨보다 높은 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 전압이 상기 제 1 전위 레벨일 경우, 상기 등화수단은 디세이블 상태를 유지하며,
    상기 제 2 전압이 상기 제 2 전위 레벨 또는 제 3 전위 레벨일 경우, 상기 등화수단은 인에이블되는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 등화신호 발생부는, 전하 펌핑 회로로 구성되어 상기 제 2 전압을 출력하는 발생하는 것을 특징으로 하는 메모리 장치.
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