KR100914300B1 - 디램셀 초기화 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

디램셀 초기화 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 제1 파워업 신호에 응답하여 비트라인에 초기전압을 인가하는 초기화부; 제1 비트라인 균등화 신호와 상기 제1 파워업 신호를 입력받아 상기 비트라인을 프리차지하기 위한 제2 비트라인 균등화 신호를 생성하는 비트라인 균등화 신호 생성부; 및 제1 테스트 모드 신호와 상기 제1 파워업 신호를 입력받아 워드라인을 구동하기 위한 제2 테스트 모드 신호를 생성하는 테스트모드 신호 생성부를 포함하는 디램셀 초기화 회로를 제공한다.
스토리지 노드, 파워업 신호

Description

디램셀 초기화 회로 및 이를 이용한 반도체 메모리 장치{DRAM CELL INITIALIZATION CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 파워업 구간에서 스토리지 노드를 초기화함으로써, 플로팅된 스토리지 노드에 의해 발생되는 페일 현상을 방지할 수 있도록 한 디램셀 초기화 회로에 관한 것이다.
도 1은 종래기술에 따른 반도체 메모리 장치의 디램 셀 부분의 회로도이다.
도시된 바와 같이, 종래기술에 따른 반도체 메모리 장치의 디램 셀 부분은 셀트랜지스터인 NMOS 트랜지스터(N3)와 커패시터(C1)로 구성된 메모리 셀과 비트라인 균등화 신호(BLEQ)에 응답하여 턴온되어 비트라인(BL)과 상보비트라인(BLB)에 비트라인 프리차지 전압(VBLP)을 공급하는 프리차지 소자인 NMOS 트랜지스터(N1, N2)로 구성된다. 커패시터(C1)는 스토리지 노드(SN)과 셀플레이트 전압(VCP) 사이에 연결된다.
스토리지 노드(SN)는 반도체 메모리 장치에 파워(POWER)가 인가되기 전에는 플로팅(floating) 상태이다. 이때, 스토리지 노드(SN)는 주변 노드와 마찬가지로 0(V)로 생각할 수 있다.
이와 같은 상태에서 반도체 메모리 장치에 파워(power)가 인가되면 내부전압 생성회로(미도시)에 의해 셀플레이트 전압(VCP) 및 비트라인 프리차지 전압(VBLP)은 코어전압(VCORE)의 절반 레벨로 구동된다. 이와 같이 셀플레이트 전압(VCP)이 구동되면 커패시터(C1)의 상호작용에 의해 스토리지 노드(SN)는 코어전압(VCORE)의 절반 레벨보다 약간 낮은 레벨로 구동되는 데, 이와 같은 상태는 파워가 인가된 후 액티브(active) 명령이 입력되기 전까지의 특별한 상태이다.
이후, 액티브 명령에 의해 서브워드라인 신호(SubWL)가 하이레벨로 인에이블되면 NMOS 트랜지스터(N3)가 턴온되고, 스토리지 노드(SN)의 신호는 비트라인(BL)에 실려 비트라인 센스앰프(미도시)에 의해 센싱된다. 이때, 스토리지 노드(SN)는 '0' 데이터로 인식될 가능성이 높으므로 스토리지 노드(SN)의 레벨은 낮아지며 커패시터(C1)의 상호작용에 의해 셀플레이트 전압(VCP)의 레벨 또한 낮아진다.
반도체 메모리 장치에 파워가 인가된 후 첫번째 액티브 명령이 입력되면 셀플레이트 전압(VCP)의 레벨이 낮아지고, 내부전압 생성회로(미도시)은 셀플레이트 전압(VCP)의 레벨을 코어전압(VCORE)의 절반 레벨로 상승시킨다. 셀플레이트 전압(VCP)의 레벨이 상승하면 커패시터(C1)의 상호작용에 의해 스토리지 노드(SN)의 레벨 또한 상승하므로 스토리지 노드(SN)에 저장되는 '0' 데이터의 센싱 마진을 감소시킨다. 이와 같이, '0' 데이터의 센싱 마진이 감소되면 메모리 셀에 저장된 데이터가 잘못 읽히는 페일(fail) 현상이 발생한다. 결국, 이와 같은 페일(fail) 현상은 반도체 메모리 장치에 파워가 인가될 때 플로팅 상태에 있는 스토리지 노드(SN)의 상태에 기인한다.
따라서, 본 발명은 파워업 구간에서 스토리지 노드를 초기화함으로써, 플로팅된 스토리지 노드에 의해 발생되는 페일 현상을 방지할 수 있도록 한 디램셀 초기화 회로를 개시한다.
이를 위해 본 발명은 제1 파워업 신호에 응답하여 비트라인에 초기전압을 인가하는 초기화부; 제1 비트라인 균등화 신호와 상기 제1 파워업 신호를 입력받아 상기 비트라인을 프리차지하기 위한 제2 비트라인 균등화 신호를 생성하는 비트라인 균등화 신호 생성부; 및 제1 테스트 모드 신호와 상기 제1 파워업 신호를 입력받아 워드라인을 구동하기 위한 제2 테스트 모드 신호를 생성하는 테스트모드 신호 생성부를 포함하는 디램셀 초기화 회로를 제공한다.
본 발명에서, 상기 제1 파워업 신호는 반도체 메모리 장치를 초기화하기 위 한 제2 파워업 신호보다 높은 레벨로 설정되는 것이 바람직하다.
본 발명에서, 상기 초기화부는 상기 초기전압과 비트라인 사이에 연결되어 상기 제1 파워업 신호에 응답하여 턴온되는 제1 스위치; 및 상기 초기전압과 상보 비트라인 사이에 연결되어 상기 제1 파워업 신호에 응답하여 턴온되는 제2 스위치를 포함한다.
본 발명에서, 상기 제1 및 제2 스위치는 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 초기전압은 접지전압 레벨인 것이 바람직하다.
본 발명에서, 상기 비트라인 균등화 신호 생성부는 제1 비트라인 균등화 신호를 버퍼링한 신호와 상기 제1 파워업 신호를 입력받아 논리연산을 수행하는 논리소자를 포함한다.
본 발명에서, 상기 논리소자는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 테스트모드 신호 생성부는 제1 테스트 모드 신호와 상기 제1 파워업 신호를 입력받아 논리연산을 수행하는 논리소자를 포함한다.
본 발명에서, 상기 논리소자는 논리합 연산을 수행하는 것이 바람직하다.
또한, 본 발명은 제1 파워업 신호에 응답하여 비트라인에 초기전압을 인가하고, 상기 제1 파워업 신호에 응답하여 제1 비트라인 균등화 신호를 생성하는 비트라인 균등화부; 제1 테스트 모드 신호와 상기 제1 파워업 신호를 입력받아 모든 서브워드라인을 구동하기 위한 서브워드라인 신호를 생성하는 서브워드라인 신호 생 성부; 및 상기 서브워드라인 신호를 입력받아 구동되는 메모리셀을 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 디램 셀 초기화 회로를 포함하는 반도체 메모리 장치의 구성을 도시한 도면이다.
도시된 바와 같이, 본 실시예에 따른 디램 셀 초기화 회로를 포함하는 반도체 메모리 장치는 비트라인 균등화부(10), 서브워드라인 신호 생성부(12) 및 메모리셀(14)로 구성된다. 메모리셀(14)은 셀트렌지스터인 NMOS 트랜지스터(N14)와 스토리지 노드(SN)와 셀플레이트 전압(VCP) 사이에 연결된 셀커패시터(C10)로 구성된 메모리셀(14)로 구성된다.
비트라인 균등화부(10)는 초기화부(100), 비트라인 균등화 신호 생성부(110) 및 프리차지 소자인 NMOS 트랜지스터(N10, N11)로 구성된다. 초기화부(100)는 접지전압(VSS)과 비트라인(BL) 사이에 연결되어 제2 파워업 신호(PWR2)에 응답하여 턴온되는 NMOS 트랜지스터(12) 및 접지전압(VSS)과 상보 비트라인(BLB) 사이에 연결되어 제2 파워업 신호(PWR2)에 응답하여 턴온되는 NMOS 트랜지스터(13)로 구성된다. 여기서, 제2 파워업 신호(PWR2)는 종래의 반도체 메모리 장치의 초기화를 위해 사용되던 제1 파워업 신호(PWR1) 보다 높은 레벨로 설정된다. 즉, 도 3에 도시된 바와 같이 제2 파워업 신호(PWR2)는 제1 파워업 신호(PWR1) 보다 높은 레벨에서 로우레벨로 천이되는 신호이다.
도 4를 참고하면 비트라인 균등화 신호 생성부(110)는 제1 비트라인 균등화 신호(BLEQ)를 반전시키는 인버터(IV10) 및 인버터(IV10)의 출력신호와 제2 파워업 신호(PWR2)를 입력받아 부정논리합 연산을 수행하여 제2 비트라인 균등화 신호(BLEQN)를 생성하는 노어게이트(NR10)로 구성된다. 비트라인 균등화 신호 생성부(110)는 제2 파워업 신호(PWR2)가 하이레벨인 구간, 즉 파워업 구간에서는 로우레벨의 제2 비트라인 균등화 신호(BLEQN)를 생성한다.
서브워드라인 신호 생성부(12)는 테스트모드 신호 생성부(120) 및 서브워드라인 구동부(122)로 구성된다.
도 5를 참고하면 테스트모드 신호 생성부(120)는 제1 테스트 모드 신호(TM_AWL)와 제2 파워업 신호(PWR2)를 입력받아 논리합 연산을 수행하여 제2 테스트 모드 신호(TM_AWLN)를 생성하는 노어게이트(NR12)와 인버터(IV12)로 구성된다. 여기서, 제1 테스트 모드 신호(TM_AWL)는 종래기술에서 사용되는 신호로 반도체 메모리 장치에 포함된 모든 서브워드라인을 인에이블시키기 위해 하이레벨로 천이하는 신호이다. 본 실시예의 테스트모드 신호 생성부(120)에서 생성되는 제2 테스트 모드 신호(TM_AWLN)는 제1 테스트 모드 신호(TM_AWL)가 하이레벨이거나 제2 파워업 신호(PWR2)가 하이레벨인 구간, 즉 파워업 구간에서 하이레벨로 인에이블된다.
NMOS 트랜지스터(N10, N11)는 비트라인(BL) 및 상보 비트라인(BLB) 사이에 연결되어 제2 비트라인 균등화 신호(BLEQN)에 응답하여 턴온되어 비트라인 프리차지 전압(VBLP)을 공급한다.
서브워드라인 구동부(122)는 제2 테스트 모드 신호(TM_AWLN)에 응답하여 구동되는 서브워드라인 신호(SubWL)를 생성한다. 즉, 제1 테스트 모드 신호(TM_AWL)가 하이레벨이거나 제2 파워업 신호(PWR2)가 하이레벨인 구간에서 반도체 메모리 장치에 포함된 모든 서브워드라인 신호(SubWL)를 하이레벨로 구동한다. 서브워드라인 구동부(122)는 종래기술에서와 동일한 구성으로 구현할 수 있다.
이와 같이 구성된 디램 셀 초기화 회로의 동작을 도2 내지 도5를 참고하여 설명하면 다음과 같다.
파워가 인가된 후 전원전압(VDD)의 레벨이 기설정된 레벨에 도달하기 전 제1 파워업 신호(PWR1) 및 제2 파워업 신호(PWR2)는 전원전압(VDD) 레벨에 따라 상승한다. 이와 같이, 제1 파워업 신호(PWR1) 및 제2 파워업 신호(PWR2)는 전원전압(VDD) 레벨에 따라 상승하는 구간을 파워업 구간이라 한다. 파워업 구간에서는 제1 파워업 신호(PWR1) 및 제2 파워업 신호(PWR2)는 반도체 메모리 장치를 초기화시키는데, 제1 파워업 신호(PWR1)는 본 실시예의 디램 셀 초기화 회로 외의 회로를 초기화하는데 사용되고, 보다 높은 레벨까지 상승하는 제2 파워업 신호(PWR2)는 본 실시예의 디램 셀 초기화 회로에 사용된다.
즉, 파워업 구간에서 제2 파워업 신호(PWR2)에 의해 초기화부(100)에 포함된 NMOS 트랜지스터(N12, N13)가 턴온되어 비트라인(BL) 및 상보 비트라인(BLB)에 접 지전압(VSS)을 공급한다. 이때, NMOS 트랜지스터(N12, N13)는 제1 파워업 신호(PWR1)보다 높은 레벨의 제2 파워업 신호(PWR2)에 의해 턴온되어 제1 파워업 신호(PWR1)를 사용하는 경우에 비해 접지전압(VSS)을 공급하는 구동력은 강해진다.
이때, 비트라인 균등화 신호 생성부(110) 에서 생성되는 제2 비트라인 균등화 신호(BLEQN)는 하이레벨의 제2 파워업 신호(PWR2)에 의해 로우레벨로 천이되므로 NMOS 트랜지스터(N10, N11)가 턴오프되고, 이에 따라 비트라인(BL) 및 상보 비트라인(BLB)에 비트라인 프리차지 전압(VBLP)이 공급되는 것이 차단된다.
또한, 파워업 구간에서 테스트모드 신호 생성부(120)는 하이레벨의 제2 파워업 신호(PWR2)에 의해 제1 테스트 모드 신호(TM_AWL)의 인가 여부에 관계없이 하이레벨로 인에이블된 제2 테스트 모드 신호(TM_AWLN)를 생성한다. 따라서, 하이레벨의 제2 테스트 모드 신호(TM_AWLN)를 인가받은 서브워드라인 구동부(122)는 반도체 메모리 장치 내부의 모든 서브워드라인 신호를 하이레벨로 구동한다.
서브워드라인 신호(SubWL)가 하이레벨로 구동되면 모든 메모리 셀에 포함된 셀 트랜지스터, 예를 들어 도 2에 도시된 메모리 셀의 NMOS 트랜지스터(N14)가 턴온되고, 턴온된 NMOS 트랜지스터(N14)를 통해 비트라인(BL)의 접지전압(VSS)이 스토리지 노드(SN)에 공급된다.
이후, 전원전압(VDD)의 레벨이 기설정된 레벨에 도달하여 제2 파워업 신호(PWR2)가 로우레벨로 천이하면, 즉 파워업 구간이 종료되면 초기화부(100)에 포함된 NMOS 트랜지스터(N12, N13)는 턴오프되고, 비트라인 균등화 신호 생성부(110) 는 하이레벨로 인에이블된 제1 비트라인 균등화 신호(BLEQ)를 버퍼링하여 하이레벨 로 인에이블된 제2 비트라인 균등화 신호(BLEQN)를 생성한다. 따라서, 비트라인(BL) 및 상보 비트라인(BLB)은 비트라인 프리차지 전압(VBLP)으로 프리차지 된다.
또한, 로우레벨로 천이한 제2 파워업 신호(PWR2)에 의해 테스트모드 신호 생성부(120)는 제1 테스트 모드 신호(TM_AWL)가 하이레벨로 인가되기 전까지는 로우레벨의 제2 테스트 모드 신호(TM_AWLN)를 생성하므로, 서브워드라인 신호(SubWL)의 구동은 중단되고, 서브워드라인 신호(SubWL)는 로우레벨로 천이한다. 따라서, NMOS 트랜지스터(N14)는 턴오프된다.
이와 같이, 본 실시예의 디램 셀 초기화 회로는 종래 기술에서 반도체 메모리 장치의 초기화에 사용되는 제1 파워업 신호(PWR1)보다 높은 레벨로 설정되는 제2 파워업 신호(PWR2)를 사용하여 파워업 구간에서 스토리지 노드(SN)를 접지전압(VSS)으로 초기화시킨다.
이에 따라, 첫번째 액티브 명령이 입력될 때 플로팅(floating) 상태에 있는 스토리지 노드(SN)에 기인하여 발생되는 페일(fail) 현상을 방지할 수 있다. 즉, 파워가 인가된 후 커패시터(C1)의 상호작용에 의해 스토리지 노드(SN)의 레벨이 상승하여 스토리지 노드(SN)에 저장되는 '0' 데이터의 센싱 마진을 감소되는 것을 방지할 수 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 디램 셀 부분의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 디램 셀 초기화 회로를 포함하는 반도체 메모리 장치의 구성을 도시한 도면이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 비트라인 균등화 신호 생성부의 회로도이다.
도 4는 도 3에 도시된 비트라인 균등화 신호 생성부에서 사용되는 파워업신호의 파형을 도시한 도면이다.
도 5는 도 2에 도시된 반도체 메모리 장치에 포함된 테스트모드 신호 생성부의 구성를 도시한 도면이다.

Claims (18)

  1. 제1 파워업 신호에 응답하여 비트라인에 초기전압을 인가하는 초기화부;
    제1 비트라인 균등화 신호와 상기 제1 파워업 신호를 입력받아 상기 비트라인을 프리차지하기 위한 제2 비트라인 균등화 신호를 생성하는 비트라인 균등화 신호 생성부; 및
    제1 테스트 모드 신호와 상기 제1 파워업 신호를 입력받아 워드라인을 구동하기 위한 제2 테스트 모드 신호를 생성하는 테스트모드 신호 생성부를 포함하는 디램셀 초기화 회로.
  2. 제 1 항에 있어서, 상기 제1 파워업 신호는 반도체 메모리 장치를 초기화하기 위한 제2 파워업 신호보다 높은 레벨로 설정되는 디램셀 초기화 회로.
  3. 제 1 항에 있어서, 상기 초기화부는
    상기 초기전압의 공급단자와 비트라인 사이에 연결되어 상기 제1 파워업 신호에 응답하여 턴온되는 제1 스위치; 및
    상기 초기전압의 공급단자와 상보 비트라인 사이에 연결되어 상기 제1 파워업 신호에 응답하여 턴온되는 제2 스위치를 포함하는 디램셀 초기화 회로.
  4. 제 3 항에 있어서, 상기 제1 및 제2 스위치는 NMOS 트랜지스터인 디램셀 초기화 회로.
  5. 제 1 항에 있어서, 상기 초기전압은 접지전압 레벨인 디램셀 초기화 회로.
  6. 제 1 항에 있어서, 상기 비트라인 균등화 신호 생성부는 제1 비트라인 균등화 신호를 버퍼링한 신호와 상기 제1 파워업 신호를 입력받아 논리연산을 수행하는 논리소자를 포함하는 디램셀 초기화 회로.
  7. 제 6 항에 있어서, 상기 논리소자는 부정논리합 연산을 수행하는 디램셀 초기화 회로.
  8. 제 1 항에 있어서, 상기 테스트모드 신호 생성부는 제1 테스트 모드 신호와 상기 제1 파워업 신호를 입력받아 논리연산을 수행하는 논리소자를 포함하는 디램 셀 초기화 회로.
  9. 제 8 항에 있어서, 상기 논리소자는 논리합 연산을 수행하는 디램셀 초기화 회로.
  10. 제1 파워업 신호에 응답하여 비트라인에 초기전압을 인가하고, 상기 제1 파워업 신호에 응답하여 제1 비트라인 균등화 신호를 생성하는 비트라인 균등화부;
    제1 테스트 모드 신호와 상기 제1 파워업 신호를 입력받아 모든 서브워드라인을 구동하기 위한 서브워드라인 신호를 생성하는 서브워드라인 신호 생성부; 및
    상기 서브워드라인 신호를 입력받아 구동되는 메모리셀을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 비트라인 균등화부는
    상기 제1 파워업 신호에 응답하여 상기 비트라인에 상기 초기전압을 인가하는 초기화부;
    제2 비트라인 균등화 신호와 상기 제1 파워업 신호를 입력받아 상기 제1 비트라인 균등화 신호를 생성하는 비트라인 균등화 신호 생성부를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 제1 파워업 신호는 반도체 메모리 장치를 초기화하기 위한 제2 파워업 신호보다 높은 레벨로 설정되는 반도체 메모리 장치.
  13. 제 11 항에 있어서, 상기 초기화부는
    상기 초기전압의 공급단자와 비트라인 사이에 연결되어 상기 제1 파워업 신호에 응답하여 턴온되는 제1 스위치; 및
    상기 초기전압의 공급단자와 상보 비트라인 사이에 연결되어 상기 제1 파워업 신호에 응답하여 턴온되는 제2 스위치를 포함하는 반도체 메모리 장치.
  14. 제 11 항에 있어서, 상기 비트라인 균등화 신호 생성부는 상기 제2 비트라인 균등화 신호를 버퍼링한 신호와 상기 제1 파워업 신호를 입력받아 논리연산을 수행하는 논리소자를 포함하는 반도체 메모리 장치.
  15. 제 11 항에 있어서, 상기 비트라인 균등화부는
    상기 제1 비트라인 균등화 신호에 응답하여 턴온되어 상기 비트라인 및 상보비트라인에 비트라인 프리차지 전압을 공급하는 제1 및 제2 스위치를 더 포함하는 반도체 메모리 장치.
  16. 제 10 항에 있어서, 상기 초기전압은 접지전압 레벨인 반도체 메모리 장치.
  17. 제 10 항에 있어서, 상기 서브워드라인 신호 생성부는
    제1 테스트 모드 신호와 상기 제1 파워업 신호를 입력받아 제2 테스트 모드 신호를 생성하는 테스트모드 신호 생성부; 및
    상기 제2 테스트 모드 신호를 입력받아 상기 서브워드라인 신호를 구동하는 서브워드라인 구동부를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 테스트모드 신호 생성부는 상기 제1 파워업 신호에 응답하여 인에이블되는 상기 제2 테스트 모드 신호를 생성하는 반도체 메모리 장치.
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