KR0164392B1 - 반도체 메모리장치의 비트라인 등화제어회로 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
다이내믹 랜덤 억세스 메모리장치.
2. 발명이 해결하려고 하는 기술적 과제
다이내믹 랜덤 억세스 메모리장치에서 등화제어신호를 두 레벨의 전압으로 발생시켜 등화 속도를 개선하여 사이클 시간을 줄임.
3. 발명의 해결 방법의 요지
비트라인에 연결되며 등화제어신호에 의해 상기 비트라인을 프리차지 및 등화하는 수단을 구비하는 반도체 메모리장치의 등화제어회로가, 등화제어신호를 발생하는 수단과, 제1전압과 상기 등화제어신호 발생수단에 연결되며, 프리차지주기의 전반부에 발생되는 제1신호에 의해 스위칭되어 상기 제1전압을 공급하는 수단과, 제2전압과 상기 등화제어신호 발생수단에 연결되며, 상기 프리차지주기의 후반부에 발생되는 제2신호에 의해 스위칭되어 상기 제2전압을 공급하는 수단으로 구성되어, 상기 등화제어신호가 프리차지 주기의 전반부에 제1전압으로 발생되고 후반부에서 제2전압으로 발생된다.
4. 발명의 중요한 용도
다이내믹 랜덤 억세스 메모리장치에서 등화제어신호를 두 레벨의 전압으로 발생하므로서, 프리차지시 빠르게 비트라인을 프리차지 및 등화시켜 메모리셀의 정보 억세스를 안정하게 수행함.
Description
제1도는 반도체 메모리장치의 비트라인 구조를 도시하는 도면.
제2도는 제1도에서 종래의 등화제어신호를 발생하는 회로의 구성을 도시하는 도면.
제3도는 제1도 및 제2도 각부의 동작 특성을 도시하는 도면.
제4도는 본 발명에 따라 등화제어신호를 발생하는 제1실시예의 구성을 도시하는 도면.
제5도는 본 발명에 따라 등화제어신호를 발생하는 제2실시예의 구성을 도시하는 도면.
제6도는 본 발명에 따른 등화제어신호를 사용하는 반도체 메모리장치의 동작특성을 도시하는 도면.
본 발명은 반도체 메모리장치의 등화제어회로에 관한 것으로, 특히 저전압을 사용하는 다이내믹 랜덤 억세스 메모리장치의 등화제어회로에 관한 것이다.
일반적으로 다이내믹 랜덤 억세스 메모리장치(Dynamic Random Access Memory:이하 디램이라 칭함)의 집적도가 증대될수록 전원전압(supply voltage)은 낮아지고 있으나, 트랜지스터의 드레시홀드 전압(threshold voltage)은 낮아지지 않고 있다. 이런 경우 디램의 동작에서 전원전압이 낮아지면 트랜지스터의 Vds와 Vgs가 낮아진다. 상대적으로 트랜지스터의 Vgs는 낮아지고 드레시홀드전압은 낮아지지 않으므로서 트랜지스터의 Idsat가 작아지게 되어 동작이 불안정해진다. 즉, 반도체 메모리장치의 비트라인 구조에서 등화트랜지스터의 게이트 전압은 전원전압이나 내부에서 전원전압강하회로(internal VCC generator)에 의해서 생성된 전압을 사용하여 등화한다. 그러나 위와 같은 등화방법은 전원전압이 낮아지게 되면 등화트랜지스터의 동작조건은 Vgs가 드레시홀드 전압 부근에서 동작하게 되므로 비트라인의 등화 능력이 나빠지며, 이로인해 스피드가 저하(speed degradation)된다.
제1도는 다이내믹 랜덤 억세스 메모리장치에서 비트라인 구조를 도시하는 도면으로, 비트라인의 센싱과 등화 동작을 도시하고 있다. 먼저 프리차지 및 등화수단은 엔모오스트랜지스터 111-113으로 구성된다. 상기 엔모오스트랜지스터 111은 비트라인 BL과 프리차지전압 VBL 사이에 연결되고, 엔모오스트랜지스터 112는 프리차지전압 VBL과 비트라인 BLB 사이에 연결되며, 엔모오스트랜지스터 113은 비트라인쌍 사이에 연결된다. 그리고 상기 엔모오스트랜지스터 111-113의 게이트전극은 등화제어신호 PEQ에 공통으로 접속된다. 상기 등화제어신호 PEQ 발생시 상기 엔모오스트랜지스터 111 및 112는 상기 비트라인쌍을 프리차지전압 VBL로 프리차지하며, 엔모오스트랜지스터 113은 상기 비트라인쌍을 동일한 전압으로 프리차지되도록 등화시킨다.
엔센스앰프수단은 엔모오스트랜지스터 121-123으로 구성된다. 상기 엔모오스트랜지스터 121은 비트라인 BL과 노드 LA에 연결되고 게이트전극이 비트라인 BLB에 연결되며, 엔모오스트랜지스터 122는 노드 LA와 비트라인 BLB사이에 연결되고 게이트전극이 비트라인 BL에 연결된다. 그리고 엔모오스트랜지스터 123은 노드 LA와 접지단 사이에 연결되고 게이트전극이 LANG 신호에 연결된다. 엔센스앰프수단은 상기 LANG 신호가 발생될 시 엔모오스트랜지스터 123이 온되며, 엔모오스트랜지스터 121 및 122에 의해 상기 비트라인쌍에 발생되는 전압차를 감지 및 증폭하여 낮은 전압의 비트라인을 접지전압으로 변환한다.
피센스앰프수단은 피모오스트랜지스터 131-133으로 구성된다. 상기 피모오스 131은 비트라인 BL과 노드 LB에 연결되고 게이트전극이 비트라인 BLB에 연결되며, 피모오스트랜지스터 132는 노드 LB와 비트라인 BLB 사이에 연결되고 게이트전극이 비트라인 BL에 연결된다. 그리고 피모오스트랜지스터 133은 노드 LB와 접지단 사이에 연결되고 게이트전극이 LAPG 신호에 연결된다. 피센스앰프수단은 상기 LAPG 신호가 발생될 시 피모오스트랜지스터 133이 온되며, 피모오스트랜지스터 131 및 132에 의해 상기 비트라인쌍에 발생되는 전압차를 감지 및 증폭하여 높은 전압의 비트라인을 전원전압으로 변환한다.
메모리셀은 엔모오스트랜지스터 141과 캐패시터 142로 구성된다. 상기 엔모오스트랜지스터 141은 비트라인 BL에 연결되고 게이트전극이 워드라인에 연결된다. 캐패시터 142는 상기 엔모오스트랜지스터 141과 기판전압 Vp사이에 연결된다. 상기 메모리셀은 상기 워드라인구동신호가 인가될 시 상기 엔모오스트랜지스터 141이 턴온되며, 상기 캐패시터 142에 저장된 정보가 상기 비트라인 BL에 출력되어 차지셰어링(charge sharing)된다.
상기와 같은 다이내믹 랜덤 억세스 메모리장치의 동작을 살펴보면, 동작모드(active mode)시 로우 어드레스 스트로브신호(row address strobe:RASB 클럭)가 로우논리로 활성화되면, 로우 어드레스 신호(row address signal:RAI)가 하이논리가 되어 센스앰프를 동작시키게 된다. 그리고 상기 RASB가 하이논리가 되면, 대기모드(standby mode)가 프리차지 동작을 수행하게 된다. 제2도는 등화제어신호 PEQ를 발생하는 종래의 회로 구성을 도시하는 도면으로, 인버터 211-213으로 구성되어 입력되는 RAI 신호를 반전 지연하여 등화제어신호 PEQ로 출력한다. 따라서 동작모드시 상기 RAI신호가 하이논리로 출력되면 등화제어신호 PEQ는 로우논리로 출력된다. 그러면 엔모오스트랜지스터 111-113이 오프되므로 비트라인쌍의 프리차지 및 등화 동작이 비활성화된다. 그리고 대기모드시 상기 RAI신호가 로우논리로 발생되면, 상기 등화제어신호 PEQ는 하이 논리신호로 출력된다. 상기 등화제어신호 PEQ가 하이논리로 출력되면, 상기 엔모오스트랜지스터 111-113이 턴온되어 비트라인쌍을 프리차지전압 VBL로 프리차지 및 등화시킨다. 상기 프리차지전압 VBL은 VCC/2(half VCC)이다.
제3도는 상기 제1도와 같은 구성을 갖는 비트라인 구조와 제2도와 같이 등화제어신호 PEQ를 발생하는 종래의 회로의 각부 동작 특성을 도시하는 파형도이다. 먼저 311과 상기 RASB 신호가 로우논리로 발생되는 동작모드에서 로우 어드레스를 받아 특정 비트라인을 선택하기 위한 RAI 신호가 하이 논리로 활성화된다. 그러면 제2도에 의해 312와 로우 논리의 등화제어신호 PEQ가 발생되므로, 엔모오스트랜지스터 111-113이 오프되어 비트라인의 프리차지 및 등화 동작이 중단된다. 또한 313과 같이 선택된 로우어드레스인 워드라인 WL에 연결되는 메모리셀인 엔모오스트랜지스터 141이 턴온된다. 상기 워드라인 구동신호가 하이 논리로 발생되면, 상기 캐패시터 142에 저장된 정보가 엔모오스트랜지스터 141을 통해 비트라인 BL에 인가되어 차지셰어링된다. 따라서 317과 같이 비트라인쌍은 상기 메모리셀의 정보가 차지셰어링되어 따라서 비트라인 BL에는 전압차 dV가 발생된다.
상기와 같이 비트라인쌍에 dV의 전압차가 발생되면, 315와 같이 LANG 신호를 하이논리로 출력하고 316과 같이 LAPG 신호를 로우 논리신호로 출력한다. 따라서 상기 엔센스앰프에서 트랜지스터 121-122의 Vgs가 dV만큼 다르고, 피센스앰프에서 트랜지스터 131-132의 Vgs가 dV만큼 다르므로, 피센스앰프 및 엔센스앰프가 구동되어 비트라인쌍의 전압차를 디벨로프한다.
상기 LANG 신호가 315와 같이 하이논리로 출력되면 엔모오스트랜지스터 123이 턴온되며, 따라서 노드 LA를 접지전압으로 천이시켜 엔센스앰프를 구동한다. 그러면 상기 엔모오스트랜지스터 121-122는 더 높은 전압을 갖는 비트라인에 게이트전극이 연결된 엔모오스트랜지스터가 턴온되므로서, 낮은 전압을 갖는 비트라인을 노드 LA에 연결된다. 따라서 상기 엔센스앰프는 차지셰어링된 비트라인쌍 중 낮은 전압의 비트라인 전위를 접지전압으로 천이시킨다.
상기 LAPG 신호가 316과 같이 로우논리로 출력되면 피모오스트랜지스터 133이 턴온되며, 따라서 노드 LB를 전원전압으로 천이시켜 피센스앰프를 구동한다. 그러면 상기 피모오스트랜지스터 131-132는 더 낮은 전압을 갖는 비트라인에 게이트전극이 연결된 피모오스트랜지스터가 턴온되므로서, 높은 전압을 갖는 비트라인을 노드 LB에 연결된다. 따라서 상기 피센스앰프는 차지셰어링된 비트라인쌍 중 높은 전압의 비트라인 전위를 전원전압으로 천이시킨다.
예를들어 상기 메모리셀에 저장된 정보가 1의 정보라고 가정한다. 그러면 엔센스앰프에서 엔모오스트랜지스터 122의 Vgs가 엔모오스트랜지스터 121의 Vgs 보다 dV 만큼 더 크므로, 엔모오스트랜지스터 122가 더 많이 턴온되어 비트라인 BLB를 접지전압으로 방전한다. 또한 엔센스앰프에서 피모오스트랜지스터 131의 Vgs가 피모오스트랜지스터 132의 Vgs보다 dV 만큼 더 크므로, 피모오스트랜지스터 131이 더 턴온되어 비트라인 BL을 전원전압으로 충전시킨다. 그리고 상기 비트라인 BL에 연결된 메모리셀은 상기 전원전압에 의해 충전되어 정보를 저장한다(restore). 이때 워드라인의 전압레벨은 엔모오스트랜지스터 141의 드레시홀드전압 강하(Vt drop)를 막기 위하여 전원전압 보다 높은 승압전압 Vpp를 공급한다. 이때 상기 승압전압 Vpp는 Vcc+Vt가 된다.
상기와 같이 데이타의 재저장이 종료되면, 상기 RASB 신호가 311과 같이 하이논리로 천이되어 프리차지동작을 수행한다. 상기 프리차지모드에서는 314와 같이 워드라인이 로우논리로 비활성화되고 315 및 316과 같이 엔센스앰프 및 피센스앰프를 비활성화시킨 후 비트라인쌍을 등화 및 프리차지 동작을 수행한다.
상기 프리차지모드의 동작을 살펴본다. 먼저 311과 같이 상기 RASB가 하이논리로 발생되면, 워드라인이 314와 같이 로우논리로 해제되어 메모리셀의 동작을 중단시킨다. 그리고 315와 같이 LANG 신호를 로우 논리로 비활성화시켜 엔센스앰프의 동작을 해제하는 동시에 316과 LAPG 신호를 하이 논리로 비활성화시켜 피센스앰프의 동작을 해제한다. 상기 센스앰프들을 비활성화시킨 후, 비트라인쌍을 등화시킨다. 상기 비트라인쌍의 등화는 상기 RAI 신호가 로우논리로 천이되면, 제2도에 의해 등화제어신호 PEQ가 313과 같이 하이논리로 출력되어 엔모오스트랜지스터 111-113이 온된다. 그러면 엔모오스트랜지스터 111에 의해 비트라인 BL이 프리차지되며 엔모오스트랜지스터 112에 의해 비트라인 BLB가 프리차지되고, 엔모오스트랜지스터 113에 의해 비트라인쌍이 동일한 프리차지전압 VBL로 등화된다. 상기와 프리차지모드에서는 상기 비트라인쌍을 프리차지 및 등화시켜 다음의 동작모드에 대기한다.
그러나 상기와 같은 프리차지모드에서 등화되는 속도가 너무 느려지면 다음의 동작모드 시작이 늦어져 결과적으로 센싱속도가 저하되는 문제점이 발생된다. 왜냐하면 비트라인쌍이 충분하게 등화되지 않은 상태에서 다음 동작모드가 수행되어 워드라인이 인에이블되면, 등화되지 않은 비트라인쌍에 차지셰어링이 되어 상기 dV를 작게할 수 있다. 이런경우 상기 센스앰프들이 오동작하여 엉뚱한 데이타를 발생할 수 있다.
상기 등화제어신호 PEQ를 발생하는 제2도와 같은 종래의 구성은 등화제어신호 PEQ의 전압레벨을 전원전압으로 출력한다. 이때 상기 전원전압이 낮아지게 되면, 비트라인쌍의 등화속도가 늦어지게 된다. 즉, 제3도의 317에 도시된 바와 같이 비트라인쌍의 등화가 거의 이루어지는 시점에서 비트라인쌍의 전압레벨은 거의 VBL 레벨(VCC/2)이 되고 등화제어신호 PEQ레벨은 전원전압 레벨이므로, 프리차지 및 등화 동작을 수행하는 엔모오스트랜지스터 111-113의 Vgs가 낮아지게 된다. 이때 상기 전원전압 레벨이 낮아지게 되면 상기 엔모오스트랜지스터 111-113의 드레시홀드전압 부근이거나 또는 그보다 더 낮아지게되면 엔모오스트랜지스터 111-113의 구동이 약해져서 비트라인쌍의 등화 속도가 느려지게 된다. 이런 경우 대기모드에서 프리차지 시간이 커져 사이클 시간(cycle time)이 느려지게 된다.
따라서 본 발명의 목적은 다이내믹 랜덤 억세스 메모리장치에서 프리차지모드시 비트라인의 프리차지 및 등화를 빠르게 수행할 수 있는 회로를 제공함에 있다.
본 발명의 다른 목적은 다이내믹 랜덤 억세스 메모리장치에서 등화제어신호의 전압 레벨을 높게 하여 등화속도를 개선하므로 사이클 시간을 줄일 수 있는 회로를 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 비트라인에 연결되며 등화제어신호에 의해 상기 비트라인을 프리차지 및 등화하는 수단을 구비하는 반도체 메모리장치의 비트라인 등화제어회로가, 등화제어신호를 발생하는 수단과, 제1전압과 상기 등화제어신호 발생수단에 연결되며, 프리차지주기의 전반부에 발생되는 제1신호에 의해 스위칭되어 상기 제1전압을 공급하는 수단과, 제2전압과 상기 등화제어신호 발생수단에 연결되며, 상기 프리차지주기의 후반부에 발생되는 제2신호에 의해 스위칭되어 상기 제2전압을 공급하는 수단으로 구성되어, 상기 등화제어신호가 프리차지 주기의 전반부에 제1전압으로 발생되고 후반부에서 제2전압으로 발생되는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
본 발명에 따른 다이내믹 랜덤 억세스 메모리장치의 비트라인 구조는 제1도와 동일한 구조를 가지며, 참조부호도 동일하다.
제4도는 본 발명에 따른 등화제어신호발생회로의 제1실시예 구성도로서, 신호발생수단은 RAI 신호를 반전하는 인버터 411과, 상기 인버터 411의 출력과 마스터클럭 PR을 입력하여 부논리곱하는 낸드게이트 412로 구성된다. 상기 신호발생수단은 프리차지주기의 전반부에서 하이레벨의 제1논리신호를 발생하고 프리차지주기의 후반부에서 로우 레벨의 제2논리신호를 발생한다. 인버터 413은 상기 낸드게이트 412의 출력을 반전 출력한다. 피모오스트랜지스터 414는 전원전압과 인버터 417의 전원단에 연결되며, 게이트전극이 상기 인버터 413의 출력단에 연결되는 동시에 백게이트전극이 상기 전원전압에 연결된다. 상기 구성은 제1스위칭수단으로서 상기 낸드게이트 412에서 제1논리신호 출력시 스위칭되어 프리차지주기의 전반부에서 전원전압의 통로를 형성한다. 피모오스트랜지스터 418은 승압전압과 출력노드 사이에 연결되며 게이트전극이 상기 낸드게이트 412의 출력단에 연결되는 동시에 백게이트전극이 상기 승압전압에 연결된다. 상기 피모오스트랜지스터 418은 제2스위칭수단으로서 상기 낸드게이트 412에서 제2논리신호 출력시 스위칭되어 프리차지주기에의 후반부에서 상기 승압전압의 통로를 형성한다. 인버터 415-417은 출상기 RAI 신호를 반전 지연하여 출력노드에 등화제어신호 PEQ로 출력한다. 상기 인버터 415-417은 등화제어신호 PEQ를 발생하는 수단으로 프리차지주기의 전반부에서 상기 전원전압 레벨의 등화제어신호 PEQ를 발생하고 프리차지 주기의 후반부에서 상기 승압전압 레벨의 등화제어신호 PEQ를 발생한다.
제5도는 본 발명에 따른 등화제어신호발생회로의 제2실시예 구성도로서, 신호발생수단은 RAI 신호를 반전하는 인버터 411과, 상기 인버터 411의 출력과 마스터클럭 PR을 입력하여 부논리곱하는 낸드게이트 412로 구성된다. 상기 신호발생수단은 프리차지주기의 전반부에서 하이레벨의 제1논리신호를 발생하고 프리차지주기의 후반부에서 로우 레벨의 제2논리신호를 발생한다. 인버터 413은 상기 낸드게이트 412의 출력을 반전 출력한다. 엔모오스트랜지스터 424는 전원전압과 인버터 417의 전원단에 연결되며, 게이트전극이 상기 인버터 413의 출력단에 연결되는 동시에 백게이트전극이 상기 전원전압에 연결된다. 상기 구성은 제1스위칭수단으로서 상기 낸드게이트 412에서 제1논리신호 출력시 스위칭되어 프리차지주기의 전반부에서 전원전압의 통로를 형성한다. 엔모오스트랜지스터 428은 승압전압과 출력노드 사이에 연결되며 게이트전극이 상기 낸드게이트 412의 출력단에 연결되는 동시에 백게이트전극이 상기 승압전압에 연결된다. 상기 엔모오스트랜지스터 428은 제2스위칭수단으로서 상기 낸드게이트 412에서 제2논리신호 출력시 스위칭되어 프리차지주기에의 후반부에서 상기 승압전압의 통로를 형성한다. 인버터 415-417은 출상기 RAI 신호를 반전 지연하여 출력노드에 등화제어신호 PEQ로 출력한다. 상기 인버터 415-417은 등화제어신호 PEQ를 발생하는 수단으로 프리차지주기의 전반부에서 상기 전원전압 레벨의 등화제어신호 PEQ를 발생하고 프리차지 주기의 후반부에서 상기 승압전압 레벨의 등화제어신호 PEQ를 발생한다.
제6도는 상기 제4도의 제1실시예 및 제5도의 제2실시예와 같은 구성을 갖는 등화제어신호 발생회로의 각부 동작 특성을 도시하는 도면이다.
따라서 상기 구성에서, 제4도는 본 발명의 목적을 달성하기 위한 하나의 수단으로서, 동작 모드(RASB active mode)시 등화제어신호 PEQ를 전원전압 VCC 레벨에서 승압(pump up)된 VPP 전압으로 공급하므로서, 등화를 신속하게 하기 위한 회로이고, 제5도는 본 발명의 목적을 달성하기 위한 또 다른 방법으로서 동작모드시 등화제어신호 PEQ의 레벨을 (VPP-Vtn)로 공급하여 등화를 신속하게 하기 위한 회로이다.
상기 제4도를 참조하면, 제6도의 611과 같이 RASB 신호가 하이논리 상태(Stand-by status)에서 612와 같이 PR신호가 로우논리이고 613과 같이 RAI 신호가 로우논리가 된다. 그러면 상기 PR 신호와 인버터 411에 의해 반전된 RAI 신호를 입력하는 낸드게이트 412는 하이논리신호를 출력하게 된다. 상기 낸드게이트 412가 하이 논리신호를 출력하면, 피모오스트랜지스터 418은 턴오프된다. 그리고 인버터 413이 상기 낸드게이트 412의 하이 논리신호를 반전하여 로우 논리신호를 출력하며, 상기 인버터 413의 출력에 게이트전극이 연결되는 피모오스트랜지스터 414는 턴온된 상태를 유지한다. 그리고 상기 제6도의 613과 같이 RAI 신호가 로우논리 상태이므로 인버터 415-417은 상기 RAI 신호를 반전 및 지연하여 출력하므로, 상기 등화제어신호 PEQ는 피모오스트랜지스터 414의 하이논리에 의해 전원전압 VCC 레벨로 출력된다.
이후 제6도의 611과 같이 상기 RASB가 활성화(Active)되어 로우논리가 되면, 상기 RASB에 의해서 내부클럭인(Internal clock)인 상기 PR 신호가 제6도의 612와 같이 하이논리가 된다. 그러면 상기 PR 신호와 반전된 RAI 신호를 입력하는 낸드게이트 412는 로우 논리신호를 출력한다. 이때 RAI 신호는 로우논리이므로, 인버터 411은 상기 RAI 신호를 반전하여 하이논리를 출력한다. 그러면, 낸드게이트 412는 상기 인버터 411의 출력과 PR 신호를 부논리곱하여 로우논리를 출력한다. 따라서 소오스전극이 승압전압 VPP에 연결되어 있는 피모오스트랜지스터 418이 턴온되어 등화제어신호 PEQ는 승압전압 VPP로 출력된다. 그리고 소오스전극이 전원전압 VCC에 연결되어 있는 피모오스트랜지스터 414는 인버터 413의 하이논리에 의해 턴오프되어 승압전압 VPP와 전원전압 VCC가 연결되는 통로를 차단한다.
상기와 같이 RASB 신호가 로우논리로 출력되는 상태(RASB Active Mode)에서 어드레스가 선택되면 제6도의 613과 같이 RAI가 하이논리가 된다. 이때 상기 RAI가 하이논리가 되면 인버터 411이 이를 로우논리로 반전출력하며, 이로인해 낸드게이트 412는 하이논리를 출력한다. 그러면 상기 피모오스트랜지스터 418이 턴오프되어 승압전압 VPP의 통로를 차단하고, 피모오스트랜지스터 414는 인버터 413에서 출력하는 로우논리에 의해 턴온된다. 또한 상기 RAI 신호가 하이논리이므로 인버터 415-417에서 반전 및 지연출력되는 RAI 신호는 로우논리가 된다. 따라서 상기 등화제어신호 PEQ의 레벨은 제6도의 614와 같이 로우논리가 된다.
상기와 같은 상태에서 RASB 신호가 제6도의 611과 같이 하이논리로 천이되면(Precharge mode)가 되면, 612와 같이 먼저 PR 신호가 로우논리가 되고 613과 같이 나중에 RAI 신호가 로우논리가 된다. 따라서 상기 PR 신호가 먼저 로우논리가 되면, 낸드게이트 412의 출력 상태는 하이논리의 상태로 있었으므로 변화하지 않고 그 상태를 유지한다. 따라서 상기 피모오스트랜지스터 418은 턴오프 상태를 유지하고 피모오스트랜지스터 414는 턴온상태를 유지한다. 그리고 상기 RAI 신호가 계속해서 하이논리이므로, 인버터 415-417의 반전 및 지연에 의해 상기 등화제어신호 PEQ 레벨은 로우논리상태를 유지한다.
이렇게 상기 PR 신호가 로우논리로 천이된 후, 상기 RAI 신호가 제6도의 613과 같이 로우논리로 천이되면 상기 인버터 411에 의해 반전되어 하이논리로 천이된다. 그러나 상기 612와 같이 PR 신호가 로우논리로 있으므로 낸드게이트 412의 출력은 그대로 하이논리를 유지한다. 따라서 계속하여 상기 피모오스트랜지스터 418은 턴오프 상태를 유지하고 피모오스트랜지스터 414는 턴온 상태를 유지한다. 또한 상기 RAI 신호가 로우논리로 천이되면, 상기 인버터 415-417은 이를 반전 및 지연하여 하이논리를 출력한다. 이때 상기 피모오스트랜지스터 414의 턴온에 의해 상기 인버터 417에 전원전압 VCC가 인가되므로, 등화제어신호 PEQ는 전원전압 VCC 레벨로 출력된다.
제5도는 본 발명에 따라 등화능력을 향상시키기 위한 또 다른 실시예의 구성도로서, 상기 RASB 신호가 로우논리로 활성화되고 상기 PR 신호가 하이논리로 천이되면, 엔모오스트랜지스터 428을 턴온시킨다. 상기 엔모오스트랜지스터 428은 드레인전극에 전원이 인가될때 소오스전극의 전압 레벨은 공급되는 전압레벨에서 엔모오스트랜지스터 428의 드레시홀드전압 Vt(Vtn) 만큼 강하된 레벨이 되므로, 출력되는 등화제어신호 PEQ의 전압레벨은 승압전압 VPP에서 엔모오스트랜지스터 428의 드레시홀드전압 Vtn이 강하된 (VPP-Vtn)레벨로 된다.
이때 상기 승압전압 VPP의 레벨은 공급되는 전압(Supply Voltage)보다 억세스할 트랜지스터(Access Transistor:제2도의 메모리셀 트랜지스터 141)의 Vtn 이상 높게 설정한다. 이는 상기 억세스트랜지스터의 드레시홀드전압 Vt의 강하를 보상하여 메모리셀 노드가 완전한 전원전압(Full VCC)로 데이타를 재저장(Restore)한다. 따라서 상기 등화제어신호 PEQ의 전압레벨은 전원전압 VCC 레벨보다 높아서 비트라인 BL과 BLB의 등화능력을 향상시킨다.
상기 제4도 및 제5도에서 인버터들 및 낸드게이트의 상단에 표기된 VPP와 VCC는 각각 인버터들 및 낸드게이트의 공급전압을 의미한다. 여기서 상기 인버터 411, 413 및 낸드게이트 412에서 승압전압 VPP를 사용하는 이유는, 상기 등화제어신호 PEQ가 전원전압 VCC의 하이논리 레벨일시 피모오스트랜지스터 418의 게이트전압이 (VPP-VCC)로 되어 피모오스트랜지스터 418을 턴온시키는 조건이 되므로, 이것을 방지하기 위하여 낸드게이트 412의 출력 레벨은 승압전압 VPP레벨이 되어야 한다. 상기 RASB 신호가 활성화되었을 때에는 등화제어신호 PEQ의 레벨이 VPP로 있고 인버터 413의 출력은 하이논리로 되는데 전원전압 VCC 레벨로 있으면 피모오스트랜지스터 P10의 gate bias가 Vgs 이상되므로 Turn on 상태가 되어 피모오스트랜지스터 414의 공급전압인 전원전압 VCC와 등화제어신호 PEQ의 레벨인 VPP가 쇼트(Short) 상태가 되어 등화제어신호 PEQ의 레벨에 영향을 미친다. 따라서 상기 낸드게이트 412의 출력 레벨을 승압전압 VPP레벨로 만들어 주어서 피모오스트랜지스터 418을 턴오프시키기 위해서는 인버터 413의 공급전압을 승압전압 VPP로 하여야 한다.
따라서 제5도에서도 등화제어신호 PEQ 레벨을 (VPP-Vtn)을 만들기 위해서는 낸드게이트 412은 VPP로 하여야 상기 엔모오스트랜지스터 428의 게이트 바이어스에서 드레시홀드전압 Vtn 만큼 강하된 레벨인 (VPP-Vtn)을 얻을 수 있다.
상기와 같이 등화제어신호 PEQ를 발생하는 회로를 이용하여 센스앰프의 동작 및 비트라인 BL과 BLB의 등화 및 센싱 동작을 제6도 및 제1도를 참조하여 살펴본다.
먼저 611과 같이 상기 RASB 신호가 로우논리로 활성화되기 전에는 PR 신호가 612와 같이 로우논리 상태에 있으므로, 상기 등화제어신호 PEQ는 614와 같이 하이논리(VCC 레벨)가 된다. 따라서 제1도에 도시된 엔모오스트랜지스터 111-113이 턴온되므로, 상기 비트라인 BL 및 BLB는 618과 같이 VBL 전압 레벨로 등화된다. 이때 상기 RAI 신호는 613과 같이 로우논리 상태를 유지하므로 어드레스선택은 없는 상태가 되고, 워드라인 WL은 615와 같이 로우논리 상태를 유지한다. 따라서 상기 제1도의 엔모오스트랜지스터 141은 턴오프 상태가 된다. 따라서 메모리셀의 엔모오스트랜지스터 141은 턴오프 상태를 유지한다. 그리고 상기 LAPG 신호는 617과 같이 하이논리이므로, 피모오스트랜지스터 133이 턴오프 상태가 되어 피센스앰프인 피모오스트랜지스터 131 및 132는 동작하지 않는다. 또한 상기 LANG 신호는 616과 같이 로우논리이므로, 엔모오스트랜지스터 123이 턴오프상태가 되어 엔센스앰프인 엔모오스트랜지스터 121 및 122는 동작하지 않는다.
이후 상기 BASB 신호가 활성화되어 611과 같이 로우논리가 되면, 상기 PR 신호는 612와 같이 하이논리가 되고, 상기 PR 신호가 하이논리로 천이되면 상기 제4도 또는 제5도에 의해 상기 등화제어신호 PEQ 레벨이 614와 같이 VPP 또는 (VPP-Vtn) 레벨로 출력된다. 그러면 상기 제1도의 등화 및 프리차지트랜지스터인 엔모오스트랜지스터 111-113의 구동 능력(Driving Capability)이 좋아져 618과 같이 비트라인 BL과 BLB의 등화 및 프리차지 능력을 향상시킨다. 상기와 같이 등화제어신호 PEQ가 승압전압 VPP 레벨로 출력되는 주기는 상기 RAI 신호가 하이논리가 될때까지 유지되며, 상기 RAI 신호가 하이논리로 천이되면 상기 등화제어신호 PEQ는 614와 같이 접지전압 VSS의 로우논리 레벨로 천이된다. 상기 등화제어신호 PEQ가 접지전압 VSS 레벨로 천이되면 상기 엔모오스트랜지스터 111-113이 턴오프되므로 프리차지 및 등화 동작이 정지된다. 이런 상태에서 상기 워드라인구동신호 WL 을 하이논리 레벨인 VPP로 출력하면, 엔모오스트랜지스터 141이 턴온되어 비트라인 BL과 셀노드를 차지셰어링(Charge Sharing)시킨다.
이때 상기 셀캐패시터 142에 저장된 데이타가 1이라고 가정하면, 상기 차지셰어링이 발생된 후 상기 비트라인 BL 레벨은 상기 1 데이타에 의해 618과 같이 dV 만큼 높아진다. 또한 상기 저장된 데이타가 0 데이타이면 차지셰어링 발생시 상기 비트라인 BL의 레벨은 dV 만큼 낮아진다. 상기 차지셰어링이 종료된 후 616과 같이 상기 LANG 신호를 하이논리로 출력하고 617과 같이 상기 LAPG 신호를 로우논리로 출력하며, 이로인해 상기 엔모오스트랜지스터 123 및 피모오스트랜지스터 133이 턴온된다. 그러면 엔센스앰프 및 피센스앰프가 구동되어 비트라인 BL 과 BLB의 전위차를 감지 및 증폭한다. 즉, 상기 메모리셀에 저장된 데이타가 1인 경우, 상기 LAPG 신호 및 LANG 신호가 발생되면, 피센스앰프인 피모오스트랜지스터 131 및 132가 턴온되어 618과 같이 BL 라인의 전압레벨은 VCC로 충전(Restore)하고 BLB 라인의 전압레벨을 VSS로 방전(Discharge)시킨다.
상기 비트라인의 BL과 BLB의 감지 증폭 동작을 종료하면, 611과 같이 상기 RASB 신호가 하이논리로 발생되어 프리차지모드로 천이된다. 상기 프리차지모드가 시작되면, 상기 RASB 신호가 하이논리로 발생되고 612와 같이 PR 신호가 로우논리로 발생된다. 또한 상기 워드라인구동신호 WL이 615와 같이 로우논리로 발생되어 상기 엔모오스트랜지스터 141이 턴오프되며, 이로인해 메모리셀 캐패시터 142에 데이타를 재저장하는 센스앰프의 역할은 종료된 것이므로 센스앰프와 비트라인 BL 및 BLB는 다음 센싱을 위하여 프리차지 상태로 있어야 한다. 이때 상기 프리차지 모드를 수행하기 전에 먼저 센스앰프의 제어신호인 LANG 신호를 616과 같이 로우논리로 출력하고 LAPG 신호를 617과 같이 하이논리로 출력한다. 상기와 같이 센스앰프를 비활성화시킨 후 상기 등화제어신호 PEQ를 하이논리의 전원전압 VCC 레벨로 만들어서 상기 비트라인 BL과 BLB를 프리차지 및 등화시킨다.
상기와 같이 비트라인 BL과 BLB를 등화시킬시, 본 발명에서는 등화 초기에, 즉 비트라인 BL과 BLB가 VCC와 0V로 있을때는 등화트랜지스터인 엔모오스트랜지스터 113의 Vgs가 충분히 커서 빨리 비트라인 BL과 BLB의 전압레벨을 동일한 전압레벨로 만들려고 하지만, 비트라인 BL과 BLB의 레벨이 거의 같아지게 되면 상기 엔모오스트랜지스터 113의 Vgs가 작아지므로 등화속도가 느려진다. 특히 공급전압인 전원전압 VCC가 낮아질수록 상기 비트라인 BL 및 BLB의 등화 능력은 떨어지게 된다. 이를 보상하기 위하여, 본 발명에서는 상기 RASB 신호의 활성화모드 초기에 상기 등화제어신호 PEQ의 레벨을 공급전압인 전원전압 VCC 보다 높게 만들어 줌으로서, 상기 워드라인구동신호 WL이 활성화되기 전에 비트라인 BL 및 BLB의 등화를 신속하게 수행하여 다음 동작인 센싱을 잘할 수 있게한다. 또한 상기 프리차지모드에서 비트라인 BL 및 BLB의 등화가 덜 되었더라도 활성화모드(RASB Active mode)에서 등화를 잘할 수 있게해서 프리차지 시간을 줄일 수 있다.
Claims (7)
- 비트라인에 연결되며 등화제어신호에 의해 상기 비트라인을 프리차지 및 등화하는 수단을 가지는 반도체 메모리장치에 있어서, 등화제어신호를 발생하는 수단과, 제1전압과 상기 등화제어신호 발생수단에 연결되며, 프리차지주기의 전반부에 발생되는 제1신호에 의해 스위칭되어 상기 제1전압을 공급하는 수단과, 제2전압과 상기 등화제어신호 발생수단에 연결되며, 상기 프리차지주기의 후반부에 발생되는 제2신호에 의해 스위칭되어 상기 제2전압을 공급하는 수단을 구비하여, 상기 등화제어신호가 프리차지 주기의 전반부에 제1전압으로 발생되고 후반부에서 제2전압으로 발생되는 것을 특징으로 하는 반도체 메모리장치의 비트라인 등화제어회로.
- 제1항에 있어서, 상기 제1전압이 전원전압이고 상기 제2전원전압이 전원전압 보다 높은 레벨의 전압인 것을 특징으로 하는 반도체 메모리장치의 비트라인 등화제어회로.
- 비트라인에 연결되며 등화제어신호에 의해 상기 비트라인을 프리차지 등화하는 수단을 가지는 반도체 메모리장치에 있어서, 출력노드와, 상기 출력노드에 연결되며 로우 어드레스 신호를 반전 지연하여 등화제어신호를 발생하는 수단과, 상기 로우 어드레스 신호와 마스터클럭을 수신하여 프리차지 주기의 전반부에서 제1논리신호를 발생하고 상기 프리차지 주기의 후반부에서 제2논리신호를 발생하는 수단과, 제1전압과 상기 등화제어신호를 발생하는 수단 사이에 연결되며 제어단이 상기 신호발생수단에 연결되어 상기 제1논리신호 발생시 스위칭되어 상기 등화제어신호 발생수단에 제1전압을 공급하는 제1스위칭수단과, 제2전압과 상기 출력노드 사이에 연결되며 제어단이 상기 신호발생수단에 연결되어 상기 제2논리신호 발생시 스위칭되어 상기 출력노드에 제2전압을 공급하는 제2스위칭수단을 구비하여, 상기 등화제어신호가 프리차지 주기의 전반부에 제1전압으로 발생되고 후반부에서 제2전압으로 발생되는 것을 특징으로 하는 반도체 메모리장치의 비트라인 등화제어회로.
- 제3항에 있어서, 상기 제1전압이 전원전압이고 상기 제2전원전압이 전원전압보다 높은 레벨의 전압인 것을 특징으로 하는 반도체 메모리장치의 비트라인 등화제어회로.
- 제4항에 있어서, 상기 마스터클럭이 로우 스트로브 어드레스의 반전된 신호인 것을 특징으로 하는 반도체 메모리장치의 비트라인 등화제어회로.
- 제5항에 있어서, 상기 제2스위칭수단이 피모오스트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 비트라인 등화제어회로.
- 제5항에 있어서, 상기 제2스위칭수단이 엔모오스트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 비트라인 등화제어회로.
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