JPH11339481A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH11339481A JPH11339481A JP10142801A JP14280198A JPH11339481A JP H11339481 A JPH11339481 A JP H11339481A JP 10142801 A JP10142801 A JP 10142801A JP 14280198 A JP14280198 A JP 14280198A JP H11339481 A JPH11339481 A JP H11339481A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Microelectronics & Electronic Packaging (AREA)
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- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 センスアンプの消費電流が少なく誤動作が防
げ高速動作が可能な半導体メモリ装置を提供する。 【解決手段】 半導体メモリ装置の各メモリブロック
は、デコーダ回路２１２、メモリセル２１１、ビット線
２２２の電位の変化を増幅するセンスアンプ２１０、セ
ンスアンプ２１０の出力をラッチするデータラッチ回路
２０９、ビット線２２２をディスチャージするためのｎ
ＭＯＳトランジスタ２００〜２０６、センスアンプ停止
信号ＲＤを生成するＮＡＮＤ回路２０７、およびリファ
レンス電圧発生回路２０８とによって構成される。 メ
モリブロック選択信号ＣＳによってセンスアンプ停止信
号ＲＤが生成され、その信号ＲＤによってｎＭＯＳトラ
ンジスタ２００〜２０６が動作して非選択状態のメモリ
ブロックのビット線２２２をディスチャージする。
げ高速動作が可能な半導体メモリ装置を提供する。 【解決手段】 半導体メモリ装置の各メモリブロック
は、デコーダ回路２１２、メモリセル２１１、ビット線
２２２の電位の変化を増幅するセンスアンプ２１０、セ
ンスアンプ２１０の出力をラッチするデータラッチ回路
２０９、ビット線２２２をディスチャージするためのｎ
ＭＯＳトランジスタ２００〜２０６、センスアンプ停止
信号ＲＤを生成するＮＡＮＤ回路２０７、およびリファ
レンス電圧発生回路２０８とによって構成される。 メ
モリブロック選択信号ＣＳによってセンスアンプ停止信
号ＲＤが生成され、その信号ＲＤによってｎＭＯＳトラ
ンジスタ２００〜２０６が動作して非選択状態のメモリ
ブロックのビット線２２２をディスチャージする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特にセンスアンプの消費電流が少なく誤動作が防
げ高速動作が可能な半導体メモリ装置に関する。
関し、特にセンスアンプの消費電流が少なく誤動作が防
げ高速動作が可能な半導体メモリ装置に関する。
【０００２】
【従来の技術】近年、マイコンに搭載される半導体メモ
リ装置（以下メモリと略称する）の容量は年々増加して
いる。
リ装置（以下メモリと略称する）の容量は年々増加して
いる。
【０００３】高速なマイコンでメモリの容量を増大させ
ると、ワード線やビット線の負荷容量が増し、スピード
低下を起こすため、メモリブロックを分割してスピード
を確保する必要が出てきた。
ると、ワード線やビット線の負荷容量が増し、スピード
低下を起こすため、メモリブロックを分割してスピード
を確保する必要が出てきた。
【０００４】従来技術の高速な半導体メモリ装置は図６
に示されるような全体構成で、そのメモリブロックは図
７に示すような構成になっていた。またここで使用され
るセンスアンプ回路は図８のような構成になっている。
即ち、図６は従来技術の半導体メモリ装置のブロック構
成図であり、図７は図６のメモリブロックのブロック構
成図であり、図８は図７のセンスアンプの回路図であ
る。
に示されるような全体構成で、そのメモリブロックは図
７に示すような構成になっていた。またここで使用され
るセンスアンプ回路は図８のような構成になっている。
即ち、図６は従来技術の半導体メモリ装置のブロック構
成図であり、図７は図６のメモリブロックのブロック構
成図であり、図８は図７のセンスアンプの回路図であ
る。
【０００５】従来の高速マイコンに搭載されるメモリで
は、図６から図８に示されるように分割したメモリブロ
ック６０１、６０２と、その出力をアドレス最上位６１
１によって選択するためのインバータ回路６０５と、ト
ライステートバッファ６０３、６０４とを有する。
は、図６から図８に示されるように分割したメモリブロ
ック６０１、６０２と、その出力をアドレス最上位６１
１によって選択するためのインバータ回路６０５と、ト
ライステートバッファ６０３、６０４とを有する。
【０００６】また、そのメモリブロック６０１、６０２
は、アドレス７２０をデコードしてワード線７２１を選
択するデコーダ回路７１２と、ワード線７２１から対応
するビット線７２２をアクティブにするメモリセル７１
１と、各ビット線７２２の変化を増幅するセンスアンプ
７１０と、センスアンプ７１０の出力をプリチャージ信
号ＰＲＩ＝０の期間ラッチするデータラッチ回路７０９
と、センスアンプ７１０に与えるリファレンス電圧ＲＲ
ＥＦを発生するリファレンス電圧発生回路７０８と、イ
ンバータ回路７０６とによって構成される。
は、アドレス７２０をデコードしてワード線７２１を選
択するデコーダ回路７１２と、ワード線７２１から対応
するビット線７２２をアクティブにするメモリセル７１
１と、各ビット線７２２の変化を増幅するセンスアンプ
７１０と、センスアンプ７１０の出力をプリチャージ信
号ＰＲＩ＝０の期間ラッチするデータラッチ回路７０９
と、センスアンプ７１０に与えるリファレンス電圧ＲＲ
ＥＦを発生するリファレンス電圧発生回路７０８と、イ
ンバータ回路７０６とによって構成される。
【０００７】そして、それぞれのセンスアンプ７１０の
回路はｎＭＯＳトランジスタ８０７〜８１１と、ｐＭＯ
Ｓトランジスタ８０２〜８０６と、ＮＯＲ回路８０１
と、インバータ回路８１２，８１３とによって構成され
ている。ここで信号ＰＲＩはプリチャージ信号、信号Ｒ
Ｄはセンスアンプ停止信号、信号Ｓはビット線、信号Ｒ
ＲＥＦはリファレンス信号、信号ＳＯＵＴはセンスアン
プ出力、信号ＯＵＴはメモリブロック出力である。
回路はｎＭＯＳトランジスタ８０７〜８１１と、ｐＭＯ
Ｓトランジスタ８０２〜８０６と、ＮＯＲ回路８０１
と、インバータ回路８１２，８１３とによって構成され
ている。ここで信号ＰＲＩはプリチャージ信号、信号Ｒ
Ｄはセンスアンプ停止信号、信号Ｓはビット線、信号Ｒ
ＲＥＦはリファレンス信号、信号ＳＯＵＴはセンスアン
プ出力、信号ＯＵＴはメモリブロック出力である。
【０００８】
【発明が解決しようとする課題】これら従来技術のメモ
リでは、図６に示されるように二つのメモリブロック６
０１、６０２を常に動作させておいて、そのデータ出力
ＯＵＴ０、ＯＵＴ１をアドレス最上位６１１で選択する
ような構成になっていた。しかしこの構成では、メモリ
ブロックは選択、非選択に係らず常に動作状態にあるの
で、メモリブロックが増えるほど消費電力が増大すると
いう問題があった。これは、高速動作のために必要な構
成であったからである。
リでは、図６に示されるように二つのメモリブロック６
０１、６０２を常に動作させておいて、そのデータ出力
ＯＵＴ０、ＯＵＴ１をアドレス最上位６１１で選択する
ような構成になっていた。しかしこの構成では、メモリ
ブロックは選択、非選択に係らず常に動作状態にあるの
で、メモリブロックが増えるほど消費電力が増大すると
いう問題があった。これは、高速動作のために必要な構
成であったからである。
【０００９】消費電力を減らすためにアドレス最上位６
１１によって選択していないメモリブロックを停止させ
ればよいが、そうすると高速動作ができなくなるという
問題が発生する。この理由を以下に述べる。
１１によって選択していないメモリブロックを停止させ
ればよいが、そうすると高速動作ができなくなるという
問題が発生する。この理由を以下に述べる。
【００１０】全体の動作説明の前にセンスアンプ７１０
内の動作を図９を用いて説明する。図９は図８のセンス
アンプの回路のタイミングチャートである。まず最初
に、センスアンプ７１０を動作させるために、ＲＲＥＦ
にはリファレンス電圧発生回路７０８で発生した所定の
リファレンス電圧が加えられている。そしてセンスアン
プ停止信号ＲＤ＝０の場合を説明する。
内の動作を図９を用いて説明する。図９は図８のセンス
アンプの回路のタイミングチャートである。まず最初
に、センスアンプ７１０を動作させるために、ＲＲＥＦ
にはリファレンス電圧発生回路７０８で発生した所定の
リファレンス電圧が加えられている。そしてセンスアン
プ停止信号ＲＤ＝０の場合を説明する。
【００１１】期間９０１はプリチャージ信号ＰＲＩ＝１
なのでＮＯＲ回路８０１の出力が「０」となる。する
と、ｐＭＯＳトランジスタ８０５がＯＮし、ライン８１
４の電位が上がっていく。このとき、ビット線Ｓがロウ
レベルならｐＭＯＳトランジスタ８０３もＯＮしてい
て、これによりｎＭＯＳトランジスタ８０９もＯＮす
る。するとライン８１４の電荷が流れてビット線Ｓをチ
ャージしていく。しかし、ビット線Ｓの電圧がある程度
上がったところでｎＭＯＳトランジスタ８０８はＯＮし
始め、ｐＭＯＳトランジスタ８０３はＯＦＦし始めるた
め、ビット線Ｓが電源電圧に達する前にｎＭＯＳトラン
ジスタ８０９がＯＦＦしビット線Ｓのプリチャージが終
わる。このようにして、ビット線ＳはｐＭＯＳトランジ
スタ８０３とｎＭＯＳトランジスタ８０８との比によっ
て設定された電源電圧以下の電位までしかプリチャージ
されない。（図９の符号９０５付近参照） 一方、ｐＭＯＳトランジスタ８０６はｐＭＯＳトランジ
スタ８０５がＯＮのためＯＦＦとなり、リファレンス電
圧ＲＲＥＦでＯＮされたｎＭＯＳトランジスタ８１１と
常にＯＮのｎＭＯＳトランジスタ８１０によってインバ
ータ回路８１２の入力は「０」になり、したがってセン
スアンプ出力ＳＯＵＴは「０」を出力する。また、この
期間中にアドレスが確定し、デコーダ回路７１２によっ
てワード線７２１が１本だけ選択される。期間９０３も
全く同様でプリチャージ期間と呼ばれる。
なのでＮＯＲ回路８０１の出力が「０」となる。する
と、ｐＭＯＳトランジスタ８０５がＯＮし、ライン８１
４の電位が上がっていく。このとき、ビット線Ｓがロウ
レベルならｐＭＯＳトランジスタ８０３もＯＮしてい
て、これによりｎＭＯＳトランジスタ８０９もＯＮす
る。するとライン８１４の電荷が流れてビット線Ｓをチ
ャージしていく。しかし、ビット線Ｓの電圧がある程度
上がったところでｎＭＯＳトランジスタ８０８はＯＮし
始め、ｐＭＯＳトランジスタ８０３はＯＦＦし始めるた
め、ビット線Ｓが電源電圧に達する前にｎＭＯＳトラン
ジスタ８０９がＯＦＦしビット線Ｓのプリチャージが終
わる。このようにして、ビット線ＳはｐＭＯＳトランジ
スタ８０３とｎＭＯＳトランジスタ８０８との比によっ
て設定された電源電圧以下の電位までしかプリチャージ
されない。（図９の符号９０５付近参照） 一方、ｐＭＯＳトランジスタ８０６はｐＭＯＳトランジ
スタ８０５がＯＮのためＯＦＦとなり、リファレンス電
圧ＲＲＥＦでＯＮされたｎＭＯＳトランジスタ８１１と
常にＯＮのｎＭＯＳトランジスタ８１０によってインバ
ータ回路８１２の入力は「０」になり、したがってセン
スアンプ出力ＳＯＵＴは「０」を出力する。また、この
期間中にアドレスが確定し、デコーダ回路７１２によっ
てワード線７２１が１本だけ選択される。期間９０３も
全く同様でプリチャージ期間と呼ばれる。
【００１２】次に期間９０２、９０４を説明する。この
期間はサンプリング期間と呼ばれ、ＰＲＩ＝０となるの
でＮＯＲ回路８０１の出力が「１」となる。するとｐＭ
ＯＳトランジスタ８０５はＯＦＦする。この時アドレス
をデコードした結果のワード線の選択によってあるビッ
ト線の電位が下がった場合を期間９０２、反対にビット
線の電位が変わらなかった場合を期間９０４として説明
する。
期間はサンプリング期間と呼ばれ、ＰＲＩ＝０となるの
でＮＯＲ回路８０１の出力が「１」となる。するとｐＭ
ＯＳトランジスタ８０５はＯＦＦする。この時アドレス
をデコードした結果のワード線の選択によってあるビッ
ト線の電位が下がった場合を期間９０２、反対にビット
線の電位が変わらなかった場合を期間９０４として説明
する。
【００１３】まず期間９０２であるが、この場合ビット
線の電位が下がる。するとｐＭＯＳトランジスタ８０３
がＯＮし始め、ｎＭＯＳトランジスタ８０８がＯＦＦし
始めるのでｎＭＯＳトランジスタ８０９がＯＮし始め、
ライン８１４の電位が下がる。するとｐＭＯＳトランジ
スタ８０６がＯＮし始め、インバータ回路８１２の入力
の電位が上がり始め、センスアンプ出力ＳＯＵＴが
「１」になっていく。ビット線の電圧が電源電圧より低
い設定された電圧にプリチャージされていたため、ビッ
ト線のディスチャージを高速に行うことができ、よって
センスアンプの高速動作が可能になる。期間９０４の場
合は、ビット線の電位が変化しないので、センスアンプ
回路内の各部の電位も変わらず期間９０３の出力がその
まま出力される。
線の電位が下がる。するとｐＭＯＳトランジスタ８０３
がＯＮし始め、ｎＭＯＳトランジスタ８０８がＯＦＦし
始めるのでｎＭＯＳトランジスタ８０９がＯＮし始め、
ライン８１４の電位が下がる。するとｐＭＯＳトランジ
スタ８０６がＯＮし始め、インバータ回路８１２の入力
の電位が上がり始め、センスアンプ出力ＳＯＵＴが
「１」になっていく。ビット線の電圧が電源電圧より低
い設定された電圧にプリチャージされていたため、ビッ
ト線のディスチャージを高速に行うことができ、よって
センスアンプの高速動作が可能になる。期間９０４の場
合は、ビット線の電位が変化しないので、センスアンプ
回路内の各部の電位も変わらず期間９０３の出力がその
まま出力される。
【００１４】次に信号ＲＤ＝１の場合は、ｎＭＯＳトラ
ンジスタ８０７がＯＮ，ｐＭＯＳトランジスタ８０２が
ＯＦＦ、ＮＯＲ回路８０１が「０」を出力するため、ｎ
ＭＯＳトランジスタ８０９がＯＦＦ、ｐＭＯＳトランジ
スタ８０５がＯＮとなってＰＲＩに関わらずライン８１
４はプリチャージ状態、ビット線ＳはｎＭＯＳトランジ
スタ８０９によって切断された状態になる。従ってリフ
ァレンス電圧ＲＲＥＦによってＯＮされたｎＭＯＳトラ
ンジスタ８１１と常にＯＮのｎＭＯＳトランジスタ８１
０によってＳＯＵＴからは「０」が常に出力される。こ
れはどの期間でも同様である。これまでの説明で分かる
ようにセンスアンプはＲＤ＝０で動作し、ＲＤ＝１でビ
ット線が切り離された停止状態になり、ＳＯＵＴからは
常に「０」を出力する。
ンジスタ８０７がＯＮ，ｐＭＯＳトランジスタ８０２が
ＯＦＦ、ＮＯＲ回路８０１が「０」を出力するため、ｎ
ＭＯＳトランジスタ８０９がＯＦＦ、ｐＭＯＳトランジ
スタ８０５がＯＮとなってＰＲＩに関わらずライン８１
４はプリチャージ状態、ビット線ＳはｎＭＯＳトランジ
スタ８０９によって切断された状態になる。従ってリフ
ァレンス電圧ＲＲＥＦによってＯＮされたｎＭＯＳトラ
ンジスタ８１１と常にＯＮのｎＭＯＳトランジスタ８１
０によってＳＯＵＴからは「０」が常に出力される。こ
れはどの期間でも同様である。これまでの説明で分かる
ようにセンスアンプはＲＤ＝０で動作し、ＲＤ＝１でビ
ット線が切り離された停止状態になり、ＳＯＵＴからは
常に「０」を出力する。
【００１５】次に従来の構成でアドレス最上位によって
センスアンプを停止させるには図１０の全体構成でメモ
リブロックは図１１のような構成とすることが考えられ
る。この時の動作を図１０と図１１と図１２を用いて説
明する。図１０はアドレス最上位によりセンスアンプを
停止させる半導体メモリ装置のブロック構成図であり、
図１１はアドレス最上位によりセンスアンプを停止させ
るメモリブロックのブロック構成図であり、図１２はア
ドレス最上位によりセンスアンプを停止させる動作のタ
イムチャートであり、図１２中実線は誤動作波形、点線
は理想波形を表す。
センスアンプを停止させるには図１０の全体構成でメモ
リブロックは図１１のような構成とすることが考えられ
る。この時の動作を図１０と図１１と図１２を用いて説
明する。図１０はアドレス最上位によりセンスアンプを
停止させる半導体メモリ装置のブロック構成図であり、
図１１はアドレス最上位によりセンスアンプを停止させ
るメモリブロックのブロック構成図であり、図１２はア
ドレス最上位によりセンスアンプを停止させる動作のタ
イムチャートであり、図１２中実線は誤動作波形、点線
は理想波形を表す。
【００１６】図７の従来例のメモリブロックと比較する
と図１１のメモリブロックではセンスアンプ１１１０の
センスアンプ停止信号ＲＤにインバータ回路７０６に代
わったＮＡＮＤ回路１１０７を経由してメモリブロック
選択信号ＣＳが入力している。
と図１１のメモリブロックではセンスアンプ１１１０の
センスアンプ停止信号ＲＤにインバータ回路７０６に代
わったＮＡＮＤ回路１１０７を経由してメモリブロック
選択信号ＣＳが入力している。
【００１７】ここでリファレンス電圧発生回路１１０８
はスイッチングに時間がかかるので信号ＲＥＦＯＮは常
にＯＮさせておく。
はスイッチングに時間がかかるので信号ＲＥＦＯＮは常
にＯＮさせておく。
【００１８】まず、図１２におけるアドレス最上位ビッ
トが「０」の期間１２０１〜１２０４の説明を行う。期
間１２０１はプリチャージ期間であり、メモリブロック
１００２において、選択信号ＣＳは「１」であり選択状
態である。したがってＮＡＮＤ回路１１０７は「０」を
出力し、センスアンプ停止信号ＲＤは「０」となる。こ
のときのセンスアンプ１１１０はプリチャージ状態で、
ビット線１１２２は電源電圧より低く設定された所定の
電圧にプリチャージされる。
トが「０」の期間１２０１〜１２０４の説明を行う。期
間１２０１はプリチャージ期間であり、メモリブロック
１００２において、選択信号ＣＳは「１」であり選択状
態である。したがってＮＡＮＤ回路１１０７は「０」を
出力し、センスアンプ停止信号ＲＤは「０」となる。こ
のときのセンスアンプ１１１０はプリチャージ状態で、
ビット線１１２２は電源電圧より低く設定された所定の
電圧にプリチャージされる。
【００１９】一方、メモリブロック１００１において
は、選択信号ＣＳは「０」であり非選択状態である。し
たがってＮＡＮＤ回路１１０７は「１」を出力し、セン
スアンプ停止信号ＲＤが「１」なので、センスアンプ１
１１０は停止する。この時ビット線１１２２はセンスア
ンプから切り離された状態となる。このような状態のビ
ット線１１２２は、他の信号からのカップリングや外来
ノイズの影響で電荷がチャージアップされる可能性があ
る。
は、選択信号ＣＳは「０」であり非選択状態である。し
たがってＮＡＮＤ回路１１０７は「１」を出力し、セン
スアンプ停止信号ＲＤが「１」なので、センスアンプ１
１１０は停止する。この時ビット線１１２２はセンスア
ンプから切り離された状態となる。このような状態のビ
ット線１１２２は、他の信号からのカップリングや外来
ノイズの影響で電荷がチャージアップされる可能性があ
る。
【００２０】次に期間１２０２を説明すると、メモリブ
ロック１００２においては選択信号ＣＳが「１」なの
で、センスアンプ１１１０はサンプリング状態となり、
ビット線１１２２がディスチャージされ、ＳＯＵＴが
「１」となりメモリブロック出力ＯＵＴも期間１２０２
終了直前に「１」となる。メモリブロック１００１にお
いては選択信号ＣＳが「０」なので、前記と同じように
センスアンプ１１１０は停止し続ける。この時にも期間
１２０１と同様に電荷がチャージアップされる可能性が
ある。
ロック１００２においては選択信号ＣＳが「１」なの
で、センスアンプ１１１０はサンプリング状態となり、
ビット線１１２２がディスチャージされ、ＳＯＵＴが
「１」となりメモリブロック出力ＯＵＴも期間１２０２
終了直前に「１」となる。メモリブロック１００１にお
いては選択信号ＣＳが「０」なので、前記と同じように
センスアンプ１１１０は停止し続ける。この時にも期間
１２０１と同様に電荷がチャージアップされる可能性が
ある。
【００２１】期間１２０３は期間１２０１と全く同じプ
リチャージ状態になり、期間１２０４は期間１２０２と
ほぼ同様だが、ビット線１１２２が変化しないのでメモ
リブロック出力ＯＵＴは「０」となる。
リチャージ状態になり、期間１２０４は期間１２０２と
ほぼ同様だが、ビット線１１２２が変化しないのでメモ
リブロック出力ＯＵＴは「０」となる。
【００２２】次に、図１２におけるアドレス最上位ビッ
トが「１」になった期間１２０５〜１２０８について説
明する。まず、期間１２０５はプリチャージ状態とな
る。メモリブロック１００２ではＲＤ＝０となるのでセ
ンスアンプ１１１０がプリチャージ状態でビット線１１
２２は切り離された状態になる。従って、またここでも
図１２に示すようにビット線１１２２に電荷がチャージ
アップされる可能性がある。メモリブロック１００１で
はプリチャージしようとするが、ビット線１１２２は既
に設定電圧以上の電位になっているのでこれ以上はプリ
チャージされない。
トが「１」になった期間１２０５〜１２０８について説
明する。まず、期間１２０５はプリチャージ状態とな
る。メモリブロック１００２ではＲＤ＝０となるのでセ
ンスアンプ１１１０がプリチャージ状態でビット線１１
２２は切り離された状態になる。従って、またここでも
図１２に示すようにビット線１１２２に電荷がチャージ
アップされる可能性がある。メモリブロック１００１で
はプリチャージしようとするが、ビット線１１２２は既
に設定電圧以上の電位になっているのでこれ以上はプリ
チャージされない。
【００２３】次に期間１２０６であるが、メモリブロッ
ク１００２では期間１２０５と同じ状態を続ける。一方
メモリブロック１００１ではビット線１１２２の電位が
下がり始める。しかし他の信号とのカップリングや外来
ノイズの影響により、あらかじめ設定した電位よりも高
い電位にチャージアップされていたため、これをディス
チャージするのに本来より時間がかってしまう。これに
よってセンスアンプ出力ＳＯＵＴの変化が遅れ、結局デ
ータラッチ回路１１０９には誤ったデータ「０」がラッ
チされてしまう。
ク１００２では期間１２０５と同じ状態を続ける。一方
メモリブロック１００１ではビット線１１２２の電位が
下がり始める。しかし他の信号とのカップリングや外来
ノイズの影響により、あらかじめ設定した電位よりも高
い電位にチャージアップされていたため、これをディス
チャージするのに本来より時間がかってしまう。これに
よってセンスアンプ出力ＳＯＵＴの変化が遅れ、結局デ
ータラッチ回路１１０９には誤ったデータ「０」がラッ
チされてしまう。
【００２４】期間１２０７，１２０８ではビット線１１
２２が一度ディスチャージされたため正常の動作を行う
が、メモリブロックの選択が変った直後の期間１２０
９、１２１０では同じような誤動作を起こす。
２２が一度ディスチャージされたため正常の動作を行う
が、メモリブロックの選択が変った直後の期間１２０
９、１２１０では同じような誤動作を起こす。
【００２５】このように従来のメモリではアドレスによ
ってセンスアンプを停止させる構成にすると、メモリブ
ロックの切り替えの時に動作が遅くなってしまい、誤動
作を起こす可能性があるという問題がありこのままでは
使用できなかった。
ってセンスアンプを停止させる構成にすると、メモリブ
ロックの切り替えの時に動作が遅くなってしまい、誤動
作を起こす可能性があるという問題がありこのままでは
使用できなかった。
【００２６】本発明の目的は、センスアンプの消費電流
が少なく誤動作が防げ高速動作が可能な半導体メモリ装
置を提供することにある。
が少なく誤動作が防げ高速動作が可能な半導体メモリ装
置を提供することにある。
【００２７】
【課題を解決するための手段】本発明の半導体メモリ装
置は、複数のメモリブロックを備えた半導体メモリ装置
であって、データが記憶されるメモリセルとそのメモリ
セルと接続するビット線の電位の変化を増幅するセンス
アンプとそのセンスアンプの出力を所定の期間にラッチ
するデータラッチ回路とを有する複数のメモリブロッ
ク、およびアドレスのデコードによりメモリブロックを
選択する選択手段を備えている。メモリブロックには、
そのメモリブロックが非選択状態のときにそのメモリブ
ロックのセンスアンプを動作状態から停止状態に切り替
える切替手段と、そのセンスアンプに接続するビット線
をディスチャージするための放電手段とを有している。
置は、複数のメモリブロックを備えた半導体メモリ装置
であって、データが記憶されるメモリセルとそのメモリ
セルと接続するビット線の電位の変化を増幅するセンス
アンプとそのセンスアンプの出力を所定の期間にラッチ
するデータラッチ回路とを有する複数のメモリブロッ
ク、およびアドレスのデコードによりメモリブロックを
選択する選択手段を備えている。メモリブロックには、
そのメモリブロックが非選択状態のときにそのメモリブ
ロックのセンスアンプを動作状態から停止状態に切り替
える切替手段と、そのセンスアンプに接続するビット線
をディスチャージするための放電手段とを有している。
【００２８】切替手段が、メモリブロックが非選択状態
の場合にセンスアンプにセンスアンプ停止信号を出力す
る論理回路であり、放電手段が、メモリブロックが非選
択状態の場合に複数のビット線を接地する、それぞれの
そのビット線に接続されたＭＯＳトランジスタ回路であ
ってもよい。
の場合にセンスアンプにセンスアンプ停止信号を出力す
る論理回路であり、放電手段が、メモリブロックが非選
択状態の場合に複数のビット線を接地する、それぞれの
そのビット線に接続されたＭＯＳトランジスタ回路であ
ってもよい。
【００２９】一つの実施の態様としては、半導体メモリ
装置は、アドレスを入力しデータを出力する２個のメモ
リブロック、アドレス最上位によりメモリブロックの出
力を選択する２個のトライステートバッファ、メモリブ
ロックの選択信号を生成しトライステートバッファを制
御するインバータ回路とで構成され、それぞれのメモリ
ブロックは、アドレスをデコードするデコーダ回路、デ
ータが記憶されるメモリセル、そのメモリセルと接続す
るビット線、そのビット線の電位の変化を増幅するセン
スアンプ、そのセンスアンプの出力をプリチャージ信号
が「０」の期間にラッチするデータラッチ回路、メモリ
ブロック選択信号とリファレンス電圧ＯＮ信号を受けて
センスアンプ停止信号を生成するＮＡＮＤ回路、各ビッ
ト線をディスチャージするためにセンスアンプ停止信号
を受けてそのビット線を接地するそれぞれのビット線に
接続されたｎＭＯＳトランジスタ、センスアンプにリフ
ァレンス電圧を供給するリファレンス電圧発生回路とに
よって構成されていてもよい。
装置は、アドレスを入力しデータを出力する２個のメモ
リブロック、アドレス最上位によりメモリブロックの出
力を選択する２個のトライステートバッファ、メモリブ
ロックの選択信号を生成しトライステートバッファを制
御するインバータ回路とで構成され、それぞれのメモリ
ブロックは、アドレスをデコードするデコーダ回路、デ
ータが記憶されるメモリセル、そのメモリセルと接続す
るビット線、そのビット線の電位の変化を増幅するセン
スアンプ、そのセンスアンプの出力をプリチャージ信号
が「０」の期間にラッチするデータラッチ回路、メモリ
ブロック選択信号とリファレンス電圧ＯＮ信号を受けて
センスアンプ停止信号を生成するＮＡＮＤ回路、各ビッ
ト線をディスチャージするためにセンスアンプ停止信号
を受けてそのビット線を接地するそれぞれのビット線に
接続されたｎＭＯＳトランジスタ、センスアンプにリフ
ァレンス電圧を供給するリファレンス電圧発生回路とに
よって構成されていてもよい。
【００３０】また、ビット線はメモリセルと接続する複
数のビット線から所定のビット線を選択してセンスアン
プに接続可能なＹセレクタ回路を有していてもよい。
数のビット線から所定のビット線を選択してセンスアン
プに接続可能なＹセレクタ回路を有していてもよい。
【００３１】この場合、切替手段が、メモリブロックが
非選択状態の場合にセンスアンプにセンスアンプ停止信
号を出力する論理回路であり、放電手段が、メモリセル
に接続するそれぞれのビット線とセンスアンプに接続す
るビット線とに接続され、そのビット線が非選択状態の
場合にそのビット線を接地するＭＯＳトランジスタ回路
であってもよい。
非選択状態の場合にセンスアンプにセンスアンプ停止信
号を出力する論理回路であり、放電手段が、メモリセル
に接続するそれぞれのビット線とセンスアンプに接続す
るビット線とに接続され、そのビット線が非選択状態の
場合にそのビット線を接地するＭＯＳトランジスタ回路
であってもよい。
【００３２】その一つの実施の態様としては、メモリブ
ロックは、アドレスをデコードしワード線を選択するＸ
デコーダ回路と、選択したそのワード線に対応して所定
の２本のビット線をアクティブにするメモリセルと、メ
モリセルと接続する２本のビット線から所定のビット線
を選択するＹセレクタ回路と、そのＹセレクタ回路で選
択されたビット線の変化を増幅するセンスアンプと、セ
ンスアンプの出力をプリチャージ信号が「０」の期間ラ
ッチするデータラッチ回路と、リファレンス電圧発生回
路と、選択信号を受けてセンスアンプとＹセレクタ回路
とにセンスアンプ停止信号を出力するＮＡＮＤ回路とで
構成され、Ｙセレクタ回路は、メモリセルと接続する２
本のビット線をセンスアンプに接続する１本のビット線
に選択的に接続するための２個のｎＭＯＳトランジスタ
と１個のインバータ回路と、３本のビット線をディスチ
ャージするための３個のｎＭＯＳトランジスタと、メモ
リセルと接続する２本のビット線を選択的にディスチャ
ージする信号を作成する２個のＯＲ回路とから構成され
ていてもよい。
ロックは、アドレスをデコードしワード線を選択するＸ
デコーダ回路と、選択したそのワード線に対応して所定
の２本のビット線をアクティブにするメモリセルと、メ
モリセルと接続する２本のビット線から所定のビット線
を選択するＹセレクタ回路と、そのＹセレクタ回路で選
択されたビット線の変化を増幅するセンスアンプと、セ
ンスアンプの出力をプリチャージ信号が「０」の期間ラ
ッチするデータラッチ回路と、リファレンス電圧発生回
路と、選択信号を受けてセンスアンプとＹセレクタ回路
とにセンスアンプ停止信号を出力するＮＡＮＤ回路とで
構成され、Ｙセレクタ回路は、メモリセルと接続する２
本のビット線をセンスアンプに接続する１本のビット線
に選択的に接続するための２個のｎＭＯＳトランジスタ
と１個のインバータ回路と、３本のビット線をディスチ
ャージするための３個のｎＭＯＳトランジスタと、メモ
リセルと接続する２本のビット線を選択的にディスチャ
ージする信号を作成する２個のＯＲ回路とから構成され
ていてもよい。
【００３３】本発明は、高速マイコンに搭載される半導
体メモリ装置において、複数のメモリブロックを搭載し
た構成の場合に、アクセスする必要のないメモリブロッ
クのセンスアンプが動作をしないようにすると同時にビ
ット線をロウレベルに設定する回路を設けたことを特徴
としている。
体メモリ装置において、複数のメモリブロックを搭載し
た構成の場合に、アクセスする必要のないメモリブロッ
クのセンスアンプが動作をしないようにすると同時にビ
ット線をロウレベルに設定する回路を設けたことを特徴
としている。
【００３４】メモリブロック選択信号はメモリブロック
を排他的に選択し、選択されない方のメモリブロックは
センスアンプを停止する。また、このときセンスアンプ
を停止している方のメモリブロックのビット線をディス
チャージし、ビット線をロウレベルに保つ。
を排他的に選択し、選択されない方のメモリブロックは
センスアンプを停止する。また、このときセンスアンプ
を停止している方のメモリブロックのビット線をディス
チャージし、ビット線をロウレベルに保つ。
【００３５】従って、選択されなかった方のメモリブロ
ックのセンスアンプが停止しているため、その分の消費
電力が抑えられる。また、センスアンプ停止中にビット
線がロウレベルに固定されているので、再び動作開始し
たときの誤動作がなくなるという効果が得られる。
ックのセンスアンプが停止しているため、その分の消費
電力が抑えられる。また、センスアンプ停止中にビット
線がロウレベルに固定されているので、再び動作開始し
たときの誤動作がなくなるという効果が得られる。
【００３６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の半導体メモリ装置のブロック構成図であり、図
２は図１のメモリブロックのブロック構成図である。
て図面を参照して説明する。図１は本発明の第１の実施
の形態の半導体メモリ装置のブロック構成図であり、図
２は図１のメモリブロックのブロック構成図である。
【００３７】図１に示されるように本発明の第１の実施
の形態の全体構成は、アドレスを入力しデータを出力す
るメモリブロック１０１、１０２、アドレス最上位１１
１でメモリブロック１０１、１０２の出力を選択するト
ライステートバッファ１０３、１０４、メモリブロック
１０２の選択信号を生成し、トライステートバッファ１
０４を制御するインバータ回路１０５とで構成される。
の形態の全体構成は、アドレスを入力しデータを出力す
るメモリブロック１０１、１０２、アドレス最上位１１
１でメモリブロック１０１、１０２の出力を選択するト
ライステートバッファ１０３、１０４、メモリブロック
１０２の選択信号を生成し、トライステートバッファ１
０４を制御するインバータ回路１０５とで構成される。
【００３８】また、図２に示されるように、本発明の第
１の実施の形態のメモリブロック１０１、１０２は、ア
ドレス２２０をデコードしてワード線２２１を選択する
デコーダ回路２１２、データが記憶されワード線２２１
からビット線２２２をアクティブにするメモリセル２１
１、ビット線２２２の電位の変化を増幅するセンスアン
プ２１０、センスアンプ２１０の出力をプリチャージ信
号ＰＲＩ＝０の期間にラッチするデータラッチ回路２０
９、ビット線２２２をディスチャージするためのｎＭＯ
Ｓトランジスタ２００〜２０６、センスアンプ停止信号
ＲＤを生成するＮＡＮＤ回路２０７、センスアンプ２１
０にリファレンス電圧ＲＲＥＦを供給するリファレンス
電圧発生回路２０８とによって構成される。ここで信号
ＰＲＩはデータラッチ回路２０９のクロックにも使われ
るプリチャージ信号、信号ＲＥＦＯＮはリファレンス電
圧発生ＯＮ信号、信号ＣＳはメモリブロック選択信号で
ある。
１の実施の形態のメモリブロック１０１、１０２は、ア
ドレス２２０をデコードしてワード線２２１を選択する
デコーダ回路２１２、データが記憶されワード線２２１
からビット線２２２をアクティブにするメモリセル２１
１、ビット線２２２の電位の変化を増幅するセンスアン
プ２１０、センスアンプ２１０の出力をプリチャージ信
号ＰＲＩ＝０の期間にラッチするデータラッチ回路２０
９、ビット線２２２をディスチャージするためのｎＭＯ
Ｓトランジスタ２００〜２０６、センスアンプ停止信号
ＲＤを生成するＮＡＮＤ回路２０７、センスアンプ２１
０にリファレンス電圧ＲＲＥＦを供給するリファレンス
電圧発生回路２０８とによって構成される。ここで信号
ＰＲＩはデータラッチ回路２０９のクロックにも使われ
るプリチャージ信号、信号ＲＥＦＯＮはリファレンス電
圧発生ＯＮ信号、信号ＣＳはメモリブロック選択信号で
ある。
【００３９】信号ＲＥＦＯＮと信号ＣＳによってセンス
アンプ停止信号ＲＤが生成されている点と、その信号Ｒ
Ｄによってビット線２２２をディスチャージするｎＭＯ
Ｓトランジスタ２００〜２０６が存在することが特徴と
なっている。
アンプ停止信号ＲＤが生成されている点と、その信号Ｒ
Ｄによってビット線２２２をディスチャージするｎＭＯ
Ｓトランジスタ２００〜２０６が存在することが特徴と
なっている。
【００４０】図２のメモリブロックで用いられているセ
ンスアンプ２１０の回路は従来技術の図８と同様の構成
であるのでここでは説明を省略する。
ンスアンプ２１０の回路は従来技術の図８と同様の構成
であるのでここでは説明を省略する。
【００４１】次に本発明の第１の実施の形態の全体の動
作を図１、図２、図３を用いて説明する。図３は本発明
の第１の実施の形態のアドレス最上位によりセンスアン
プを停止させる動作のタイムチャートである。また、セ
ンスアンプの回路は従来技術の図８と同様の構成であ
り、その動作のタイミングチャートも図９と同じなので
図８と図９も参照する。
作を図１、図２、図３を用いて説明する。図３は本発明
の第１の実施の形態のアドレス最上位によりセンスアン
プを停止させる動作のタイムチャートである。また、セ
ンスアンプの回路は従来技術の図８と同様の構成であ
り、その動作のタイミングチャートも図９と同じなので
図８と図９も参照する。
【００４２】リファレンス電圧発生回路２０８はスイッ
チングに時間がかかるので信号ＲＥＦＯＮは常にＯＮさ
せておくものとする。
チングに時間がかかるので信号ＲＥＦＯＮは常にＯＮさ
せておくものとする。
【００４３】まず、図３においてアドレス最上位１１１
のビットが「０」の期間３０１〜３０４の説明を行う。
期間３０１においてここはプリチャージ期間であり、メ
モリブロック１０２において、選択信号ＣＳは「１」で
あり選択状態。したがってＮＡＮＤ回路２０７は「０」
を出力する。するとセンスアンプ停止信号ＲＤは「０」
となり、ｎＭＯＳトランジスタ２００〜２０６はすべて
ＯＦＦとなる。このときのセンスアンプ２１０はプリチ
ャージ状態で、ビット線２２２は電源電圧より低い設定
された電圧にプリチャージされる。
のビットが「０」の期間３０１〜３０４の説明を行う。
期間３０１においてここはプリチャージ期間であり、メ
モリブロック１０２において、選択信号ＣＳは「１」で
あり選択状態。したがってＮＡＮＤ回路２０７は「０」
を出力する。するとセンスアンプ停止信号ＲＤは「０」
となり、ｎＭＯＳトランジスタ２００〜２０６はすべて
ＯＦＦとなる。このときのセンスアンプ２１０はプリチ
ャージ状態で、ビット線２２２は電源電圧より低い設定
された電圧にプリチャージされる。
【００４４】一方、メモリブロック１０１においては、
選択信号ＣＳは「０」であり非選択状態である。従って
ＮＡＮＤ回路２０７は「１」を出力し、センスアンプ停
止信号ＲＤは「１」となるのでｎＭＯＳトランジスタ２
００〜２０６はすべてＯＮとなり、全てのビット線２２
２がディスチャージされロウレベルに固定される。ま
た、センスアンプ停止信号ＲＤが「１」なので、センス
アンプ２１０は停止する。
選択信号ＣＳは「０」であり非選択状態である。従って
ＮＡＮＤ回路２０７は「１」を出力し、センスアンプ停
止信号ＲＤは「１」となるのでｎＭＯＳトランジスタ２
００〜２０６はすべてＯＮとなり、全てのビット線２２
２がディスチャージされロウレベルに固定される。ま
た、センスアンプ停止信号ＲＤが「１」なので、センス
アンプ２１０は停止する。
【００４５】次に期間３０２を説明すると、メモリブロ
ック１０２においては選択信号ＣＳが「１」なので、セ
ンスアンプ２１０はサンプリング状態となり、ビット線
Ｓがディスチャージされ、センスアンプ出力ＳＯＵＴが
「１」となりメモリブロック出力ＯＵＴも期間３０２終
了間際に「１」となる。メモリブロック１０１において
は選択信号ＣＳが「０」なので、前記と同じようにセン
スアンプは停止し続ける。
ック１０２においては選択信号ＣＳが「１」なので、セ
ンスアンプ２１０はサンプリング状態となり、ビット線
Ｓがディスチャージされ、センスアンプ出力ＳＯＵＴが
「１」となりメモリブロック出力ＯＵＴも期間３０２終
了間際に「１」となる。メモリブロック１０１において
は選択信号ＣＳが「０」なので、前記と同じようにセン
スアンプは停止し続ける。
【００４６】期間３０３は期間３０１と全く同様にプリ
チャージ状態となり、期間３０４は期間３０２とほぼ同
様だが、ビット線Ｓが変化しないのでメモリブロック出
力ＯＵＴは「０」となる。
チャージ状態となり、期間３０４は期間３０２とほぼ同
様だが、ビット線Ｓが変化しないのでメモリブロック出
力ＯＵＴは「０」となる。
【００４７】次に、アドレス最上位１１１ビットが
「１」になった期間３０５〜３０８については、前記説
明でメモリブロック１０１，１０２が入れ替わっただけ
の全く同じような動作をする。
「１」になった期間３０５〜３０８については、前記説
明でメモリブロック１０１，１０２が入れ替わっただけ
の全く同じような動作をする。
【００４８】図３を従来技術の図１２と比較して本発明
と従来技術の半導体メモリ装置の相違点について説明す
る。従来技術ではビット線はセンスアンプから切り離さ
れた状態であっても、他の信号からのカップリングや外
来ノイズの影響で電荷がチャージアップされる可能性が
ある。このためビット線があらかじめ設定した電位より
も高い電位にチャージアップされてしまうため、これを
ディスチャージするのに本来より時間がかってしまう。
従ってセンスアンプ出力ＳＯＵＴの変化が遅れ、結局デ
ータラッチ回路には誤ったデータ「０」がラッチされて
しまうという問題があった。
と従来技術の半導体メモリ装置の相違点について説明す
る。従来技術ではビット線はセンスアンプから切り離さ
れた状態であっても、他の信号からのカップリングや外
来ノイズの影響で電荷がチャージアップされる可能性が
ある。このためビット線があらかじめ設定した電位より
も高い電位にチャージアップされてしまうため、これを
ディスチャージするのに本来より時間がかってしまう。
従ってセンスアンプ出力ＳＯＵＴの変化が遅れ、結局デ
ータラッチ回路には誤ったデータ「０」がラッチされて
しまうという問題があった。
【００４９】これに対し本発明の第１の実施の形態では
センスアンプから切り離された状態のビット線は、メモ
リブロック選択信号ＣＳにより作動するｎＭＯＳトラン
ジスタ２００〜２０６によりディスチャージされるの
で、ビット線をロウレベルに保たれる。従って、選択さ
れなかった方のメモリブロックのセンスアンプが停止し
ているため、その分の消費電力が抑えられ、また、セン
スアンプ停止中にビット線がロウレベルに固定されてい
るので、再び動作開始したときの誤動作がなくなるとい
う効果が得られる。
センスアンプから切り離された状態のビット線は、メモ
リブロック選択信号ＣＳにより作動するｎＭＯＳトラン
ジスタ２００〜２０６によりディスチャージされるの
で、ビット線をロウレベルに保たれる。従って、選択さ
れなかった方のメモリブロックのセンスアンプが停止し
ているため、その分の消費電力が抑えられ、また、セン
スアンプ停止中にビット線がロウレベルに固定されてい
るので、再び動作開始したときの誤動作がなくなるとい
う効果が得られる。
【００５０】次に本発明の第２の実施の形態について説
明する。図４は本発明の第２の実施の形態のメモリブロ
ックのブロック構成図である。その基本的構成は図２の
第１の実施の形態のメモリブロックと同様であるが、Ｙ
セレクタ回路４１３によってビット線Ｓ４２２が分割さ
れている。図５は図４のＹセレクタ回路の回路図であ
る。半導体メモリ装置全体の構成は図１と同じである。
明する。図４は本発明の第２の実施の形態のメモリブロ
ックのブロック構成図である。その基本的構成は図２の
第１の実施の形態のメモリブロックと同様であるが、Ｙ
セレクタ回路４１３によってビット線Ｓ４２２が分割さ
れている。図５は図４のＹセレクタ回路の回路図であ
る。半導体メモリ装置全体の構成は図１と同じである。
【００５１】図４に示すように、本発明の第２の実施例
の形態のメモリブロックは、アドレス４２０をデコード
しワード線４２１を選択するＸデコーダ回路４１２と、
選択したワード線４２１に対応してビット線４２３Ｂ
１、Ｂ２、をアクティブにするメモリセル４１１と、メ
モリセル４１１と接続するビット線４２３Ｂ１、Ｂ２か
らセンスアンプ４１０に接続するビット線Ｓ４２２を選
択するＹセレクタ回路４１３と、ビット線の変化を増幅
するセンスアンプ回路４１０と、センスアンプ出力をプ
リチャージ信号ＰＲＩ＝０の期間ラッチするデータラッ
チ回路４０９とリファレンス電圧発生回路４０８とＮＡ
ＮＤ回路４０７とで構成される。
の形態のメモリブロックは、アドレス４２０をデコード
しワード線４２１を選択するＸデコーダ回路４１２と、
選択したワード線４２１に対応してビット線４２３Ｂ
１、Ｂ２、をアクティブにするメモリセル４１１と、メ
モリセル４１１と接続するビット線４２３Ｂ１、Ｂ２か
らセンスアンプ４１０に接続するビット線Ｓ４２２を選
択するＹセレクタ回路４１３と、ビット線の変化を増幅
するセンスアンプ回路４１０と、センスアンプ出力をプ
リチャージ信号ＰＲＩ＝０の期間ラッチするデータラッ
チ回路４０９とリファレンス電圧発生回路４０８とＮＡ
ＮＤ回路４０７とで構成される。
【００５２】また、Ｙセレクタ回路４１３は図５に示す
ように、各ビット線をディスチャージするｎＭＯＳトラ
ンジスタ５０１〜５０３と、ビット線Ｂ１、Ｂ２をビッ
ト線Ｓに選択的に接続するためのｎＭＯＳトランジスタ
５０４、５０５とインバータ回路５０８と、ビット線Ｂ
１、Ｂ２をディスチャージする信号を作成するＯＲ回路
５０６、５０７とから構成されている。
ように、各ビット線をディスチャージするｎＭＯＳトラ
ンジスタ５０１〜５０３と、ビット線Ｂ１、Ｂ２をビッ
ト線Ｓに選択的に接続するためのｎＭＯＳトランジスタ
５０４、５０５とインバータ回路５０８と、ビット線Ｂ
１、Ｂ２をディスチャージする信号を作成するＯＲ回路
５０６、５０７とから構成されている。
【００５３】Ｙセレクタ回路は図５に示す通り、センス
アンプ停止信号ＲＤ＝０で、アドレス信号ＡＤ＝１の場
合、ｎＭＯＳトランジスタ５０４がＯＮしてビット線Ｂ
１がビット線Ｓに接続され、ＯＲ回路５０７の出力が
「１」になるのでｎＭＯＳトランジスタ５０３がＯＮし
ビット線Ｂ２はディスチャージされる。
アンプ停止信号ＲＤ＝０で、アドレス信号ＡＤ＝１の場
合、ｎＭＯＳトランジスタ５０４がＯＮしてビット線Ｂ
１がビット線Ｓに接続され、ＯＲ回路５０７の出力が
「１」になるのでｎＭＯＳトランジスタ５０３がＯＮし
ビット線Ｂ２はディスチャージされる。
【００５４】センスアンプ停止信号ＲＤ＝０で、アドレ
ス信号ＡＤ＝０の場合、インバータ回路５０８が「１」
を出力するので、ｎＭＯＳトランジスタ５０５がＯＮし
てビット線Ｂ２がビット線Ｓに接続され、ＯＲ回路５０
６の出力が「１」になるのでｎＭＯＳトランジスタ５０
２がＯＮしビット線Ｂ１はディスチャージされる。
ス信号ＡＤ＝０の場合、インバータ回路５０８が「１」
を出力するので、ｎＭＯＳトランジスタ５０５がＯＮし
てビット線Ｂ２がビット線Ｓに接続され、ＯＲ回路５０
６の出力が「１」になるのでｎＭＯＳトランジスタ５０
２がＯＮしビット線Ｂ１はディスチャージされる。
【００５５】またＲＤ＝１の場合、ＯＲ回路５０６、５
０７の出力が「１」になるのでビット線Ｓ，Ｂ１，Ｂ２
がディスチャージされる。
０７の出力が「１」になるのでビット線Ｓ，Ｂ１，Ｂ２
がディスチャージされる。
【００５６】Ｙセレクタ回路を持ったメモリブロックで
は、Ｙセレクタで切り離された方のビット線は、従来例
と同様にカップリングや外来ノイズによりチャージアッ
プされる可能性があるので、本実施例のように選択され
ていない方のビット線をディスチャージしておく回路を
付加することにより、常に所定の設定されたプリチャー
ジ電圧を得ることができ、従って高速動作が可能にな
る。
は、Ｙセレクタで切り離された方のビット線は、従来例
と同様にカップリングや外来ノイズによりチャージアッ
プされる可能性があるので、本実施例のように選択され
ていない方のビット線をディスチャージしておく回路を
付加することにより、常に所定の設定されたプリチャー
ジ電圧を得ることができ、従って高速動作が可能にな
る。
【００５７】なお、上述の実施の形態では、説明を簡単
にするためにメモリブロックを２つとし、アドレス最上
位のみでブロックを切り替えられるようなメモリサイズ
を想定して説明を行ったが、どんなメモリサイズでも、
また二つ以上のメモリブロックを使った場合でも、アド
レスをデコードして各々のメモリブロックを排他的に選
択するようにすれば、同様な効果が得られることは明白
である。
にするためにメモリブロックを２つとし、アドレス最上
位のみでブロックを切り替えられるようなメモリサイズ
を想定して説明を行ったが、どんなメモリサイズでも、
また二つ以上のメモリブロックを使った場合でも、アド
レスをデコードして各々のメモリブロックを排他的に選
択するようにすれば、同様な効果が得られることは明白
である。
【００５８】また第２の実施形態ではＹセレクタにメモ
リセルから２本のビット線が接続する例で説明したが、
２本以上のビット線を接続する場合でも、アドレスをデ
コードして各々のビット線を排他的に選択するようにす
れば、同様な効果が得られることは明白である。
リセルから２本のビット線が接続する例で説明したが、
２本以上のビット線を接続する場合でも、アドレスをデ
コードして各々のビット線を排他的に選択するようにす
れば、同様な効果が得られることは明白である。
【００５９】
【発明の効果】以上説明したように、本発明による非選
択メモリブロックのビット線をディスチャージする構成
の半導体メモリ装置を用いることによって高速動作に支
障を生ずることなくアドレスによってメモリブロック内
のセンスアンプを動作／停止状態に切り替えることが可
能となったので、センスアンプで消費される電流を削減
することができるという第１の効果がある。
択メモリブロックのビット線をディスチャージする構成
の半導体メモリ装置を用いることによって高速動作に支
障を生ずることなくアドレスによってメモリブロック内
のセンスアンプを動作／停止状態に切り替えることが可
能となったので、センスアンプで消費される電流を削減
することができるという第１の効果がある。
【００６０】また、メモリブロック非選択時に、ビット
線はディスチャージされているので、非選択時にビット
線に他の信号とのカップリングや外来ノイズなどによっ
て余計な電荷がチャージアップされる可能性がなくな
る。従って、再び選択され動作を始めた時にビット線に
所定のプリチャージ電圧が得られるので、動作が遅くな
って誤動作してしまう可能性がない。つまり、常に高速
動作が可能になるという第２の効果がある。
線はディスチャージされているので、非選択時にビット
線に他の信号とのカップリングや外来ノイズなどによっ
て余計な電荷がチャージアップされる可能性がなくな
る。従って、再び選択され動作を始めた時にビット線に
所定のプリチャージ電圧が得られるので、動作が遅くな
って誤動作してしまう可能性がない。つまり、常に高速
動作が可能になるという第２の効果がある。
【図１】本発明の第１の実施の形態の半導体メモリ装置
のブロック構成図である。
のブロック構成図である。
【図２】図１のメモリブロックのブロック構成図であ
る。
る。
【図３】本発明の第１の実施の形態のアドレス最上位に
よりセンスアンプを停止させる動作のタイムチャートで
ある。
よりセンスアンプを停止させる動作のタイムチャートで
ある。
【図４】本発明の第２の実施の形態のメモリブロックの
ブロック構成図である。
ブロック構成図である。
【図５】図４のＹセレクタ回路の回路図である。
【図６】従来技術の半導体メモリ装置のブロック構成図
である。
である。
【図７】図６のメモリブロックのブロック構成図であ
る。
る。
【図８】図７のセンスアンプの回路図である。
【図９】図８のセンスアンプの回路のタイミングチャー
トである。
トである。
【図１０】アドレス最上位によりセンスアンプを停止さ
せる半導体メモリ装置のブロック構成図である。
せる半導体メモリ装置のブロック構成図である。
【図１１】アドレス最上位によりセンスアンプを停止さ
せるメモリブロックのブロック構成図である。
せるメモリブロックのブロック構成図である。
【図１２】アドレス最上位によりセンスアンプを停止さ
せる動作のタイムチャートである。
せる動作のタイムチャートである。
１０１、１０２、６０１、６０２、１００１、１００２
メモリブロック １０３、１０４、６０３、６０４、１００３、１００４
トライステートバッファ １０５、６０５、１００５ インバータ回路 １１０、６１０、１０１０ アドレスバス １１１、６１１、１０１１ アドレス最上位 １２０、６２０、１０２０ データバス ２００〜２０６ ｎＭＯＳトランジスタ ２０７、４０７、１１０７ ＮＡＮＤ回路 ２０８、４０８、７０８、１１０８ リファレンス電
圧発生回路 ２０９、４０９、７０９、１１０９ データラッチ回
路 ２１０、４１０、７１０、１１１０ センスアンプ ２１１、４１１、７１１、１１１１ メモリセル ２１２、７１２、１１１２ デコーダ回路 ２２０、４２０、７２０、１１２０ アドレス ２２１、４２１、７２１、１１２１ ワード線 ２２２、４２２、４２３、７２２、１１２２ ビット
線 ３０１〜３１１、１２０１〜１２１１ 期間 ４１２ Ｘデコーダ回路 ４１３ Ｙセレクタ回路 ５０１〜５０５ ｎＭＯＳトランジスタ ５０６、５０７ ＯＲ回路 ５０８、７０６ インバータ回路 ８０１ ＮＯＲ回路 ８０２〜８０６ ｐＮＯＳトランジスタ ８０７〜８１１ ｎＭＯＳトランジスタ ８１２、８１３ インバータ ９０１、９０３ プリチャージ期間 ９０２、９０４ サンプリング期間 ９０５ ビット線プリチャージ状態 ＡＤ アドレス信号 Ｂ１、Ｂ２、Ｓ ビット線 ＣＳ メモリブロック選択信号 ＯＵＴ メモリブロック出力 ＰＲＩ プリチャージ信号 ＲＤ センスアンプ停止信号 ＲＥＦＯＮ リファレンス電圧ＯＮ信号 ＲＲＦＦ リファレンス信号 ＳＯＵＴ センスアンプ出力
メモリブロック １０３、１０４、６０３、６０４、１００３、１００４
トライステートバッファ １０５、６０５、１００５ インバータ回路 １１０、６１０、１０１０ アドレスバス １１１、６１１、１０１１ アドレス最上位 １２０、６２０、１０２０ データバス ２００〜２０６ ｎＭＯＳトランジスタ ２０７、４０７、１１０７ ＮＡＮＤ回路 ２０８、４０８、７０８、１１０８ リファレンス電
圧発生回路 ２０９、４０９、７０９、１１０９ データラッチ回
路 ２１０、４１０、７１０、１１１０ センスアンプ ２１１、４１１、７１１、１１１１ メモリセル ２１２、７１２、１１１２ デコーダ回路 ２２０、４２０、７２０、１１２０ アドレス ２２１、４２１、７２１、１１２１ ワード線 ２２２、４２２、４２３、７２２、１１２２ ビット
線 ３０１〜３１１、１２０１〜１２１１ 期間 ４１２ Ｘデコーダ回路 ４１３ Ｙセレクタ回路 ５０１〜５０５ ｎＭＯＳトランジスタ ５０６、５０７ ＯＲ回路 ５０８、７０６ インバータ回路 ８０１ ＮＯＲ回路 ８０２〜８０６ ｐＮＯＳトランジスタ ８０７〜８１１ ｎＭＯＳトランジスタ ８１２、８１３ インバータ ９０１、９０３ プリチャージ期間 ９０２、９０４ サンプリング期間 ９０５ ビット線プリチャージ状態 ＡＤ アドレス信号 Ｂ１、Ｂ２、Ｓ ビット線 ＣＳ メモリブロック選択信号 ＯＵＴ メモリブロック出力 ＰＲＩ プリチャージ信号 ＲＤ センスアンプ停止信号 ＲＥＦＯＮ リファレンス電圧ＯＮ信号 ＲＲＦＦ リファレンス信号 ＳＯＵＴ センスアンプ出力
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年４月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体メモリ回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項３】 前記切替手段が、前記メモリブロックが
非選択状態の場合に前記センスアンプにセンスアンプ停
止信号を出力する論理回路であり、 前記放電手段が、前記メモリブロックが非選択状態の場
合に複数の前記ビット線を接地する、それぞれの該ビッ
ト線に接続されたＭＯＳトランジスタ回路である、請求
項１に記載の半導体メモリ回路。
非選択状態の場合に前記センスアンプにセンスアンプ停
止信号を出力する論理回路であり、 前記放電手段が、前記メモリブロックが非選択状態の場
合に複数の前記ビット線を接地する、それぞれの該ビッ
ト線に接続されたＭＯＳトランジスタ回路である、請求
項１に記載の半導体メモリ回路。
【請求項６】 前記切替手段が、前記メモリブロックが
非選択状態の場合に前記センスアンプにセンスアンプ停
止信号を出力する論理回路であり、 前記放電手段が、前記メモリセルに接続するそれぞれの
前記ビット線と前記センスアンプに接続する前記ビット
線とに接続され、該ビット線が非選択状態の場合に該ビ
ット線を接地するＭＯＳトランジスタ回路である、請求
項４に記載の半導体メモリ回路。
非選択状態の場合に前記センスアンプにセンスアンプ停
止信号を出力する論理回路であり、 前記放電手段が、前記メモリセルに接続するそれぞれの
前記ビット線と前記センスアンプに接続する前記ビット
線とに接続され、該ビット線が非選択状態の場合に該ビ
ット線を接地するＭＯＳトランジスタ回路である、請求
項４に記載の半導体メモリ回路。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ回路に
関し、特にセンスアンプの消費電流が少なく誤動作が防
げ高速動作が可能な半導体メモリ回路に関する。
関し、特にセンスアンプの消費電流が少なく誤動作が防
げ高速動作が可能な半導体メモリ回路に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】近年、マイコンに搭載される半導体メモ
リ回路（以下メモリと略称する）の容量は年々増加して
いる。
リ回路（以下メモリと略称する）の容量は年々増加して
いる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】従来技術の高速な半導体メモリ回路は図６
に示されるような全体構成で、そのメモリブロックは図
７に示すような構成になっていた。またここで使用され
るセンスアンプ回路は図８のような構成になっている。
即ち、図６は従来技術の半導体メモリ回路のブロック構
成図であり、図７は図６のメモリブロックのブロック構
成図であり、図８は図７のセンスアンプの回路図であ
る。
に示されるような全体構成で、そのメモリブロックは図
７に示すような構成になっていた。またここで使用され
るセンスアンプ回路は図８のような構成になっている。
即ち、図６は従来技術の半導体メモリ回路のブロック構
成図であり、図７は図６のメモリブロックのブロック構
成図であり、図８は図７のセンスアンプの回路図であ
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】次に従来の構成でアドレス最上位によって
センスアンプを停止させるには図１０の全体構成でメモ
リブロックは図１１のような構成とすることが考えられ
る。この時の動作を図１０と図１１と図１２を用いて説
明する。図１０はアドレス最上位によりセンスアンプを
停止させる半導体メモリ回路のブロック構成図であり、
図１１はアドレス最上位によりセンスアンプを停止させ
るメモリブロックのブロック構成図であり、図１２はア
ドレス最上位によりセンスアンプを停止させる動作のタ
イムチャートであり、図１２中実線は誤動作波形、点線
は理想波形を表す。
センスアンプを停止させるには図１０の全体構成でメモ
リブロックは図１１のような構成とすることが考えられ
る。この時の動作を図１０と図１１と図１２を用いて説
明する。図１０はアドレス最上位によりセンスアンプを
停止させる半導体メモリ回路のブロック構成図であり、
図１１はアドレス最上位によりセンスアンプを停止させ
るメモリブロックのブロック構成図であり、図１２はア
ドレス最上位によりセンスアンプを停止させる動作のタ
イムチャートであり、図１２中実線は誤動作波形、点線
は理想波形を表す。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】本発明の目的は、センスアンプの消費電流
が少なく誤動作が防げ高速動作が可能な半導体メモリ回
路を提供することにある。
が少なく誤動作が防げ高速動作が可能な半導体メモリ回
路を提供することにある。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】
【課題を解決するための手段】本発明の半導体メモリ回
路は、複数のメモリブロックと、アドレス信号により前
記メモリブロックを選択する選択手段とを備えた半導体
メモリ回路であって、メモリブロックは、複数のワード
線と複数のビット線の交点に配列されてデータが記憶さ
れる複数のメモリセルと、そのビット線の電位の変化を
増幅するセンスアンプとを備え、メモリブロックには、
さらに選択手段の出力に対応してセンスアンプの活性状
態を制御するセンスアンプ制御手段と、そのセンスアン
プ制御手段で非活性状態にされたセンスアンプに接続す
るビット線をディスチャージするための放電手段とを有
している。
路は、複数のメモリブロックと、アドレス信号により前
記メモリブロックを選択する選択手段とを備えた半導体
メモリ回路であって、メモリブロックは、複数のワード
線と複数のビット線の交点に配列されてデータが記憶さ
れる複数のメモリセルと、そのビット線の電位の変化を
増幅するセンスアンプとを備え、メモリブロックには、
さらに選択手段の出力に対応してセンスアンプの活性状
態を制御するセンスアンプ制御手段と、そのセンスアン
プ制御手段で非活性状態にされたセンスアンプに接続す
るビット線をディスチャージするための放電手段とを有
している。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】メモリブロックは、センスアンプの出力を
所定の期間にラッチするデータラッチ回路を有していて
もよく、切替手段が、メモリブロックが非選択状態の場
合にセンスアンプにセンスアンプ停止信号を出力する論
理回路であり、放電手段が、メモリブロックが非選択状
態の場合に複数のビット線を接地する、それぞれのその
ビット線に接続されたＭＯＳトランジスタ回路であって
もよい。
所定の期間にラッチするデータラッチ回路を有していて
もよく、切替手段が、メモリブロックが非選択状態の場
合にセンスアンプにセンスアンプ停止信号を出力する論
理回路であり、放電手段が、メモリブロックが非選択状
態の場合に複数のビット線を接地する、それぞれのその
ビット線に接続されたＭＯＳトランジスタ回路であって
もよい。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】一つの実施の態様としては、半導体メモリ
回路は、アドレスを入力しデータを出力する２個のメモ
リブロック、アドレス最上位によりメモリブロックの出
力を選択する２個のトライステートバッファ、メモリブ
ロックの選択信号を生成しトライステートバッファを制
御するインバータ回路とで構成され、それぞれのメモリ
ブロックは、アドレスをデコードするデコーダ回路、デ
ータが記憶されるメモリセル、そのメモリセルと接続す
るビット線、そのビット線の電位の変化を増幅するセン
スアンプ、そのセンスアンプの出力をプリチャージ信号
が「０」の期間にラッチするデータラッチ回路、メモリ
ブロック選択信号とリファレンス電圧ＯＮ信号を受けて
センスアンプ停止信号を生成するＮＡＮＤ回路、各ビッ
ト線をディスチャージするためにセンスアンプ停止信号
を受けてそのビット線を接地するそれぞれのビット線に
接続されたｎＭＯＳトランジスタ、センスアンプにリフ
ァレンス電圧を供給するリファレンス電圧発生回路とに
よって構成されていてもよい。
回路は、アドレスを入力しデータを出力する２個のメモ
リブロック、アドレス最上位によりメモリブロックの出
力を選択する２個のトライステートバッファ、メモリブ
ロックの選択信号を生成しトライステートバッファを制
御するインバータ回路とで構成され、それぞれのメモリ
ブロックは、アドレスをデコードするデコーダ回路、デ
ータが記憶されるメモリセル、そのメモリセルと接続す
るビット線、そのビット線の電位の変化を増幅するセン
スアンプ、そのセンスアンプの出力をプリチャージ信号
が「０」の期間にラッチするデータラッチ回路、メモリ
ブロック選択信号とリファレンス電圧ＯＮ信号を受けて
センスアンプ停止信号を生成するＮＡＮＤ回路、各ビッ
ト線をディスチャージするためにセンスアンプ停止信号
を受けてそのビット線を接地するそれぞれのビット線に
接続されたｎＭＯＳトランジスタ、センスアンプにリフ
ァレンス電圧を供給するリファレンス電圧発生回路とに
よって構成されていてもよい。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】本発明は、高速マイコンに搭載される半導
体メモリ回路において、 複数のメモリブロックを搭載
した構成の場合に、 アクセスする必要のないメモリブ
ロックのセンスアンプが動作をしないようにすると同時
に ビット線をロウレベルに設定する回路を設けたこと
を特徴としている。
体メモリ回路において、 複数のメモリブロックを搭載
した構成の場合に、 アクセスする必要のないメモリブ
ロックのセンスアンプが動作をしないようにすると同時
に ビット線をロウレベルに設定する回路を設けたこと
を特徴としている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の半導体メモリ回路のブロック構成図であり、図
２は図１のメモリブロックのブロック構成図である。
て図面を参照して説明する。図１は本発明の第１の実施
の形態の半導体メモリ回路のブロック構成図であり、図
２は図１のメモリブロックのブロック構成図である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】図３を従来技術の図１２と比較して本発明
と従来技術の半導体メモリ回路の相違点について説明す
る。従来技術ではビット線はセンスアンプから切り離さ
れた状態であっても、他の信号からのカップリングや外
来ノイズの影響で電荷がチャージアップされる可能性が
ある。このためビット線があらかじめ設定した電位より
も高い電位にチャージアップされてしまうため、これを
ディスチャージするのに本来より時間がかってしまう。
従ってセンスアンプ出力ＳＯＵＴの変化が遅れ、結局
データラッチ回路には誤ったデータ「０」がラッチされ
てしまうという問題があった。
と従来技術の半導体メモリ回路の相違点について説明す
る。従来技術ではビット線はセンスアンプから切り離さ
れた状態であっても、他の信号からのカップリングや外
来ノイズの影響で電荷がチャージアップされる可能性が
ある。このためビット線があらかじめ設定した電位より
も高い電位にチャージアップされてしまうため、これを
ディスチャージするのに本来より時間がかってしまう。
従ってセンスアンプ出力ＳＯＵＴの変化が遅れ、結局
データラッチ回路には誤ったデータ「０」がラッチされ
てしまうという問題があった。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】次に本発明の第２の実施の形態について説
明する。図４は本発明の第２の実施の形態のメモリブロ
ックのブロック構成図である。その基本的構成は図２の
第１の実施の形態のメモリブロックと同様であるが、Ｙ
セレクタ回路４１３によってビット線Ｓ４２２が分割さ
れている。図５は図４のＹセレクタ回路の回路図であ
る。半導体メモリ回路全体の構成は図１と同じである。
明する。図４は本発明の第２の実施の形態のメモリブロ
ックのブロック構成図である。その基本的構成は図２の
第１の実施の形態のメモリブロックと同様であるが、Ｙ
セレクタ回路４１３によってビット線Ｓ４２２が分割さ
れている。図５は図４のＹセレクタ回路の回路図であ
る。半導体メモリ回路全体の構成は図１と同じである。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】
【発明の効果】以上説明したように、本発明による非選
択メモリブロックのビット線をディスチャージする構成
の半導体メモリ回路を用いることによって高速動作に支
障を生ずることなくアドレスによってメモリブロック内
のセンスアンプを動作／停止状態に切り替えることが可
能となったので、センスアンプで消費される電流を削減
することができるという第１の効果がある。
択メモリブロックのビット線をディスチャージする構成
の半導体メモリ回路を用いることによって高速動作に支
障を生ずることなくアドレスによってメモリブロック内
のセンスアンプを動作／停止状態に切り替えることが可
能となったので、センスアンプで消費される電流を削減
することができるという第１の効果がある。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】本発明の第１の実施の形態の半導体メモリ回路
のブロック構成図である。
のブロック構成図である。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】従来技術の半導体メモリ回路のブロック構成図
である。
である。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】アドレス最上位によりセンスアンプを停止さ
せる半導体メモリ回路のブロック構成図である。
せる半導体メモリ回路のブロック構成図である。
Claims (6)
- 【請求項１】 複数のメモリブロックを備えた半導体メ
モリ装置であって、 前記半導体メモリ装置は、データが記憶されるメモリセ
ルと該メモリセルと接続するビット線の電位の変化を増
幅するセンスアンプと該センスアンプの出力を所定の期
間にラッチするデータラッチ回路とを有する複数の前記
メモリブロック、およびアドレスのデコードにより前記
メモリブロックを選択する選択手段を備え、 前記メモリブロックには、該メモリブロックが非選択状
態のときに該メモリブロックの前記センスアンプを動作
状態から停止状態に切り替える切替手段と、該センスア
ンプに接続する前記ビット線をディスチャージするため
の放電手段とを有することを特徴とする半導体メモリ装
置。 - 【請求項２】 前記切替手段が、前記メモリブロックが
非選択状態の場合に前記センスアンプにセンスアンプ停
止信号を出力する論理回路であり、 前記放電手段が、前記メモリブロックが非選択状態の場
合に複数の前記ビット線を接地する、それぞれの該ビッ
ト線に接続されたＭＯＳトランジスタ回路である、請求
項１に記載の半導体メモリ回路。 - 【請求項３】 前記半導体メモリ装置は、アドレスを入
力しデータを出力する２個の前記メモリブロック、アド
レス最上位により前記メモリブロックの出力を選択する
２個のトライステートバッファ、前記メモリブロックの
選択信号を生成し前記トライステートバッファを制御す
るインバータ回路とで構成され、 それぞれの前記メモリブロックは、アドレスをデコード
するデコーダ回路、データが記憶される前記メモリセ
ル、該メモリセルと接続する前記ビット線、該ビット線
の電位の変化を増幅する前記センスアンプ、該センスア
ンプの出力をプリチャージ信号が「０」の期間にラッチ
するデータラッチ回路、メモリブロック選択信号とリフ
ァレンス電圧ＯＮ信号を受けてセンスアンプ停止信号を
生成するＮＡＮＤ回路、各前記ビット線をディスチャー
ジするために前記センスアンプ停止信号を受けて該ビッ
ト線を接地するそれぞれのビット線に接続されたｎＭＯ
Ｓトランジスタ、前記センスアンプにリファレンス電圧
を供給するリファレンス電圧発生回路とによって構成さ
れる請求項２に記載の半導体メモリ回路。 - 【請求項４】 前記ビット線は前記メモリセルと接続す
る複数のビット線から所定のビット線を選択して前記セ
ンスアンプに接続可能なＹセレクタ回路を有する請求項
１に記載の半導体メモリ回路。 - 【請求項５】 前記切替手段が、前記メモリブロックが
非選択状態の場合に前記センスアンプにセンスアンプ停
止信号を出力する論理回路であり、 前記放電手段が、前記メモリセルに接続するそれぞれの
前記ビット線と前記センスアンプに接続する前記ビット
線とに接続され、該ビット線が非選択状態の場合に該ビ
ット線を接地するＭＯＳトランジスタ回路である、請求
項４に記載の半導体メモリ回路。 - 【請求項６】 前記メモリブロックは、アドレスをデコ
ードしワード線を選択するＸデコーダ回路と、選択した
該ワード線に対応して所定の２本の前記ビット線をアク
ティブにする前記メモリセルと、前記メモリセルと接続
する２本の前記ビット線から所定のビット線を選択する
Ｙセレクタ回路と、該Ｙセレクタ回路で選択されたビッ
ト線の変化を増幅するセンスアンプと、センスアンプの
出力をプリチャージ信号が「０」の期間ラッチする前記
データラッチ回路と、リファレンス電圧発生回路と、選
択信号を受けて前記センスアンプと前記Ｙセレクタ回路
とにセンスアンプ停止信号を出力するＮＡＮＤ回路とで
構成され、 前記Ｙセレクタ回路は、前記メモリセルと接続する２本
の前記ビット線を前記センスアンプに接続する１本のビ
ット線に選択的に接続するための２個のｎＭＯＳトラン
ジスタと１個のインバータ回路と、３本の前記ビット線
をディスチャージするための３個のｎＭＯＳトランジス
タと、前記メモリセルと接続する２本の前記ビット線を
選択的にディスチャージする信号を作成する２個のＯＲ
回路とから構成されている請求項５に記載の半導体メモ
リ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142801A JPH11339481A (ja) | 1998-05-25 | 1998-05-25 | 半導体メモリ回路 |
| US09/314,080 US6118714A (en) | 1998-05-25 | 1999-05-19 | Semiconductor memory circuit with bit lines discharging means |
| EP99109222A EP0961281A1 (en) | 1998-05-25 | 1999-05-21 | Semiconductor memory circuit |
| KR1019990018701A KR100307562B1 (ko) | 1998-05-25 | 1999-05-24 | 반도체 메모리 회로 |
| KR1019990018680A KR19990088510A (ko) | 1998-05-25 | 1999-05-24 | 반도체메모리회로 |
| CN99107552A CN1238561A (zh) | 1998-05-25 | 1999-05-25 | 半导体存储器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142801A JPH11339481A (ja) | 1998-05-25 | 1998-05-25 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11339481A true JPH11339481A (ja) | 1999-12-10 |
Family
ID=15323958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10142801A Pending JPH11339481A (ja) | 1998-05-25 | 1998-05-25 | 半導体メモリ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6118714A (ja) |
| EP (1) | EP0961281A1 (ja) |
| JP (1) | JPH11339481A (ja) |
| KR (2) | KR19990088510A (ja) |
| CN (1) | CN1238561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003077280A (ja) * | 2001-09-06 | 2003-03-14 | Sony Corp | 電子回路および半導体記憶装置 |
| KR100421905B1 (ko) * | 2001-05-15 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003272377A (ja) * | 2002-03-13 | 2003-09-26 | Fujitsu Ltd | 半導体記憶装置 |
| US7190626B2 (en) * | 2005-05-13 | 2007-03-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory system with bit-line discharging mechanism |
| US8619471B2 (en) | 2011-07-27 | 2013-12-31 | Micron Technology, Inc. | Apparatuses and methods including memory array data line selection |
| CN105304137A (zh) * | 2014-07-18 | 2016-02-03 | 北京兆易创新科技股份有限公司 | 存储器的读取电路、存储装置及存储器的读取方法 |
| US9570158B1 (en) | 2016-05-04 | 2017-02-14 | Qualcomm Incorporated | Output latch for accelerated memory access |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117178A (en) * | 1981-01-08 | 1982-07-21 | Nec Corp | Memory circuit |
| JPS5951075A (ja) * | 1982-09-03 | 1984-03-24 | 日本フルハ−フ株式会社 | 粉・粒体運搬用のアルミニウム製運搬容器 |
| JPH0666115B2 (ja) * | 1983-09-26 | 1994-08-24 | 株式会社東芝 | 半導体記憶装置 |
| US4634890A (en) * | 1984-09-06 | 1987-01-06 | Thomson Components-Mostek Corporation | Clamping circuit finding particular application between a single sided output of a computer memory and a differential amplifier sensing circuit |
| JPH05325569A (ja) * | 1992-05-27 | 1993-12-10 | Toshiba Corp | 半導体記憶装置 |
| JPH06103779A (ja) * | 1992-09-22 | 1994-04-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH09231766A (ja) * | 1996-02-26 | 1997-09-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH09265791A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | 半導体記憶装置 |
| JP3741231B2 (ja) * | 1996-06-10 | 2006-02-01 | 株式会社日立製作所 | 不揮発性記憶装置 |
| JPH10106266A (ja) * | 1996-09-25 | 1998-04-24 | Kawasaki Steel Corp | 半導体記憶装置 |
-
1998
- 1998-05-25 JP JP10142801A patent/JPH11339481A/ja active Pending
-
1999
- 1999-05-19 US US09/314,080 patent/US6118714A/en not_active Expired - Fee Related
- 1999-05-21 EP EP99109222A patent/EP0961281A1/en not_active Withdrawn
- 1999-05-24 KR KR1019990018680A patent/KR19990088510A/ko active Search and Examination
- 1999-05-24 KR KR1019990018701A patent/KR100307562B1/ko not_active IP Right Cessation
- 1999-05-25 CN CN99107552A patent/CN1238561A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421905B1 (ko) * | 2001-05-15 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2003077280A (ja) * | 2001-09-06 | 2003-03-14 | Sony Corp | 電子回路および半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1238561A (zh) | 1999-12-15 |
| US6118714A (en) | 2000-09-12 |
| KR19990088514A (ko) | 1999-12-27 |
| KR100307562B1 (ko) | 2001-09-26 |
| KR19990088510A (ko) | 1999-12-27 |
| EP0961281A1 (en) | 1999-12-01 |
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