KR100307562B1 - 반도체 메모리 회로 - Google Patents

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KR100307562B1
KR100307562B1 KR1019990018701A KR19990018701A KR100307562B1 KR 100307562 B1 KR100307562 B1 KR 100307562B1 KR 1019990018701 A KR1019990018701 A KR 1019990018701A KR 19990018701 A KR19990018701 A KR 19990018701A KR 100307562 B1 KR100307562 B1 KR 100307562B1
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이에나가다까시
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가네꼬 히사시
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Abstract

반도체 메모리 회로는 센스 증폭기에 의해 소비되는 전류를 감소시키고, 오동작을 방지하여 고속으로 동작할 수 있다. 반도체 메모리 회로는, 각각 디코더를 구비하는 복수의 메모리 블록과, 복수의 메모리 셀과, 비트 라인의 전위 변화를 증폭하는 복수의 센스 증폭기와, 센스 증폭기로부터의 출력을 래치하는 데이터 래치와, 비트 라인을 디스차아지하는 복수의 nMOS 트랜지스터와, 센스 증폭기 정지 신호 (RD) 를 발생하는 NAND 게이트와, 기준 전압 발생기를 갖는다. 메모리 블록 선택 신호 (CS) 에 응답하여, NAND 게이트는 센스 증폭기 정지 신호 (RD) 를 발생하고, 그 센스 증폭기 정지 신호는 nMOS 트랜지스터를 동작시켜 선택되지 않은 메모리 블록의 비트 라인을 디스차아지한다.

Description

반도체 메모리 회로 {SEMICONDUCTOR MEMORY CIRCUIT}
본 발명은 반도체 메모리 회로에 관한 것으로, 특히, 센스 증폭기에 의해 소비되는 전류가 감소하고 오동작이 방지되어 고속으로 동작할 수 있는 반도체 메모리 회로에 관한 것이다.
최근, 마이크로컴퓨터에 사용되는 반도체 메모리 회로 (이하, '메모리' 라함) 의 기억 용량은 해마다 증가하고 있다.
고속 마이크로컴퓨터의 메모리의 기억 용량의 증가는 워드 라인과 비트 라인의 부하 용량의 증가를 초래하고, 동작 속도를 감소시키게 된다. 그러므로, 소망의 동작 속도를 유지하기 위하여 메모리를 메모리 블록으로 분할해야할 필요가 있다.
종래의 고속 반도체 메모리 회로가 첨부된 도면의 도 1 에 도시되어 있고, 도 1 에 도시한 반도체 메모리 회로의 각각의 메모리 블록이 도 2 에 도시되어 있다. 도 3 은 메모리 블록에 사용되는 각각의 센스 증폭기를 나타낸다.
도 1 내지 도 3 에 도시한 바와 같이, 고속 마이크로컴퓨터에 사용되는 종래의 고속 반도체 메모리 회로는 메모리 블록 (601, 602), 어드레스 (611) 의 최상위 비트로 메모리 블록 (601, 602) 의 출력을 선택하는 3상 버퍼 (603, 604), 및 3상 버퍼 (604) 를 제어하는 인버터 (605) 를 구비한다.
메모리 블록 (601, 602) 의 각각은 어드레스 (720) 를 디코딩하여 워드 라인 (721) 을 선택하는 디코더 (712), 워드 라인 (721) 의 선택에 응답하여 대응하는 비트 라인 (722) 를 활성화시키는 복수의 메모리 셀 (711), 비트 라인 (722) 의 신호 변화를 증폭하는 센스 증폭기 (710) 의 어레이, 프리차아지 신호 (PRI) 가 PRI=0 인 기간동안 센스 증폭기 (710) 로부터의 출력 신호를 래치하는 데이터 래치 (709), 센스 증폭기 (710) 에 인가될 기준 전압 (RREF) 을 발생하는 기준 전압 발생기 (708), 및 인버터 (706) 를 구비한다.
센스 증폭기 (710) 의 각각은 복수의 nMOS 트랜지스터 (807-811), 복수의pMOS 트랜지스터 (802-806), NOR 게이트 (801), 및 한쌍의 인버터 (812, 813) 를 구비한다. 도 2 및 도 3 에서, PRI 는 프리차아지 신호를 나타내고, RD 는 센스 증폭기 정지 신호를 나타내고, S 는 비트 라인을 나타내고, RREF 는 기준 신호를 나타내고, SOUT 는 센스 증폭기로부터의 출력 신호를 나타내고, OUT 는 메모리 블록으로부터의 출력 신호를 나타낸다.
종래의 메모리에 있어서, 도 1 에 도시한 2 개의 메모리 블록 (601, 602) 은 항상 동작하고, 그 데이터 출력 (OUT0, OUT1) 중의 하나가 어드레스 (611) 의 최상위 비트에 의해 선택된다. 그러나, 메모리 블록은 그들이 선택되는지 그렇지 않은지에 무관하게 항상 동작하므로, 종래의 메모리는 사용되는 메모리 블록의 수가 증가할수록 그 전력 소비가 증가하게 되는 문제점이 있다. 메모리가 고속으로 동작하도록 하기 위해서는 메모리 블록이 항상 동작해야할 필요가 있다.
메모리의 전력 소비는 어드레스 (611) 의 최상위 비트에 의해 선택되지 않은 메모리 블록을 정지함으로써 감소될 수 있다. 이들 메모리 블록이 정지하면, 메모리는 고속으로 동작할 수 없다. 고속 동작 실패의 원인은 다음과 같다.
메모리의 전체 동작을 설명하기 전에, 센스 증폭기 (710) 의 각각의 동작을 도 4 를 참조하여 설명한다. 센스 증폭기 (710) 를 동작시키기 위하여, 기준 전압 발생기 (708) 에 의해 발생된 소정의 기준 전압 (RREF) 은 센스 증폭기 (710) 에 인가된다. 이하, 센스 증폭기 정지 신호 (RD) 가 RD=0 일때의 동작을 설명한다.
프리차아지 기간 (901) 동안, 프리차아지 (PRI) 가 PRI=1 이므로, NOR 게이트 (801) 는 출력 '0' 을 생성한다. pMOS 트랜지스터 (805) 가 온되고, 라인 (814) 의 전위는 증가한다. 이때, 비트 라인 (S) 이 로우 레벨이면, pMOS 트랜지스터 (803) 가 온되고, nMOS 트랜지스터 (809) 도 온된다. 라인 (814) 상의 전하가 흘러 비트 라인 (S) 을 충전한다. 비트 라인 (S) 의 전압이 소정 레벨로 상승하면, nMOS 트랜지스터 (808) 는 온되기 시작하고, pMOS 트랜지스터 (803) 는 오프하기 시작한다. 그러므로, 비트 라인 (S) 의 전압이 전원 전압에 도달하기 전에, nMOS 트랜지스터 (809) 가 오프되고, 비트 라인 (S) 의 프라차아지가 종료된다. 그러므로, 비트 라인 (S) 은 pMOS 와 nMOS 트랜지스터 (803, 808) 의 비에 의해 결정된 전원 전압보다 낮은 전위로 프리차아지된다 (도 4 의 905 로 표시된 프리차아지 전압 곡선 영역을 참조).
pMOS 트랜지스터 (805) 가 온되므로, pMOS 트랜지스터 (806) 는 오프한다. nMOS 트랜지스터 (811) 가 기준 전압 (RREF) 에 의해 온되고 nMOS 트랜지스터 (810) 는 항상 온이므로, 입력 '0' 은 인버터 (812) 로 공급되어 센스 증폭기는 출력 신호 (SOUT) '0' 를 생성한다. 이 기간동안, 어드레스가 결정되고, 디코더 (712) 가 하나의 워드 라인 (721) 을 선택한다. 센스 증폭기는 프리차아지 기간 (903) 동안 동일한 방법으로 동작한다.
이하, 샘플링 기간 (902, 904) 에 대하여 설명한다. 샘플링 기간 (902, 904) 동안, 프리차아지 신호 (PRI) 가 PRI=0 이므로, NOR 게이트 (801) 는 출력 '1' 을 생성한다. 그러므로, pMOS 트랜지스터 (805) 는 오프된다. 워드 라인이 어드레스의 디코딩 결과로서 선택되면, 비트 라인의 전위는 기간 (902) 에서 강하하고, 기간 (904) 에서 변화하지 않은 채로 남는 것으로 가정한다.
기간 (902) 에서, 비트 라인의 전위는 기간 (902) 에서 강하한다. pMOS 트랜지스터 (803) 는 온되기 시작하고, nMOS 트랜지스터 (808) 는 오프하기 시작한다. 그러므로, nMOS 트랜지스터 (809) 는 온되기 시작하고, 라인 (814) 의 전위는 하강한다. pMOS 트랜지스터 (806) 는 온되기 시작하고, 인버터 (812) 로의 입력의 전위는 증가하기 시작하고, 센스 증폭기는 출력 신호 (SOUT) '1' 를 생성한다. 비트 라인이 전원 전압보다 낮은 전압으로 프리차아지되므로, 비트 라인은 고속으로 충전될 수 있어, 센스 증폭기는 고속으로 동작할 수 있다. 기간 (904) 에서, 비트 라인의 전위가 변화하지 않으므로, 센스 증폭기의 각부의 전위 또한 변화하지 않은채로 남는다. 그러므로, 센스 증폭기는 기간 (903) 에서 생성된 출력 신호와 동일한 신호를 생성한다.
센스 증폭기 정지 신호 (RD) 가 RD=1 이면, nMOS 트랜지스터 (807) 는 온되고, pMOS 트랜지스터 (802) 는 오프되고, NOR 게이트 (801) 는 출력 '0' 을 생성한다. 결과적으로, nMOS 트랜지스터 (809) 는 오프되고, pMOS 트랜지스터 (805) 는 온된다. 프리차아지 신호 (PRI) 에 관계없이, 라인 (814) 은 프리차아지되고, 비트 라인 (S) 은 nMOS 트랜지스터 (809) 에 의해 단로된다. 그러므로, nMOS 트랜지스터 (811) 가 기준 전압 (RREF) 에 의해 온되고 nMOS 트랜지스터 (810) 이 항상 온되므로, 센스 증폭기는 항상 출력 신호 (SOUT) '0' 를 생성한다. 이것은 어느 기간에서도 마찬가지이다. 이제까지의 설명에서 알수있는 바와 같이, 센스 증폭기 정지 신호 (RD) 가 RD=0 인 경우, 센스 증폭기가 동작하고 센스 증폭기 정지 신호 (RD) 가 RD=1 인 경우, 센스 증폭기가 정지하여 비트 라인을 단로하고, 센스 증폭기는 항상 출력 신호 (SOUT) '0' 을 출력한다.
종래의 구성에서 어드레스의 최상위 비트로 센스 증폭기를 정지하기 위해서는, 반도체 메모리 회로는 첨부된 도면의 도 5 에 도시한 바와 같이 배열될 수 있고, 메모리 블록은 첨부된 도면의 도 6 에 도시한 바와 같이 배열될 수 있다. 이하, 도 5, 6, 및 7 을 참조하여 이 반도체 메모리 회로의 동작을 설명한다. 도 7 은 어드레스의 최상위 비트로 센스 증폭기를 정지하는 동작 시퀀스의 타이밍 챠트이다. 도 7 에서, 실선은 오동작의 파형을 나타내고, 점선은 이상적인 동작의 파형을 나타낸다.
도 6 에 도시한 메모리 블록은 메모리 블록 선택 신호 (CS) 가 인버터 (706) 대신에 NAND 게이트 (1107) 를 통해 인가되어 센스 증폭기 (1110) 에 대한 센스 증폭기 정지 신호 (RD) 를 생성한다는 점에서 도 2 에 도시한 메모리 블록과 다르다.
기준 전압 발생기 (1108) 의 스위칭은 시간이 걸리므로, 기준 전압 ON 신호 (REFON) 은 항상 온되어 있다.
이하, 도 7 에서 어드레스의 최상위 비트가 '0' 인 기간 (1201-1204) 에 대하여 먼저 설명한다. 기간 (1201) 은 프리차아지 기간이고, 메모리 블록 (1002) 용 메모리 블록 선택 신호 (CS) 는 '1' 이고 메모리 블록 (1002) 을 선택한다. NAND 게이트 (1107) 는 출력 '0' 을 생성하고, 센스 증폭기 정지 신호 (RD) 는 '0' 이다. 이때, 센스 증폭기 (1110) 는 프리차아지되고, 비트 라인 (1122) 은전원 전압보다 낮은 소정의 전압으로 프리차아지된다.
한편, 메모리 블록 (1001) 용 메모리 블록 선택 신호 (CS) 는 '0' 이고 메모리 블록 (1001) 을 선택하지 않는다. 그러므로, NAND 게이트 (1107) 는 출력 '1' 을 생성하고, 센스 증폭기 정지 신호 (RD) 는 '1' 이 되고, 센스 증폭기 (1110) 를 정지시킨다. 이때, 비트 라인 (1122) 은 센스 증폭기 (1110) 으로부터 단로된다. 단로된 비트 라인 (1122) 은 다른 신호와의 커플링과 외부의 노이즈에 의해 차아지업 (charge up) 될 가능성이 있다.
기간 (1202) 에서, 메모리 블록 (1002) 용 메모리 블록 선택 신호 (CS) 는 '1' 이므로, 센스 증폭기 (1110) 는 샘플링 상태에 있고, 비트 라인 (1122) 은 디스차아지된다. 센스 증폭기는 출력 신호 (SOUT) '1' 를 생성하고, 메모리 블록은 기간 (1202) 이 종료하기 직전에 출력 (OUT) '1 을 생성한다. 메모리 블록 (1001) 용 메모리 블록 선택 신호 (CS) 는 '0' 이고, 센스 증폭기 (1110) 는 정지를 유지한다. 이때, 기간 (1201) 에서와 같이, 비트 라인 (1122) 는 차아지업될 가능성이 있다.
기간 (1203) 에서, 센스 증폭기 (1110) 는 기간 (1201) 에서와 같이 프리차아지되고, 메모리 블록 (1002) 은 기간 (1202) 에서 센스 증폭기 출력 (OUT) 을 래치하고, 출력 (OUT0) '1' 을 생성한다. 메모리 블록 (1001) 은 출력 (OUT1) '0' 을 생성한다.
기간 (1204) 에서, 센스 증폭기 (1110) 는 기간 (1202) 에서와 거의 동일한 방법으로 동작한다. 그러나, 비트 라인 (1122) 은 변하지 않으므로, 메모리 블록은 출력 (OUT) '0' 을 생성한다.
이하, 도 7 에서 어드레스의 최상위 비트가 '1' 인 기간 (1205-1208) 에 대하여 설명한다. 기간 (1205) 은 프리차아지 기간이다. 메모리 블록 (1002) 용 센스 증폭기 정지 신호 (RD) 가 RD=0 이어서, 센스 증폭기 (1110) 는 프리차아지되고, 비트 라인 (1122) 은 단로된다. 이때, 도 7 에 도시한 바와 같이, 비트 라인 (1122) 은 차아지업될 수도 있다. 메모리 블록 (1001) 에서, 비트 라인 (1122) 은 프리차아지되도록 하지만, 비트 라인은 이미 설정 전압보다 높은 전위로 되어 있으므로 프리차아지되지 않는다.
기간 (1206) 에서, 메모리 블록 (1002) 은 기간 (1205) 와 동일한 상태로 남는다. 메모리 블록 (1001) 에서, 비트 라인 (1122) 의 전위는 하강하기 시작한다. 그러나, 비트 라인 (1122) 은 다른 신호와의 커플링과 외부 노이즈에 의해 설정 전위보다 높은 전위로 차아지업되므로, 비트 라인이 차아지되지 않을때보다 비트 라인 (1122) 을 디스차아지하는데 시간이 더 걸린다. 그러므로, 센스 증폭기 출력 신호 (SOUT) 의 변화가 지연되고, 데이터 래치 (1109) 에 의해 오류 데이터 '0' 가 래치된다.
기간 (1207, 1208) 에서는, 센스 증폭기 (1110) 는 비트 라인 (1122) 이 디스차아지되므로 정상의 동작을 한다. 그러나, 메모리 블록의 선택이 변화한 직후의 기간 (1209, 1210) 에서는, 센스 증폭기 (1110) 는 상술한 바와 동일한 오동작을 하게 된다.
상술한 바와 같이, 어드레스의 최상위 비트로 센스 증폭기를 정지하는 상술한 구성을 갖는 종래의 메모리는 메모리 블록들 사이의 스위칭시 메모리의 동작이지연되어 오동작을 발생시키는 문제점이 있다. 그러므로, 종래의 메모리를 그대로 사용할 수 없다.
일본 공개 특허 공보 제 117178/82 호는 메모리 회로를 각각의 차동 증폭기와 결합된 메모리 블록으로 분할하고, 각각의 메모리 블록이 노이즈의 영향을 받지 않고 비교적 고속으로 데이터를 판독하도록 선택적으로 활성화되는 메모리 회로를 개시한다. 일본 공개 특허 공보 제 106266/98 호는 셀렉터 스위치가 결합되지 않고 비트 라인을 선택하기 위하여 선택적으로 인에이블되는 각각의 센스 증폭기가 결합되어 트랜지스터의 수를 감소시키고 레이아웃의 면적이 감소하고 동작 속도가 증가하는 반도체 메모리 장치를 개시한다. 이들 공보에 서술된 비트 라인의 각각은 2 개의 상보 비트 라인을 구비한다. RAM 이외의 메모리 회로, 예를 들어, ROM 및 FLASH EEPROM 은 레이아웃의 면적을 감소시키는 단일 비트 라인을 사용한다. 상술한 공보에 개시된 비트 라인이 단일 비트 라인을 포함하여도, 공보는 메모리 블록들간의 스위칭시 메모리의 동작이 지연되는 문제를 해결하는 수단을 제시하지 못하여 오동작을 초래하게 된다.
본 발명의 목적은 센스 증폭기에 소비되는 전류를 감소시키고 오동작을 방지하며 고속으로 동작할 수 있는 반도체 메모리 회로를 제공하는 것이다.
도 1 은 종래의 반도체 메모리 회로의 블록도.
도 2 는 도 1 에 도시한 종래의 반도체 메모리 회로의 메모리 블록의 블록도.
도 3 은 도 2 에 도시한 메모리 블록의 센스 증폭기의 회로도.
도 4 는 도 3 에 도시한 센스 증폭기의 동작 시퀀스의 타이밍 챠트.
도 5 는 어드레스의 최상위 비트에 의해 센스 증폭기가 정지하는 종래의 반도체 메모리 회로의 블록도.
도 6 은 도 5 에 도시한 종래의 반도체 메모리 회로의 메모리 블록의 블록도.
도 7 은 도 5 의 종래의 반도체 메모리 회로의 센스 증폭기를 정지하는 동작 시퀀스의 타이밍 챠트.
도 8 은 본 발명의 제 1 실시예에 따른 반도체 메모리 회로의 블록도.
도 9 는 도 8 의 반도체 메모리 회로의 메모리 블록의 블록도.
도 10 은 도 8 에 도시한 제 1 실시예에 따른 반도체 메모리 회로의 어드레스의 최상위 비트로 센스 증폭기를 정지하는 동작 시퀀스의 타이밍 챠트.
도 11 은 본 발명의 제 2 실시예에 따른 반도체 메모리 회로의 메모리 블록의 블록도.
도 12 는 도 11 에 도시한 반도체 메모리의 Y 셀렉터의 회로도.
*도면의 주요부분에 대한 부호의 설명*
101, 102: 메모리 블록
103, 104: 3 상 버퍼
105: 인버터
108: 기준 전압 발생기
200 내지 206: 복수의 nMOS 트랜지스터
207: NAND 게이트
209: 데이터 래치
210: 센스 증폭기
211: 메모리 셀
212: 디코더
본 발명의 한형태에 따르면, 복수의 메모리 블록 및 메모리 블록을 택일적으로 선택하는 선택 수단을 가지며, 메모리 블록의 각각은, 데이터를 저장하고 복수의 워드 라인과 복수의 비트 라인의 교차점에 배치되는 복수의 메모리 셀, 비트 라인의 전위 변화를 증폭하는 복수의 센스 증폭기, 선택 수단의 출력에 의존하여 센스 증폭기의 활성 상태를 제어하는 센스 증폭기 제어 수단, 및 센스 증폭기 제어 수단에 의해 활성화되지 않은 센스 증폭기에 접속된 비트 라인을 디스차아지하는 디스차아지 수단을 구비하는 반도체 메모리 회로를 제공한다.
메모리 블록의 각각은 소정의 기간동안 센스 증폭기의 출력을 래치하는 데이터 래치를 가질 수도 있다.
센스 증폭기 제어 수단은 센스 증폭기를 갖는 메모리 블록이 선택되지 않을때 센스 증폭기에 센스 증폭기 정지 신호를 출력하는 논리 회로를 구비할 수 있다. 디스차아지 수단은 메모리 블록중의 하나가 선택되지 않을때 비트 라인을 접지하기 위하여 비트 라인에 각각 접속된 복수의 MOS 트랜지스터를 구비할 수 있다.
본 발명의 다른 형태에 의하면, 복수의 메모리 블록과 메모리 블록을 택일적으로 선택하는 선택 수단을 가지며, 메모리 블록의 각각은, 데이터를 저장하고 복수의 워드 라인 및 복수의 비트 라인의 교차점에 배치된 복수의 메모리 셀, 접속된 비트 라인의 전위 변화를 증폭하는 센스 증폭기, 센스 증폭기에 비트 라인중의 하나를 선택하여 접속하는 셀렉터, 선택 수단의 출력에 의존하여 센스 증폭기의 활성 상태를 제어하는 센스 증폭기 제어 수단, 및 셀렉터에 접속된 비트 라인과 센스 증폭기 제어 수단에 의해 활성화되지 않은 센스 증폭기에 접속된 비트 라인을 디스차아지하고 센스 증폭기가 활성화되면 셀렉터에 접속된 선택되지 않은 비트 라인을 디스차아지하는 디스차아지 수단을 구비하는 반도체 메모리 회로를 제공한다.
센스 증폭기 제어 수단은 메모리 블록중의 하나가 선택되지 않을때 센스 증폭기 정지 신호를 센스 증폭기로 출력하는 논리 회로를 구비하고, 디스차아지 수단은, 비트 라인이 선택되지 않으면 비트 라인을 접지하기 위하여 메모리 셀에 접속된 비트 라인과 센스 증폭기에 접속된 비트 라인에 각각 접속된 복수의 MOS 트랜지스터를 구비할 수 있다.
본 발명의 상술한 구성에 따르면, 고속 마이크로컴퓨터에 사용되는 반도체 메모리 회로는, 복수의 메모리 블록과, 액세스할 필요가 없는 메모리 블록의 센스 증폭기를 동작시키지 않고 이들 센스 증폭기에 접속된 비트 라인을 로우 레벨로 설정하는 회로를 갖는다.
메모리 블록 선택 신호는 메모리 블록중의 하나를 택일적으로 선택하도록 인가되고, 선택되지 않은 메모리 블록은 센스 증폭기를 정지시킨다. 이때, 센스 증폭기가 정지된 메모리 블록의 비트 라인은 디스차아지되고 로우 레벨로 유지된다.
선택되지 않은 메모리 블록의 센스 증폭기가 정지되므로, 그만큼 전력 소비는 감소한다. 센스 증폭기가 정지하는 동안 비트 라인이 로우 레벨로 고정되므로, 센스 증폭기가 다시 동작할때 오동작이 발생하지 않는다.
상술한 본 발명의 목적, 특징, 이점은 본 발명의 바람직한 실시예를 나타내는 첨부된 도면에 기초한 다음의 설명으로부터 명백해질 것이다.
도 8 에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 메모리 회로는 어드레스에 응답하여 데이터를 출력하는 메모리 블록 (101, 102), 어드레스(111) 의 최상위 비트로 메모리 블록 (101, 102) 의 출력을 선택하는 3 상 버퍼 (103, 104), 및 3 상 버퍼 (104) 를 제어하는 인버터 (105) 를 구비한다.
도 9 에 도시한 바와 같이, 메모리 블록 (101, 102) 의 각각은 디코더 (212), 복수의 메모리 셀 (211), 복수의 센스 증폭기 (210), 데이터 래치 (209), 복수의 nMOS 트랜지스터 (200 내지 206), NAND 게이트 (207), 및 기준 전압 발생기 (108) 를 구비한다.
디코더 (212) 는 어드레스 (220) 를 디코딩하여 워드 라인 (221) 을 선택한다. 데이터를 저장하는 메모리 셀 (211) 은 선택된 워드 라인 (221) 에 응답하여 대응하는 비트 라인 (222) 를 활성화시킨다. 센스 증폭기 (210) 는 대응하는 비트 라인 (222) 의 전위 변화를 증폭시킨다. 데이터 래치 (209) 는 프리차아지 신호 (PRI) 가 PRI=0 인 기간동안 센스 증폭기 (210) 의 출력을 래치한다. nMOS 트랜지스터 (200 내지 206) 는 각각의 비트 라인 (222) 을 디스차아지한다. NAND 게이트 (207) 는 센스 증폭기 정지 신호 (RD) 를 발생한다. 기준 전압 발생기 (208) 는 기준 전압 (RREF) 을 센스 증폭기 (210) 에 공급한다. 프리차아지 신호 (PRI) 는 또한 데이터 래치 (209) 용 클록 신호로서 사용된다. 기준 전압 ON 신호 (REFON) 는 기준 전압 발생기 (208) 및 NAND 게이트 (207) 에 공급된다. 메모리 블록 선택 신호 (CS) 는 NAND 게이트 (207) 에 공급된다.
메모리 블록 (101, 102) 의 각각은 센스 증폭기 정지 신호 (RD) 가 기준 전압 ON 신호 (REFON) 및 메모리 블록 선택 신호 (CS) 로부터 발생된다는 점과 nMOS 트랜지스터 (200 내지 206) 가 센스 증폭기 정지 신호 (RD) 에 응답하여 대응하는비트 라인 (222) 를 디스차아지한다는 점에서 특징이 있다.
도 9 에 도시한 메모리 블록의 센스 증폭기 (210) 의 각각은 도 3 에 도시한 종래의 센스 증폭기와 그 구조면에서 동일하므로, 그에 대한 설명은 생략한다.
이하, 제 1 실시예에 따른 반도체 메모리 회로의 동작을 도 8, 9, 및 도 10 을 참조하여 설명한다. 도 10 은 어드레스의 최상위 비트로 센스 증폭기를 정지하는 동작 시퀀스의 타이밍 챠트를 나타낸다. 도 9 에 도시한 센스 증폭기 (210) 는 도 3 에 도시한 종래의 센스 증폭기와 그 구조면에서 동일하고, 센스 증폭기 (210) 의 동작 시퀀스는 도 4 에 도시한 동작 시퀀스와 동일하므로, 다음의 설명에서 도 3 및 4 도를 참조한다.
기준 전압 발생기 (208) 의 스위칭은 시간을 소비하므로, 기준 전압 ON 신호 (REFON) 은 반도체 메모리 회로의 동작 동안 항상 온된다.
도 10 에서 어드레스 (111) 의 최상위 비트가 '0' 인 기간 (301-304) 에 대하여 먼저 설명한다. 기간 (301) 은 프리차아지 기간이고, 메모리 블록 (102) 용 메모리 블록 선택 신호 (CS) 는 '1' 이며, 메모리 블록 (102) 를 선택한 상태이다. 따라서, NAND 게이트 (207) 는 출력 '0' 을 발생한다. 센스 증폭기 정지 신호 (RD) 가 '0' 이므로, 모든 nMOS 증폭기 (200 내지 206) 는 오프된다. 이때, 센스 증폭기 (210) 는 프리차아지되고, 비트 라인 (222) 은 전원 전압보다 낮은 소정의 전압으로 프리차아지된다.
한편, 메모리 블록 (101) 용 메모리 블록 선택 신호 (CS) 는 '0' 이고, 메모리 블록 (101) 이 선택되지 않은 상태이다. 그러므로, NAND 게이트 (207) 은 출력 '1' 을 생성하고, 센스 증폭기 정지 신호 (RD) 는 '1' 이 되고, 모든 nMOS 트랜지스터 (200 내지 206) 을 온시킨다. 모든 비트 라인 (222) 은 디스차아지되고 로우 레벨로 고정된다. 센스 증폭기 정지 신호 (RD) 가 '1' 이므로, 센스 증폭기 (210) 는 정지된다.
기간 (302) 에서, 메모리 블록 (102) 용 메모리 블록 선택 신호 (CS) 가 '1' 이므로, 센스 증폭기 (210) 는 샘플링 상태에 있고, 비트 라인 (222) 은 디스차아지된다. 센스 증폭기는 출력 신호 (SOUT) '1' 을 생성하고, 메모리 블록은 기간 (302) 의 종료직전에 출력 (OUT) '1' 을 생성한다. 메모리 블록 (101) 용 메모리 블록 선택 신호 (CS) 는 '0' 이고, 센스 증폭기 (210) 는 기간 (301) 에서와 동일한 방법으로 정지를 유지한다.
기간 (303) 에서, 센스 증폭기 (210) 는 기간 (301) 에서처럼 프리차아지된다. 기간 (304) 에서, 센스 증폭기 (210) 는 기간 (302) 에서와 거의 동일한 방법으로 동작한다. 그러나, 비트 라인 (222) 은 변화하지 않으며, 메모리 블록은 출력 (OUT) '0' 을 생성한다.
어드레스 (111) 의 최상위 비트가 '1' 인 기간 (305-308) 에서, 센스 증폭기 (210) 는 메모리 블록 (101) 과 메모리 블록 (102) 이 교체된 것을 제외하고 기간 (301-304) 와 동일한 방법으로 동작한다.
본 발명에 따른 반도체 메모리 회로와 종래의 반도체 메모리 회로간의 차이는 도 7 및 도 10 간의 비교에 기초하여 다음에 설명한다. 종래의 반도체 메모리 회로에 있어서, 비트 라인이 센스 증폭기로부터 단로되어 있어도, 비트 라인은다른 신호와의 커플링과 외부 노이즈에 의해 차아지업될 가능성이 있다. 그러므로, 비트 라인은 설정 전위보다 높은 전위로 차아지업되므로, 비트 라인이 차아지되지 않은때보다 샘플링 기간내에 비트 라인을 디스차아지하는데 시간이 더 걸린다. 그러므로, 센스 증폭기 출력 신호 (SOUT) 의 변화가 지연되어 데이터 래치에 의해 오류 데이터 '0' 가 래치된다.
그러나, 본 발명의 제 1 실시예에 따르면, 센스 증폭기로부터 단로된 비트 라인이 메모리 블록 선택 신호 (CS) 에 의해 동작하는 nMOS 트랜지스터 (200 내지 206) 에 의해 디스차아지되므로, 비트 라인은 로우 레벨로 유지된다. 선택되지 않은 메모리 블록내의 센스 증폭기가 정지되므로, 전력 소비가 그만큼 감소한다. 센스 증폭기가 정지되는 동안 비트 라인이 로우 레벨로 고정되므로, 센스 증폭기가 다시 동작하기 시작할때 오동작은 발생하지 않는다.
이하, 도 11 을 참조하여 본 발명의 제 2 실시예에 따른 반도체 메모리 회로를 설명한다. 제 2 실시예에 따른 반도체 메모리 회로의 메모리 블록의 각각은 도 9 에 도시한 제 1 실시예에 따른 메모리 블록과 기본적으로 동일한 구조를 갖는다. 그러나, 제 2 실시예에 따르면, 비트 라인 (S422) 은 Y 셀렉터 (413) 에 의해 분할된다. 도 12 는 도 11 에 도시한 Y 셀렉터 (413) 의 회로도이다. 제 2 실시예에 따른 반도체 메모리 회로는 전체적으로 도 8 에 도시한 반도체 메모리 회로와 동일하다.
도 11 에 도시한 바와 같이, 제 2 실시예에 따른 반도체 메모리 회로의 메모리 블록은 어드레스 (420) 를 디코딩하여 워드 라인 (421) 을 선택하는 X 디코더(412), 데이터를 저장하고 워드 라인 (421) 의 선택에 응답하여 대응하는 비트 라인 (423 B1, B2) 을 활성화시키는 복수의 메모리 셀 (411), 메모리 셀 (411) 에 접속된 활성화된 비트 라인 (423 (B1, B2)) 으로부터 센스 증폭기 (410) 로 접속된 비트 라인 (422 (S)) 에 접속하는 비트 라인 (423) 을 선택하는 Y 셀렉터 (413), 비트 라인 (422 (S)) 의 신호 변화를 증폭하는 센스 증폭기 (410), 프리차아지 신호 (PRI) 가 PRI=0 인 기간동안 센스 증폭기 출력을 래치하는 데이터 래치 (409), 기준 전압 발생기 (408), 및 NAND 게이트 (407) 를 구비한다.
도 12 에 도시한 바와 같이, Y 셀렉터 (413) 는 각각의 비트 라인 (B1, B2, S) 을 디스차아지하는 nMOS 트랜지스터 (501 내지 503), 비트 라인 (B1, B2) 을 선택적으로 비트 라인 (S) 에 접속하는 nMOS 트랜지스터 (504, 505) 와 인버터 (508), 및 신호를 발생하여 비트 라인 (B1, B2) 을 디스차아지하는 OR 게이트 (506, 507) 을 구비한다.
도 12 에서, 센스 증폭기 정지 신호 (RD) 가 RD=0 이고 어드레스 신호 (AD) 가 AD=1 일때, nMOS 트랜지스터 (504) 는 온되고, 비트라인 (B1) 은 비트 라인 (S) 에 접속된다. OR 게이트 (507) 가 출력 '1' 을 생성하므로, nMOS 트랜지스터 (503) 는 온되고 비트 라인 (B2) 은 디스차아지된다.
센스 증폭기 정지 신호 (RD) 가 RD=0 이고 어드레스 신호 (AD) 가 AD=0 일때, 인버터 (508) 는 출력 '1' 을 생성한다. nMOS 트랜지스터 (505) 는 온되고, 비트 라인 (B2) 을 비트 라인 (S) 에 접속한다. OR 게이트 (506) 는 출력 '1' 을 생성하므로, nMOS 트랜지스터 (502) 는 온되고, 비트 라인 (B1) 을 디스차아지한다.
센스 증폭기 정지 신호 (RD) 가 RD=1 이면, OR 게이트 (506, 507) 은 각각 출력 '1' 을 생성하고, 비트 라인 (S, B1, B2) 은 디스차아지된다.
Y 셀렉터를 갖는 메모리 블록에 있어서, Y 셀렉터에 의해 단로된 비트 라인은 다른 신호와의 커플링 및 외부 노이즈에 의해 차아지업될 가능성이 있다. 제 2 실시예에 따르면, 선택되지 않은 비트 라인을 디스차아지하는 회로가 부가되므로, 설정 프리차아지 전압을 항상 생성할 수 있으며, 반도체 메모리 회로가 고속으로 동작할 수 있도록 한다.
상술한 실시예에 있어서, 명료하게 하기 위하여, 반도체 메모리 회로는 2 개의 메모리 블록이 사용되고 어드레스의 최상위만으로 블록을 선택하도록 한 메모리 사이즈에 대하여 설명하였다. 그러나, 본 발명은 2 개이상의 메모리 블록 또는 임의의 메모리 사이즈에 적용될 수 있으며, 어드레스를 디코딩함으로써 메모리 블록이 배타적으로 선택하도록 하면 상술한 바와 같은 동일한 이점을 얻을 수 있다.
제 2 실시예에 있어서, 2 비트 라인은 메모리 셀로부터 Y 셀렉터로 접속되어 있다. 그러나, 2 이상의 비트 라인이 접속되어도, 어드레스를 디코딩함으로써 이들 비트 라인을 배타적으로 선택하면 상술한 바와 같은 이점을 얻을 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 회로는 선택되지 않은 메모리 블록의 비트 라인을 디스차아지하도록 배치되어, 메모리 블록내의 센스 증폭기는 고속 동작을 방해하지 않고 어드레스에 의해 선택적으로 동작하고 정지할 수있다. 이 방법으로, 센스 증폭기에 의해 소비되는 전류를 감소시킬 수 있다.
메모리 블록이 선택되지 않았을때 비트 라인은 디스차아지되므로, 메모리 블록이 선택되지 않을때 비트 라인은 다른 신호와의 커플링 또는 외부 노이즈에 의해 과도하게 차아지업될 가능성이 없다. 결과적으로, 메모리 블록이 다시 선택되고 동작을 개시하면, 비트 라인은 소정의 전압으로 프리차아지된다. 그러므로, 반도체 메모리 회로는 동작이 지연되어 오동작할 가능성이 없어 고속으로 동작할 수 있다.
그러나, 본 발명의 특징 및 이점에 대하여 앞에서 설명하였지만, 이는 단지 개시하는 것뿐이며, 첨부된 청구범위내에서 각부의 구성의 다양한 변형이 가능하다.

Claims (8)

  1. 복수의 메모리 블록 및 상기 메모리 블록을 택일적으로 선택하는 선택 수단을 가지며, 상기 메모리 블록의 각각은, 데이터를 저장하고 복수의 워드 라인과 복수의 비트 라인의 교차점에 배치되는 복수의 메모리 셀, 및 상기 비트 라인의 전위 변화를 증폭하는 복수의 센스 증폭기를 구비하는 반도체 메모리 회로에 있어서, 상기 메모리 블록의 각각은 상기 선택 수단의 출력에 의존하여 센스 증폭기의 활성 상태를 제어하는 센스 증폭기 제어 수단과, 상기 센스 증폭기 제어 수단에 의해 활성화되지 않은 센스 증폭기에 접속된 비트 라인을 디스차아지하는 디스차아지 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 회로.
  2. 제 1 항에 있어서, 상기 메모리 블록의 각각은 소정의 기간동안 상기 센스 증폭기의 출력을 래치하는 데이터 래치를 갖는 것을 특징으로 하는 반도체 메모리 회로.
  3. 제 1 항에 있어서, 상기 센스 증폭기 제어 수단은 상기 메모리 블록중의 하나가 선택되지 않을때 상기 센스 증폭기에 센스 증폭기 정지 신호를 출력하는 논리 회로를 구비하고, 상기 디스차아지 수단은 상기 메모리 블록중의 상기 하나가 선택되지 않을때 비트 라인을 접지하기 위하여 상기 비트 라인에 각각 접속된 복수의 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 회로.
  4. 제 3 항에 있어서,
    어드레스에 응답하여 데이터를 각각 출력하는 2 개의 메모리 블록,
    어드레스의 최상위 비트에 응답하여 상기 메모리 블록의 출력을 택일적으로 선택하는 2 개의 3 상 버퍼, 및
    상기 3 상 버퍼중의 하나를 제어하기 위하여 메모리 블록 선택 신호를 발생하는 인버터를 구비하고,
    상기 메모리 블록의 각각은,
    어드레스를 디코딩하는 디코더,
    데이터를 저장하는 상기 복수의 메모리 셀,
    상기 메모리 셀에 접속된 상기 복수의 비트 라인,
    상기 비트 라인의 전위 변화를 증폭하는 상기 복수의 센스 증폭기,
    프리차아지 신호가 '0' 인 기간동안 상기 센스 증폭기의 출력을 래치하는 데이터 래치,
    상기 메모리 블록 선택 신호와 기준 전압 ON 신호에 응답하여 센스 증폭기 정지 신호를 발생하는 NAND 게이트,
    상기 센스 증폭기 정지 신호에 응답하여 비트 라인을 접지하기 위하여 상기 비트 라인에 각각 접속된 복수의 nMOS 트랜지스터, 및
    상기 센스 증폭기에 기준 전압을 공급하는 기준 전압 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 회로.
  5. 복수의 메모리 블록과 상기 메모리 블록을 택일적으로 선택하는 선택 수단을 가지며, 상기 메모리 블록의 각각은, 데이터를 저장하고 복수의 워드 라인 및 복수의 비트 라인의 교차점에 배치된 복수의 메모리 셀, 접속된 비트 라인의 전위 변화를 증폭하는 센스 증폭기, 및 상기 센스 증폭기에 상기 비트 라인중의 하나를 선택하여 접속하는 셀렉터를 구비하는 반도체 메모리 회로에 있어서, 상기 메모리 블록의 각각은 상기 선택 수단의 출력에 의존하여 센스 증폭기의 활성 상태를 제어하는 센스 증폭기 제어 수단, 및 상기 셀렉터에 접속된 상기 비트 라인과 상기 센스 증폭기 제어 수단에 의해 활성화되지 않은 상기 센스 증폭기에 접속된 상기 비트 라인을 디스차아지하고 상기 센스 증폭기가 활성화되면 상기 셀렉터에 접속된 선택되지 않은 비트 라인을 디스차아지하는 디스차아지 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 회로.
  6. 제 5 항에 있어서, 상기 메모리 블록의 각각은 소정의 기간동안 상기 센스 증폭기의 출력을 래치하는 데이터 래치를 갖는 것을 특징으로 하는 반도체 메모리 회로.
  7. 제 5 항에 있어서, 상기 센스 증폭기 제어 수단은 상기 메모리 블록중의 하나가 선택되지 않을때 센스 증폭기 정지 신호를 센스 증폭기로 출력하는 논리 회로를 구비하고, 상기 디스차아지 수단은, 비트 라인이 선택되지 않으면 상기 비트 라인을 접지하기 위하여 상기 메모리 셀에 접속된 상기 비트 라인과 상기 센스 증폭기에 접속된 상기 비트 라인에 각각 접속된 복수의 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 회로.
  8. 제 7 항에 있어서, 상기 메모리 블록의 각각은,
    어드레스를 디코딩하여 상기 워드 라인중의 하나를 선택하는 X 디코더,
    상기 워드 라인의 선택에 응답하여 상기 비트 라인을 각각 활성화시키는 상기 메모리 셀,
    상기 메모리 셀에 접속된 상기 2 비트 라인중의 하나를 선택하는 Y 셀렉터,
    상기 Y 셀렉터에 의해 선택된 비트 라인의 전위 변화를 증폭하는 상기 센스 증폭기,
    프리차아지 신호가 '0' 인 기간동안 상기 센스 증폭기의 출력을 래치하는 상기 데이터 래치,
    기준 전압 발생기, 및
    선택 신호에 응답하여 상기 센스 증폭기와 상기 Y 셀렉터에 상기 센스 증폭기 정지 신호를 출력하는 NAND 게이트를 구비하고,
    상기 Y 셀렉터는,
    상기 센스 증폭기에 접속된 비트 라인에 상기 메모리 셀에 접속된 상기 2 비트 라인을 선택적으로 접속하는 2 개의 nMOS 트랜지스터,
    인버터,
    상기 비트 라인중의 세개를 디스차아지하는 3 개의 nMOS 트랜지스터, 및
    상기 메모리 셀에 접속된 상기 2 비트 라인을 선택적으로 디스차아지하기 위하여 신호를 발생하는 2 개의 OR 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 회로.
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