JP2003077280A - 電子回路および半導体記憶装置 - Google Patents
電子回路および半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 複数の信号線が並行して配設されている場合
に、隣接する信号線間でクロストークが生じることを効
果的に回避できる半導体記憶装置を提供する。 【解決手段】 ＳＲＡＭにおいて、並行して配設された
ビット線ＢＬ＿１，ＢＬ＿２，ＢＬ＿３のうち、ビット
線ＢＬ＿２を選択する場合に、列選択信号ＣＳＬ＿１，
ＣＳＬ＿２，ＣＳＬ＿３に基づいて、トランジスタＴｒ
＿２をオン、トランジスタＴｒ＿１，Ｔｒ＿３をオフに
する。また、トランジスタＴｒ＿１２をオフにし、トラ
ンジスタＴｒ＿１１，Ｔｒ＿１３をオンにする。これに
より、ビット線ＢＬ＿１，ＢＬ＿３の電位が強制的に接
地レベルに保持され、ビット線ＢＬ＿２を介した電荷の
伝送が、ビット線ＢＬ＿１，ＢＬ＿３によるクロストー
クの影響を受けることを回避できる。
に、隣接する信号線間でクロストークが生じることを効
果的に回避できる半導体記憶装置を提供する。 【解決手段】 ＳＲＡＭにおいて、並行して配設された
ビット線ＢＬ＿１，ＢＬ＿２，ＢＬ＿３のうち、ビット
線ＢＬ＿２を選択する場合に、列選択信号ＣＳＬ＿１，
ＣＳＬ＿２，ＣＳＬ＿３に基づいて、トランジスタＴｒ
＿２をオン、トランジスタＴｒ＿１，Ｔｒ＿３をオフに
する。また、トランジスタＴｒ＿１２をオフにし、トラ
ンジスタＴｒ＿１１，Ｔｒ＿１３をオンにする。これに
より、ビット線ＢＬ＿１，ＢＬ＿３の電位が強制的に接
地レベルに保持され、ビット線ＢＬ＿２を介した電荷の
伝送が、ビット線ＢＬ＿１，ＢＬ＿３によるクロストー
クの影響を受けることを回避できる。
Description
【０００１】
【発明の属する技術分野】本発明は、いわゆる並行して
配設された信号線間で生じる干渉雑音を効果的に抑制で
きる電子回路および半導体記憶装置に関する。
配設された信号線間で生じる干渉雑音を効果的に抑制で
きる電子回路および半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体チップの微細化に伴って近
接する配線間に生じる結合容量（クロスカップリング）
が増え、干渉雑音が増加する。クロスカップリングの影
響を無視することができなくなった。図３は、従来のＳ
ＲＡＭ(Static Random Access Memory) １の機能ブロッ
ク図である。図３に示すように、ＳＲＡＭ１は、例え
ば、メモリマトリックス１０、行デコーダ１１、列デコ
ーダ１２およびＩ／Ｏ制御回路１３を有する。メモリマ
トリックス１０は、マトリクス状に配列された複数のメ
モリセルから構成される。行デコーダ１１は、行（ロ
ー）アドレスに基づいて、メモリマトリックスのうち行
方向のメモリセルを選択するための行選択信号を生成し
てメモリマトリックス１０に出力する。メモリマトリッ
クス１０では、行選択信号に基づいて、対応するワード
線ＷＬがアクティブ（活性状態）になる。
接する配線間に生じる結合容量（クロスカップリング）
が増え、干渉雑音が増加する。クロスカップリングの影
響を無視することができなくなった。図３は、従来のＳ
ＲＡＭ(Static Random Access Memory) １の機能ブロッ
ク図である。図３に示すように、ＳＲＡＭ１は、例え
ば、メモリマトリックス１０、行デコーダ１１、列デコ
ーダ１２およびＩ／Ｏ制御回路１３を有する。メモリマ
トリックス１０は、マトリクス状に配列された複数のメ
モリセルから構成される。行デコーダ１１は、行（ロ
ー）アドレスに基づいて、メモリマトリックスのうち行
方向のメモリセルを選択するための行選択信号を生成し
てメモリマトリックス１０に出力する。メモリマトリッ
クス１０では、行選択信号に基づいて、対応するワード
線ＷＬがアクティブ（活性状態）になる。
【０００３】列デコーダ１２は、列（カラム）アドレス
に基づいて、メモリマトリックスのうち列方向のメモリ
セルを選択するための列選択信号を生成し、これをＩ／
Ｏ制御回路１３に出力する。Ｉ／Ｏ制御回路１３は、選
択された行および列に位置するメモリセルに対しての読
み出し動作および書き込み動作を制御する。具体的に
は、Ｉ／Ｏ制御回路１３は、列選択信号に対応したビッ
ト線を選択し、当該ビット線を介して、選択した行のメ
モリセルの読み出し動作および書き込み動作を行う。
に基づいて、メモリマトリックスのうち列方向のメモリ
セルを選択するための列選択信号を生成し、これをＩ／
Ｏ制御回路１３に出力する。Ｉ／Ｏ制御回路１３は、選
択された行および列に位置するメモリセルに対しての読
み出し動作および書き込み動作を制御する。具体的に
は、Ｉ／Ｏ制御回路１３は、列選択信号に対応したビッ
ト線を選択し、当該ビット線を介して、選択した行のメ
モリセルの読み出し動作および書き込み動作を行う。
【０００４】図４は、図３に示すＳＲＡＭ１のビット線
間の結合容量による干渉雑音を説明するための図であ
る。図４に示すように、ビット線ＢＬ＿１，ＢＬ＿２，
ＢＬ＿３が並行して配設されいる。ビット線ＢＬ＿１，
ＢＬ＿２，ＢＬ＿３のそれぞれには、例えば、ｎチャネ
ルのＭＯＳＦＥＴであるトランジスタＴｒ＿１，Ｔｒ＿
２，Ｔｒ＿３が配設されている。トランジスタＴｒ＿
１，Ｔｒ＿２，Ｔｒ＿３のドレイン（Ｄ）は、メモリセ
ルに接続されており、ソース（Ｓ）はセンスアンプＳＡ
に接続されている。
間の結合容量による干渉雑音を説明するための図であ
る。図４に示すように、ビット線ＢＬ＿１，ＢＬ＿２，
ＢＬ＿３が並行して配設されいる。ビット線ＢＬ＿１，
ＢＬ＿２，ＢＬ＿３のそれぞれには、例えば、ｎチャネ
ルのＭＯＳＦＥＴであるトランジスタＴｒ＿１，Ｔｒ＿
２，Ｔｒ＿３が配設されている。トランジスタＴｒ＿
１，Ｔｒ＿２，Ｔｒ＿３のドレイン（Ｄ）は、メモリセ
ルに接続されており、ソース（Ｓ）はセンスアンプＳＡ
に接続されている。
【０００５】また、トランジスタＴｒ＿１，Ｔｒ＿２，
Ｔｒ＿３のゲート（Ｇ）は、それぞれ列選択用ラインＣ
ＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３に接続されている。
列デコーダ１２は、列選択用ラインＣＳＬ＿１，ＣＳＬ
＿２，ＣＳＬ＿３に列選択信号ＣＳＳ＿１，ＣＳＳ＿
２，ＣＳＳ＿３を出力する。このとき、列デコーダ１２
は、複数のビット線のうち、選択する一つのビット線に
対応する列選択信号をＨレベル（第１の論理値、例えば
「１」）にし、それ以外のビット線に対応する列選択信
号をＬレベル（第２の論理値、例えば「０」）にする。
Ｔｒ＿３のゲート（Ｇ）は、それぞれ列選択用ラインＣ
ＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３に接続されている。
列デコーダ１２は、列選択用ラインＣＳＬ＿１，ＣＳＬ
＿２，ＣＳＬ＿３に列選択信号ＣＳＳ＿１，ＣＳＳ＿
２，ＣＳＳ＿３を出力する。このとき、列デコーダ１２
は、複数のビット線のうち、選択する一つのビット線に
対応する列選択信号をＨレベル（第１の論理値、例えば
「１」）にし、それ以外のビット線に対応する列選択信
号をＬレベル（第２の論理値、例えば「０」）にする。
【０００６】例えば、ＳＲＡＭ１では、列デコーダ１２
からＩ／Ｏ制御回路１３の図４に示す列選択用ラインＣ
ＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３上に、Ｌレベルの列
選択信号ＣＳＳ＿１、Ｈレベルの列選択信号ＣＳＳ＿
２、並びにＬレベルの列選択信号ＣＳＳ＿３を出力す
る。これにより、トランジスタＴｒ１のソース・ドレイ
ン間が非接続状態になり、トランジスタＴｒ２のソース
・ドレイン間が接続状態になり、トランジスタＴｒ３の
ソース・ドライン間が非接続状態になる。そして、書き
込み時には、ビット線ＢＬ＿２の電位がデータＤＩＮに
よって変位し、その変位に応じた電荷がメモリセルに蓄
積される。また、読み出し時には、選択されたメモリセ
ルに記憶されたデータに応じた電荷がビット線ＢＬ＿２
に出力され、それに応じたビット線ＢＬ＿２の電位がセ
ンスアンプＳＡで検出され、その検出結果に応じた読み
出しデータが出力される。
からＩ／Ｏ制御回路１３の図４に示す列選択用ラインＣ
ＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３上に、Ｌレベルの列
選択信号ＣＳＳ＿１、Ｈレベルの列選択信号ＣＳＳ＿
２、並びにＬレベルの列選択信号ＣＳＳ＿３を出力す
る。これにより、トランジスタＴｒ１のソース・ドレイ
ン間が非接続状態になり、トランジスタＴｒ２のソース
・ドレイン間が接続状態になり、トランジスタＴｒ３の
ソース・ドライン間が非接続状態になる。そして、書き
込み時には、ビット線ＢＬ＿２の電位がデータＤＩＮに
よって変位し、その変位に応じた電荷がメモリセルに蓄
積される。また、読み出し時には、選択されたメモリセ
ルに記憶されたデータに応じた電荷がビット線ＢＬ＿２
に出力され、それに応じたビット線ＢＬ＿２の電位がセ
ンスアンプＳＡで検出され、その検出結果に応じた読み
出しデータが出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＳＲＡＭ１では、ビット線ＢＬ＿２が選択され
ているときに、ビット線ＢＬ＿２に隣接するビット線Ｂ
Ｌ＿１，ＢＬ＿３の電位がＨ、Ｌ、Ｈと順に変化した場
合に、クロストーク現象により、ビット線ＢＬ＿２の電
位が、ＨからＬに引っ張られ、誤動作を生じてしまう場
合があるという問題がある。上述した問題は、ＳＲＡＭ
のビット線以外にも、複数の信号線が並行して配設さ
れ、一つの信号線がアクティブになる場合に同様に生じ
る。
た従来のＳＲＡＭ１では、ビット線ＢＬ＿２が選択され
ているときに、ビット線ＢＬ＿２に隣接するビット線Ｂ
Ｌ＿１，ＢＬ＿３の電位がＨ、Ｌ、Ｈと順に変化した場
合に、クロストーク現象により、ビット線ＢＬ＿２の電
位が、ＨからＬに引っ張られ、誤動作を生じてしまう場
合があるという問題がある。上述した問題は、ＳＲＡＭ
のビット線以外にも、複数の信号線が並行して配設さ
れ、一つの信号線がアクティブになる場合に同様に生じ
る。
【０００８】本発明は上述した従来技術の問題点に鑑み
てなされ、複数の信号線が並行して配設されている場合
に、隣接する信号線間でクロストークが生じることを効
果的に回避できる電子回路および半導体記憶装置を提供
することを目的とする。
てなされ、複数の信号線が並行して配設されている場合
に、隣接する信号線間でクロストークが生じることを効
果的に回避できる電子回路および半導体記憶装置を提供
することを目的とする。
【０００９】
【課題を解決するための手段】上述した従来技術の問題
を解決し、上述した目的を達成するために、第１の発明
の電子回路は、相互に並行して配置された複数の信号線
と、前記複数の信号線のうち一つの信号線を選択してア
クティブにする選択回路と、前記複数の信号線のうち前
記選択されていない信号線を所定の電位に保持する電位
調整回路とを有する。
を解決し、上述した目的を達成するために、第１の発明
の電子回路は、相互に並行して配置された複数の信号線
と、前記複数の信号線のうち一つの信号線を選択してア
クティブにする選択回路と、前記複数の信号線のうち前
記選択されていない信号線を所定の電位に保持する電位
調整回路とを有する。
【００１０】第１の発明の電子回路の作用は以下のよう
になる。選択回路によって、相互に並行して配置された
複数の信号線のうち一つの信号線が選択されてアクティ
ブにされる。このとき、電位調整回路によって、前記複
数の信号線のうち前記選択されていない信号線が所定の
電位に保持される。このように、第１の発明では、選択
されていない信号線が、所定の電位、例えば接地電位に
保持されるため、選択された信号線が、他の信号線によ
るクロストークの影響を受けることを回避でき、安定し
た動作を行うことができる。
になる。選択回路によって、相互に並行して配置された
複数の信号線のうち一つの信号線が選択されてアクティ
ブにされる。このとき、電位調整回路によって、前記複
数の信号線のうち前記選択されていない信号線が所定の
電位に保持される。このように、第１の発明では、選択
されていない信号線が、所定の電位、例えば接地電位に
保持されるため、選択された信号線が、他の信号線によ
るクロストークの影響を受けることを回避でき、安定し
た動作を行うことができる。
【００１１】また、第２の電子回路は、相互に並行して
配置された複数の信号線と、前記複数の信号線のそれぞ
れに対応して設けられ、対応する第１の選択信号に基づ
いて、対応する前記信号線をアクティブにする選択回路
と、前記複数の信号線のそれぞれに対応して設けられ、
対応する第２の選択信号に基づいて、対応する前記信号
線を所定の電位に保持する複数の電位調整回路と、前記
複数の信号線のうち一つの信号線をアクティブにするよ
うに前記第１の選択信号を生成し、前記アクティブにす
る信号線以外の信号線を所定の電位に保持するように前
記第２の選択信号を生成する選択信号生成回路とを有す
る。
配置された複数の信号線と、前記複数の信号線のそれぞ
れに対応して設けられ、対応する第１の選択信号に基づ
いて、対応する前記信号線をアクティブにする選択回路
と、前記複数の信号線のそれぞれに対応して設けられ、
対応する第２の選択信号に基づいて、対応する前記信号
線を所定の電位に保持する複数の電位調整回路と、前記
複数の信号線のうち一つの信号線をアクティブにするよ
うに前記第１の選択信号を生成し、前記アクティブにす
る信号線以外の信号線を所定の電位に保持するように前
記第２の選択信号を生成する選択信号生成回路とを有す
る。
【００１２】第２の電子回路の作用は以下のようにな
る。複数の選択回路によって、それぞれ第１の選択信号
に基づいて、対応する信号線をアクティブにされる。こ
れにより、複数の信号線のうち一つの信号線がアクティ
ブにされる。このとき、複数の電子調整回路によって、
対応する第２の選択信号に基づいて、対応する前記信号
線が所定の電位に保持される。このとき、前記アクティ
ブにする信号線以外の信号線が所定の電位に保持され
る。
る。複数の選択回路によって、それぞれ第１の選択信号
に基づいて、対応する信号線をアクティブにされる。こ
れにより、複数の信号線のうち一つの信号線がアクティ
ブにされる。このとき、複数の電子調整回路によって、
対応する第２の選択信号に基づいて、対応する前記信号
線が所定の電位に保持される。このとき、前記アクティ
ブにする信号線以外の信号線が所定の電位に保持され
る。
【００１３】また、第３の電子回路は、相互に並行して
配置された複数の信号線と、前記複数の信号線に対応し
て設けられ、対応する信号線と信号出力側との間の接続
状態を対応する第１の選択信号に基づいて決定する複数
の第１のスイッチ回路と、前記複数の信号線に対応して
設けられ、対応する信号線と、所定の電位に保持された
箇所との間の接続状態を、対応する第２の選択信号に基
づいて決定する複数の第２のスイッチ回路と、前記複数
の信号線のうち選択した一つの信号線に対応する前記第
１のスイッチ回路を接続状態にし、残りの前記第１のス
イッチ回路を非接続状態にするように、前記第１の選択
信号を生成し、前記選択した一つの信号線に対応する前
記第２のスイッチ回路を非接続状態にし、残りの前記第
２のスイッチ回路を接続状態にするように、前記第２の
選択信号を生成する選択信号生成回路とを有する。
配置された複数の信号線と、前記複数の信号線に対応し
て設けられ、対応する信号線と信号出力側との間の接続
状態を対応する第１の選択信号に基づいて決定する複数
の第１のスイッチ回路と、前記複数の信号線に対応して
設けられ、対応する信号線と、所定の電位に保持された
箇所との間の接続状態を、対応する第２の選択信号に基
づいて決定する複数の第２のスイッチ回路と、前記複数
の信号線のうち選択した一つの信号線に対応する前記第
１のスイッチ回路を接続状態にし、残りの前記第１のス
イッチ回路を非接続状態にするように、前記第１の選択
信号を生成し、前記選択した一つの信号線に対応する前
記第２のスイッチ回路を非接続状態にし、残りの前記第
２のスイッチ回路を接続状態にするように、前記第２の
選択信号を生成する選択信号生成回路とを有する。
【００１４】また、第３の電子回路は、好ましくは、前
記選択信号生成回路は、前記第１の選択信号を反転させ
て前記第２の選択信号を生成するインバータ回路を有す
る。
記選択信号生成回路は、前記第１の選択信号を反転させ
て前記第２の選択信号を生成するインバータ回路を有す
る。
【００１５】また、第４の半導体記憶装置は、相互に並
行して配設された複数のビット線と、相互に並行して配
設された複数のワード線との交点付近に複数のメモリセ
ルを配設した半導体記憶装置であって、前記複数のビッ
ト線に対応して設けられ、対応するビット線と信号出力
側との間の接続状態を対応する第１の選択信号に基づい
て決定する複数の第１のスイッチ回路と、前記複数のビ
ット線に対応して設けられ、対応するビット線と、所定
の電位に保持された箇所との間の接続状態を、対応する
第２の選択信号に基づいて決定する複数の第２のスイッ
チ回路と、前記複数のビット線のうち選択した一つのビ
ット線に対応する前記第１のスイッチ回路を接続状態に
し、残りの前記第１のスイッチ回路を非接続状態にする
ように、前記第１の選択信号を生成し、前記選択した一
つのビット線に対応する前記第２のスイッチ回路を非接
続状態にし、残りの前記第２のスイッチ回路を接続状態
にするように、前記第２の選択信号を生成する選択信号
生成回路とを有する。
行して配設された複数のビット線と、相互に並行して配
設された複数のワード線との交点付近に複数のメモリセ
ルを配設した半導体記憶装置であって、前記複数のビッ
ト線に対応して設けられ、対応するビット線と信号出力
側との間の接続状態を対応する第１の選択信号に基づい
て決定する複数の第１のスイッチ回路と、前記複数のビ
ット線に対応して設けられ、対応するビット線と、所定
の電位に保持された箇所との間の接続状態を、対応する
第２の選択信号に基づいて決定する複数の第２のスイッ
チ回路と、前記複数のビット線のうち選択した一つのビ
ット線に対応する前記第１のスイッチ回路を接続状態に
し、残りの前記第１のスイッチ回路を非接続状態にする
ように、前記第１の選択信号を生成し、前記選択した一
つのビット線に対応する前記第２のスイッチ回路を非接
続状態にし、残りの前記第２のスイッチ回路を接続状態
にするように、前記第２の選択信号を生成する選択信号
生成回路とを有する。
【００１６】また、第４の半導体記憶装置は、好ましく
は、前記選択信号生成回路は、前記第１の選択信号を反
転させて前記第２の選択信号を生成するインバータ回路
を有する。
は、前記選択信号生成回路は、前記第１の選択信号を反
転させて前記第２の選択信号を生成するインバータ回路
を有する。
【００１７】また、第４の半導体記憶装置は、好ましく
は、行アドレスに基づいて前記ワード線を選択するため
の選択信号を生成する行デコーダと、列アドレスに基づ
いて前記第１の選択信号を生成する列デコーダとをさら
に有する。
は、行アドレスに基づいて前記ワード線を選択するため
の選択信号を生成する行デコーダと、列アドレスに基づ
いて前記第１の選択信号を生成する列デコーダとをさら
に有する。
【００１８】また、第４の半導体記憶装置は、好ましく
は、前記信号出力側に設けられたセンスアンプをさらに
有する。
は、前記信号出力側に設けられたセンスアンプをさらに
有する。
【００１９】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して説明する。図１は、本実施形態のＳＲＡＭ
１０１の機能ブロック図である。図１に示すように、Ｓ
ＲＡＭ１０１は、例えば、メモリマトリックス１０、行
デコーダ１１、列デコーダ１２およびＩ／Ｏ制御回路１
１３を有する。ここで、行デコーダ１１が本発明の行デ
コーダに対応し、列デコーダ１２が本発明の列デコーダ
および選択信号生成回路に対応している。
面を参照して説明する。図１は、本実施形態のＳＲＡＭ
１０１の機能ブロック図である。図１に示すように、Ｓ
ＲＡＭ１０１は、例えば、メモリマトリックス１０、行
デコーダ１１、列デコーダ１２およびＩ／Ｏ制御回路１
１３を有する。ここで、行デコーダ１１が本発明の行デ
コーダに対応し、列デコーダ１２が本発明の列デコーダ
および選択信号生成回路に対応している。
【００２０】メモリマトリックス１０は、マトリクス状
に配列された複数のメモリセルから構成される。各メモ
リセルには、コンデンサを有し、記憶データに応じた電
荷が当該コンデンサに蓄積される。
に配列された複数のメモリセルから構成される。各メモ
リセルには、コンデンサを有し、記憶データに応じた電
荷が当該コンデンサに蓄積される。
【００２１】行デコーダ１１は、行（ロー）アドレスに
基づいて、メモリマトリックスのうち行方向のメモリセ
ルを選択するための行選択信号を生成してメモリマトリ
ックス１０に出力する。メモリマトリックス１０では、
行選択信号に基づいて、対応するワード線ＷＬがアクテ
ィブ（活性状態）にされる。
基づいて、メモリマトリックスのうち行方向のメモリセ
ルを選択するための行選択信号を生成してメモリマトリ
ックス１０に出力する。メモリマトリックス１０では、
行選択信号に基づいて、対応するワード線ＷＬがアクテ
ィブ（活性状態）にされる。
【００２２】列デコーダ１２は、列（カラム）アドレス
に基づいて、メモリマトリックスのうち列方向のメモリ
セルを選択するための列選択信号を生成し、これをＩ／
Ｏ制御回路１１３に出力する。
に基づいて、メモリマトリックスのうち列方向のメモリ
セルを選択するための列選択信号を生成し、これをＩ／
Ｏ制御回路１１３に出力する。
【００２３】Ｉ／Ｏ制御回路１１３は、選択された行お
よび列のメモリセルに対しての読み出し動作および書き
込み動作を制御する。具体的には、Ｉ／Ｏ制御回路１１
３は、列選択信号に対応したビット線を選択し、当該ビ
ット線を介して、選択した行のメモリセルの読み出し動
作および書き込み動作を行う。
よび列のメモリセルに対しての読み出し動作および書き
込み動作を制御する。具体的には、Ｉ／Ｏ制御回路１１
３は、列選択信号に対応したビット線を選択し、当該ビ
ット線を介して、選択した行のメモリセルの読み出し動
作および書き込み動作を行う。
【００２４】図２は、図１に示すＳＲＡＭ１のＩ／Ｏ制
御回路１１３を説明するための図である。図２に示すよ
うに、メモリマトリックス１０では、ビット線ＢＬ＿
１，ＢＬ＿２，ＢＬ＿３を含む複数のビット線が並行し
て配設されている。ビット線ＢＬ＿１，ＢＬ＿２，ＢＬ
＿３上のそれぞれには、例えば、ｎチャネルのＭＯＳＦ
ＥＴであるトランジスタＴｒ＿１，Ｔｒ＿２，Ｔｒ＿３
のドレイン・ソースが配設されている。ここで、トラン
ジスタＴｒ＿１，Ｔｒ＿２，Ｔｒ＿３が本発明の選択回
路および第１のスイッチ回路に対応している。トランジ
スタＴｒ＿１，Ｔｒ＿２，Ｔｒ＿３のドレイン（Ｄ）
は、メモリセルに接続されており、ソース（Ｓ）はセン
スアンプＳＡに接続されている。
御回路１１３を説明するための図である。図２に示すよ
うに、メモリマトリックス１０では、ビット線ＢＬ＿
１，ＢＬ＿２，ＢＬ＿３を含む複数のビット線が並行し
て配設されている。ビット線ＢＬ＿１，ＢＬ＿２，ＢＬ
＿３上のそれぞれには、例えば、ｎチャネルのＭＯＳＦ
ＥＴであるトランジスタＴｒ＿１，Ｔｒ＿２，Ｔｒ＿３
のドレイン・ソースが配設されている。ここで、トラン
ジスタＴｒ＿１，Ｔｒ＿２，Ｔｒ＿３が本発明の選択回
路および第１のスイッチ回路に対応している。トランジ
スタＴｒ＿１，Ｔｒ＿２，Ｔｒ＿３のドレイン（Ｄ）
は、メモリセルに接続されており、ソース（Ｓ）はセン
スアンプＳＡに接続されている。
【００２５】また、トランジスタＴｒ＿１，Ｔｒ＿２，
Ｔｒ＿３のゲート（Ｇ）は、それぞれ列選択用ラインＣ
ＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３に接続されている。
列デコーダ１２は、列選択用ラインＣＳＬ＿１，ＣＳＬ
＿２，ＣＳＬ＿３に列選択信号ＣＳＳ＿１，ＣＳＳ＿
２，ＣＳＳ＿３（本発明の第１の選択信号）を出力す
る。このとき、列デコーダ１２は、複数のビット線のう
ち、選択する一つのビット線に対応する列選択信号をＨ
レベル（第１の論理値、例えば「１」）にし、それ以外
のビット線に対応する列選択信号をＬレベル（第２の論
理値、例えば「０」）にする。
Ｔｒ＿３のゲート（Ｇ）は、それぞれ列選択用ラインＣ
ＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３に接続されている。
列デコーダ１２は、列選択用ラインＣＳＬ＿１，ＣＳＬ
＿２，ＣＳＬ＿３に列選択信号ＣＳＳ＿１，ＣＳＳ＿
２，ＣＳＳ＿３（本発明の第１の選択信号）を出力す
る。このとき、列デコーダ１２は、複数のビット線のう
ち、選択する一つのビット線に対応する列選択信号をＨ
レベル（第１の論理値、例えば「１」）にし、それ以外
のビット線に対応する列選択信号をＬレベル（第２の論
理値、例えば「０」）にする。
【００２６】また、ビット線ＢＬ＿１，ＢＬ＿２，ＢＬ
＿３上のそれぞれには、例えば、ｎチャネルのＭＯＳＦ
ＥＴであるトランジスタＴｒ＿１１，Ｔｒ＿１２，Ｔｒ
＿１３のドレインが接続されている。ここで、トランジ
スタＴｒ＿１１，Ｔｒ＿１２，Ｔｒ＿１３が本発明の電
子調整回路および第２のスイッチ回路に対応している。
トランジスタＴｒ＿１１，Ｔｒ＿１２，Ｔｒ＿１３のソ
ースは、例えば、接地されている。トランジスタＴｒ＿
１１，Ｔｒ＿１２，Ｔｒ＿１３のゲートは、例えば、そ
れぞれインバータＩＮＶ＿１，ＩＮＶ＿２，ＩＮＶ＿３
の出力端子に接続されている。
＿３上のそれぞれには、例えば、ｎチャネルのＭＯＳＦ
ＥＴであるトランジスタＴｒ＿１１，Ｔｒ＿１２，Ｔｒ
＿１３のドレインが接続されている。ここで、トランジ
スタＴｒ＿１１，Ｔｒ＿１２，Ｔｒ＿１３が本発明の電
子調整回路および第２のスイッチ回路に対応している。
トランジスタＴｒ＿１１，Ｔｒ＿１２，Ｔｒ＿１３のソ
ースは、例えば、接地されている。トランジスタＴｒ＿
１１，Ｔｒ＿１２，Ｔｒ＿１３のゲートは、例えば、そ
れぞれインバータＩＮＶ＿１，ＩＮＶ＿２，ＩＮＶ＿３
の出力端子に接続されている。
【００２７】また、インバータＩＮＶ＿１，ＩＮＶ＿
２，ＩＮＶ＿３の入力端子は、それぞれ列選択用ライン
ＣＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３に接続されてい
る。そのため、列選択信号ＣＳＳ＿１，ＣＳＳ＿２，Ｃ
ＳＳ＿３のレベルを反転した反転列選択信号ＣＳＳ＿１
￣，ＣＳＳ＿２￣，ＣＳＳ＿３￣（本発明の第２の選択
信号）が、トランジスタＴｒ＿１１，Ｔｒ＿１２，Ｔｒ
＿１３のゲート（Ｇ）に印加される。
２，ＩＮＶ＿３の入力端子は、それぞれ列選択用ライン
ＣＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３に接続されてい
る。そのため、列選択信号ＣＳＳ＿１，ＣＳＳ＿２，Ｃ
ＳＳ＿３のレベルを反転した反転列選択信号ＣＳＳ＿１
￣，ＣＳＳ＿２￣，ＣＳＳ＿３￣（本発明の第２の選択
信号）が、トランジスタＴｒ＿１１，Ｔｒ＿１２，Ｔｒ
＿１３のゲート（Ｇ）に印加される。
【００２８】以下、図１および図２に示すＳＲＡＭ１の
動作例を説明する。当該動作例では、ビット線ＢＬ＿２
をアクティブにし、それ以外のビット線ＢＬ＿１，ＢＬ
＿３をディスチャージする場合の動作例を説明する。行
デコーダ１１において、入力した行アドレスＲ＿ＡＤＲ
に基づいて、選択された一つのワード線ＷＬがアクティ
ブになる。また、列デコーダ１２は、入力した列アドレ
スＣ＿ＡＤＲに基づいて、選択したビット線ＢＬ＿２に
対応した列選択用信号ＣＳＳ＿２をＨレベルにし、非選
択のビット線ＢＬ＿１，ＢＬ＿３に対応した列選択用信
号ＣＳＳ＿１，ＣＳＳ＿３をＬレベルにする。これによ
り、トランジスタＴｒ＿１のドレイン・ソース間が非接
続状態になり、トランジスタＴｒ＿２のドレイン・ソー
ス間が接続状態になり、トランジスタＴｒ＿３のドレイ
ン・ソース間が非接続状態になる。すなわち、ビット線
ＢＬ＿２がアクティブ状態になり、ビット線ＢＬ＿２に
接続されたメモリセルのうち、選択されたワード線に対
応するメモリセルから放出された蓄積電荷によるビット
線ＢＬ＿２の電位がセンスアンプＳＡで検出され、その
検出結果に応じた読み出しデータＤＯＵＴが出力され
る。
動作例を説明する。当該動作例では、ビット線ＢＬ＿２
をアクティブにし、それ以外のビット線ＢＬ＿１，ＢＬ
＿３をディスチャージする場合の動作例を説明する。行
デコーダ１１において、入力した行アドレスＲ＿ＡＤＲ
に基づいて、選択された一つのワード線ＷＬがアクティ
ブになる。また、列デコーダ１２は、入力した列アドレ
スＣ＿ＡＤＲに基づいて、選択したビット線ＢＬ＿２に
対応した列選択用信号ＣＳＳ＿２をＨレベルにし、非選
択のビット線ＢＬ＿１，ＢＬ＿３に対応した列選択用信
号ＣＳＳ＿１，ＣＳＳ＿３をＬレベルにする。これによ
り、トランジスタＴｒ＿１のドレイン・ソース間が非接
続状態になり、トランジスタＴｒ＿２のドレイン・ソー
ス間が接続状態になり、トランジスタＴｒ＿３のドレイ
ン・ソース間が非接続状態になる。すなわち、ビット線
ＢＬ＿２がアクティブ状態になり、ビット線ＢＬ＿２に
接続されたメモリセルのうち、選択されたワード線に対
応するメモリセルから放出された蓄積電荷によるビット
線ＢＬ＿２の電位がセンスアンプＳＡで検出され、その
検出結果に応じた読み出しデータＤＯＵＴが出力され
る。
【００２９】このとき、列選択用信号ＣＳＳ＿１，ＣＳ
Ｓ＿２，ＣＳＳ＿３が、それぞれインバータＩＮＶ＿
１，ＩＮＶ＿２，ＩＮＶ＿３で反転され、当該反転によ
って得られた反転列選択用信号ＣＳＳ＿１￣，ＣＳＳ＿
２￣，ＣＳＳ＿３￣が、それぞれトランジスタＴｒ＿１
１，Ｔｒ＿１２，Ｔｒ＿１３のゲート（Ｇ）に印加され
る。ここで、反転列選択用信号ＣＳＳ＿１￣，ＣＳＳ＿
２￣，ＣＳＳ＿３￣は、それぞれＨ，Ｌ，Ｈレベルであ
るため、トランジスタＴｒ＿１１のドレイン・ソース間
が接続状態になり、トランジスタＴｒ＿１２のドレイン
・ソース間が非接続状態になり、トランジスタＴｒ＿１
３のドレイン・ソース間が接続状態になる。その結果、
ビット線ＢＬ＿１，ＢＬ＿３の電位が強制的に接地レベ
ルに固定される。
Ｓ＿２，ＣＳＳ＿３が、それぞれインバータＩＮＶ＿
１，ＩＮＶ＿２，ＩＮＶ＿３で反転され、当該反転によ
って得られた反転列選択用信号ＣＳＳ＿１￣，ＣＳＳ＿
２￣，ＣＳＳ＿３￣が、それぞれトランジスタＴｒ＿１
１，Ｔｒ＿１２，Ｔｒ＿１３のゲート（Ｇ）に印加され
る。ここで、反転列選択用信号ＣＳＳ＿１￣，ＣＳＳ＿
２￣，ＣＳＳ＿３￣は、それぞれＨ，Ｌ，Ｈレベルであ
るため、トランジスタＴｒ＿１１のドレイン・ソース間
が接続状態になり、トランジスタＴｒ＿１２のドレイン
・ソース間が非接続状態になり、トランジスタＴｒ＿１
３のドレイン・ソース間が接続状態になる。その結果、
ビット線ＢＬ＿１，ＢＬ＿３の電位が強制的に接地レベ
ルに固定される。
【００３０】以上説明したように、ＳＲＡＭ１０１によ
れば、例えば、ビット線ＢＬ＿２をアクティブにしたと
きに、ビット線ＢＬ＿２に隣接するビット線ＢＬ＿１，
ＢＬ＿３がトランジスタＴｒ＿１１，Ｔｒ＿１３を介し
て強制的に接地レベルに保持（固定）される。そのた
め、ビット線ＢＬ＿２上を伝送する電荷が、ビット線Ｂ
Ｌ＿１，ＢＬ＿３の影響を受けることを回避でき、すな
わちクロストーク現象による影響を回避でき、メモリセ
ルの読み出しおよび書き込みを誤動作なく安定して行う
ことができる。
れば、例えば、ビット線ＢＬ＿２をアクティブにしたと
きに、ビット線ＢＬ＿２に隣接するビット線ＢＬ＿１，
ＢＬ＿３がトランジスタＴｒ＿１１，Ｔｒ＿１３を介し
て強制的に接地レベルに保持（固定）される。そのた
め、ビット線ＢＬ＿２上を伝送する電荷が、ビット線Ｂ
Ｌ＿１，ＢＬ＿３の影響を受けることを回避でき、すな
わちクロストーク現象による影響を回避でき、メモリセ
ルの読み出しおよび書き込みを誤動作なく安定して行う
ことができる。
【００３１】なお、上記実施の形態は本発明の例示であ
り、本発明は上記実施の形態に限定されない。例えば、
上述した実施形態では、本発明をＳＲＡＭに適用した場
合を例示したが、複数の信号線が並行して配設された電
子回路や、ＤＲＡＭなどのその他の半導体記憶回路に本
発明を適用してもよい。
り、本発明は上記実施の形態に限定されない。例えば、
上述した実施形態では、本発明をＳＲＡＭに適用した場
合を例示したが、複数の信号線が並行して配設された電
子回路や、ＤＲＡＭなどのその他の半導体記憶回路に本
発明を適用してもよい。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
複数の信号線が並行して配設されている場合に、隣接す
る信号線間でクロストークが生じることを効果的に回避
できる電子回路および半導体記憶装置を提供することが
できる。
複数の信号線が並行して配設されている場合に、隣接す
る信号線間でクロストークが生じることを効果的に回避
できる電子回路および半導体記憶装置を提供することが
できる。
【図１】図１は、本発明の実施形態のＳＲＡＭの機能ブ
ロック図である。
ロック図である。
【図２】図２は、図１に示すＩ／Ｏ制御回路を説明する
ための図である。
ための図である。
【図３】図３は、従来のＳＲＡＭの機能ブロック図であ
る。
る。
【図４】図４は、図３に示すＩ／Ｏ制御回路を説明する
ための図である。
ための図である。
１…ＳＲＡＭ、１０…メモリマトリックス、１１…行デ
コーダ、１２…列デコーダ、１１３…Ｉ／Ｏ制御回路、
ＢＬ＿１，ＢＬ＿２，ＢＬ＿３…ビット線、ＣＳＬ＿
１，ＣＳＬ＿２，ＣＳＬ＿３…列選択用ライン、ＣＳＳ
＿１，ＣＳＳ＿２，ＣＳＳ＿３…列選択信号、ＩＮＶ＿
１，ＩＮＶ＿２，ＩＮＶ＿３…インバータ、Ｔｒ＿１，
Ｔｒ＿２，Ｔｒ＿３，Ｔｒ＿１１，Ｔｒ＿１２，Ｔｒ＿
１３…トランジスタ
コーダ、１２…列デコーダ、１１３…Ｉ／Ｏ制御回路、
ＢＬ＿１，ＢＬ＿２，ＢＬ＿３…ビット線、ＣＳＬ＿
１，ＣＳＬ＿２，ＣＳＬ＿３…列選択用ライン、ＣＳＳ
＿１，ＣＳＳ＿２，ＣＳＳ＿３…列選択信号、ＩＮＶ＿
１，ＩＮＶ＿２，ＩＮＶ＿３…インバータ、Ｔｒ＿１，
Ｔｒ＿２，Ｔｒ＿３，Ｔｒ＿１１，Ｔｒ＿１２，Ｔｒ＿
１３…トランジスタ
Claims (9)
- 【請求項１】相互に並行して配置された複数の信号線
と、 前記複数の信号線のうち一つの信号線を選択してアクテ
ィブにする選択回路と、 前記複数の信号線のうち前記選択されていない信号線を
所定の電位に保持する電位調整回路とを有する電子回
路。 - 【請求項２】前記所定の電位は、接地電位である請求項
１に記載の電子回路。 - 【請求項３】相互に並行して配置された複数の信号線
と、 前記複数の信号線のそれぞれに対応して設けられ、対応
する第１の選択信号に基づいて、対応する前記信号線を
アクティブにする選択回路と、 前記複数の信号線のそれぞれに対応して設けられ、対応
する第２の選択信号に基づいて、対応する前記信号線を
所定の電位に保持する複数の電位調整回路と、 前記複数の信号線のうち一つの信号線をアクティブにす
るように前記第１の選択信号を生成し、前記アクティブ
にする信号線以外の信号線を所定の電位に保持するよう
に前記第２の選択信号を生成する選択信号生成回路とを
有する電子回路。 - 【請求項４】相互に並行して配置された複数の信号線
と、 前記複数の信号線に対応して設けられ、対応する信号線
と信号出力側との間の接続状態を対応する第１の選択信
号に基づいて決定する複数の第１のスイッチ回路と、 前記複数の信号線に対応して設けられ、対応する信号線
と、所定の電位に保持された箇所との間の接続状態を、
対応する第２の選択信号に基づいて決定する複数の第２
のスイッチ回路と、 前記複数の信号線のうち選択した一つの信号線に対応す
る前記第１のスイッチ回路を接続状態にし、残りの前記
第１のスイッチ回路を非接続状態にするように、前記第
１の選択信号を生成し、前記選択した一つの信号線に対
応する前記第２のスイッチ回路を非接続状態にし、残り
の前記第２のスイッチ回路を接続状態にするように、前
記第２の選択信号を生成する選択信号生成回路とを有す
る電子回路。 - 【請求項５】前記選択信号生成回路は、 前記第１の選択信号を反転させて前記第２の選択信号を
生成するインバータ回路を有する請求項４に記載の電子
回路。 - 【請求項６】相互に並行して配設された複数のビット線
と、相互に並行して配設された複数のワード線との交点
付近に複数のメモリセルを配設した半導体記憶装置であ
って、 前記複数のビット線に対応して設けられ、対応するビッ
ト線と信号出力側との間の接続状態を対応する第１の選
択信号に基づいて決定する複数の第１のスイッチ回路
と、 前記複数のビット線に対応して設けられ、対応するビッ
ト線と、所定の電位に保持された箇所との間の接続状態
を、対応する第２の選択信号に基づいて決定する複数の
第２のスイッチ回路と、 前記複数のビット線のうち選択した一つのビット線に対
応する前記第１のスイッチ回路を接続状態にし、残りの
前記第１のスイッチ回路を非接続状態にするように、前
記第１の選択信号を生成し、前記選択した一つのビット
線に対応する前記第２のスイッチ回路を非接続状態に
し、残りの前記第２のスイッチ回路を接続状態にするよ
うに、前記第２の選択信号を生成する選択信号生成回路
とを有する半導体記憶装置。 - 【請求項７】前記選択信号生成回路は、 前記第１の選択信号を反転させて前記第２の選択信号を
生成するインバータ回路を有する請求項６に記載の半導
体記憶装置。 - 【請求項８】行アドレスに基づいて前記ワード線を選択
するための選択信号を生成する行デコーダと、 列アドレスに基づいて前記第１の選択信号を生成する列
デコーダとをさらに有する請求項７に記載の半導体記憶
装置。 - 【請求項９】前記信号出力側に設けられたセンスアンプ
をさらに有する請求項６に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001270205A JP2003077280A (ja) | 2001-09-06 | 2001-09-06 | 電子回路および半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001270205A JP2003077280A (ja) | 2001-09-06 | 2001-09-06 | 電子回路および半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003077280A true JP2003077280A (ja) | 2003-03-14 |
Family
ID=19095889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001270205A Pending JP2003077280A (ja) | 2001-09-06 | 2001-09-06 | 電子回路および半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003077280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009625A (ja) * | 2007-06-26 | 2009-01-15 | Nec Electronics Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303696A (ja) * | 1988-06-01 | 1989-12-07 | Nec Corp | 読出専用半導体記憶装置 |
| JPH11339481A (ja) * | 1998-05-25 | 1999-12-10 | Nec Ic Microcomput Syst Ltd | 半導体メモリ回路 |
| JP2001189090A (ja) * | 1999-12-28 | 2001-07-10 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
-
2001
- 2001-09-06 JP JP2001270205A patent/JP2003077280A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303696A (ja) * | 1988-06-01 | 1989-12-07 | Nec Corp | 読出専用半導体記憶装置 |
| JPH11339481A (ja) * | 1998-05-25 | 1999-12-10 | Nec Ic Microcomput Syst Ltd | 半導体メモリ回路 |
| JP2001189090A (ja) * | 1999-12-28 | 2001-07-10 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009625A (ja) * | 2007-06-26 | 2009-01-15 | Nec Electronics Corp | 半導体記憶装置 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110310 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110315 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110726 |