KR20040019990A - 반도체 메모리 장치 - Google Patents

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KR20040019990A
KR20040019990A KR1020030059838A KR20030059838A KR20040019990A KR 20040019990 A KR20040019990 A KR 20040019990A KR 1020030059838 A KR1020030059838 A KR 1020030059838A KR 20030059838 A KR20030059838 A KR 20030059838A KR 20040019990 A KR20040019990 A KR 20040019990A
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스가와라히로시
카와구치나오이치
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엔이씨 일렉트로닉스 코포레이션
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Abstract

본 발명의 반도체 메모리 장치는 센스 앰프의 수가 종래의 1/2로 저감되고, 칩 사이즈나 소비 전력의 증대를 억제할 수 있다. 반도체 메모리 장치는 페이지 길이 또는 버스트 길이분의 데이터를 전반 및 후반의 2회로 나누어 메모리 셀 어레이로부터 판독하기 위한 센스 앰프(2)와, 센스 앰프에 의해 메모리 셀 어레이(1)로부터 판독한 상기 페이지 길이 또는 버스트 길이분의 데이터를 일시적으로 보존하는 페이지 버퍼(3)를 갖는다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
발명의 배경
발명의 분야
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 페이지 또는 버스트 단위로 데이터를 판독하는 반도체 메모리 장치에 관한 것이다.
종래의 기술
페이지 및/또는 버스트 단위로 데이터를 판독하는 반도체 메모리 장치 중 하나로 플래시 메모리가 있다. 플래시 메모리는 플래시 EEPROM(Electrically erasable programmable ROM)으로 불리는 ROM(read only memory)의 한 종류이다. 플래시 EEPROM은 전기적으로 컨텐츠의 소거 또는 기록이 가능한 비휘발성 반도체 장치이다. 이러한 형태의 종래의 반도체 메모리 장치의 구성을 도 11을 참조하여 이하에 설명한다.
도 11은 종래의 반도체 메모리 장치의 구성을 도시하는 블록도이다. 도 11은 데이터를 판독하기 위한 구성을 나타낸다. 단순화를 위해, 데이터 기록부 및 각종 작동 모드에서 반도체 메모리 장치에 배치된 모드 제어 회로 등은 생략된다.
도 11에 도시된 바와 같이, 종래의 반도체 메모리 장치는 데이터를 기억하는 다수의 메모리 셀로 이루어진 메모리 셀 어레이(101), 메모리 셀 어레이(101)에 저장된 데이터를 판독하기 위한 센스 앰프(102), 메모리 셀 어레이(101)로부터 판독한 데이터를 일시적으로 보존하기 위한 페이지 버퍼(103), 장치의 외부로 판독 데이터를 출력하기 위한 출력 버퍼(104), 장치의 외부로부터 어드레스 신호를 수신하기 위한 다수의 입력 버퍼(105), 및 모드에 의거하여 페이지 버퍼(103)로부터 출력되는 데이터에 따라 제어 신호를 생성하는 다수의 어드레스 생성 회로(106)로 이루어진다. 이러한 모드는 페이지 모드 또는 버스트 모드일 수 있다.
도 11의 종래의 반도체 메모리 장치에서, 다수의 센스 앰프(102)는 주어진 페이지 길이 또는 버스트 길이에 부합하여 이러한 길이에 대응하는 메모리 셀 어레이(101)에 대한 데이터의 일괄 판독을 가능하게 한다. 메모리 셀 어레이(101)로부터 판독된 데이터는 페이지 버퍼(103)에 보존된다. 이러한 데이터는 어드레스 생성 회로(106)에서 생성된 제어 신호(IA0 내지 IA2)와 동기하여 페이지 길이 또는 버스트 길이로 출력된다.
도 11에 도시된 종래의 반도체 메모리 장치는 예를 들어, 최대 8 데이터 단위(페이지 길이 및 버스트 길이가 8과 동일)로 2워드의 데이터를 판독하도록 구성된다. 따라서, 도 11에 도시된 구성에서, 데이터는 어드레스 신호의 상위 비트(예를 들어, A3 내지 A22; 이하 노멀 어드레스)를 사용하여 메모리 셀 영역(101)으로부터 판독될 수 있다. 그리고, 페이지 길이 또는 버스트 길이에 대한 데이터가 어드레스 신호의 하위 비트(예를 들어, A0 내지 A2; 이하 페이지 어드레스)를 사용하여 페이지 버퍼(103)로부터 소정 순으로 출력된다. 상기 셀 영역을 선택하기 위한 회로는 도 11에서 생략된다.
종래의 어드레스 생성 회로(106)는 어드레스 선택 회로(108) 및 버스트 어드레스 카운터(107)를 가질 수 있다. 버스트 어드레스 카운터(107)는 소정 클록에 따라 동기하여 증가하고, 내부 어드레스 신호(IA2_B, IA1_B 및 IA0_B)를 제공한다. 페이지 모드에서, 어드레스 선택 회로(108)는 입력 버퍼(105)로부터 제공되는 내부 어드레스 신호(IA2_A, IA1_A 및 IA0_A)를 제어 신호(IA2 내지 IA0)로서 각각 출력한다. 버스트 모드에서, 어드레스 선택 회로(108)는 버스트 어드레스 카운터(107)로부터 제공되는 내부 어드레스 신호(IA2_B, IA1_B 및 IA0_B)를 제어 신호(IA2 내지 IA0)로서 각각 출력한다.
이러한 구성을 사용하여, 장치의 외부로부터의 페이지 어드레스는 페이지 모드에서 제어 신호(IA2 내지 IA0)로서 제공되고, 버스트 어드레스 카운터(107)로부터의 카운터 결과는 버스트 모드에서 제어 신호(IA2 내지 IA0)로서 제공된다. 페이지 버퍼(103)는 어드레스 생성 회로(106)로부터 공급되는 제어 신호(IA2 내지 IA0)를 디코드하여 디코드 결과에 대응하는 어드레스의 데이터(DQ)로 출력한다.
상기 종래의 반도체 메모리 장치에서, 메모리 셀 어레이로부터 페이지 버퍼로 일괄적으로 판독된 데이터의 양은 페이지 길이 또는 버스트 길이와 동일하다. 그 결과, 최대 페이지 길이 또는 최대 버스트 길이에 대응하는 다수의 센스 앰프를 포함하여야 했다. 특히, 하나의 하위 어드레스 순서(예를 들어, 000, 001, 010, .... 111)에 따라 메모리 셀 어레이로부터 데이터 판독이 요구되는 반면, 데이터는 다른 임의의 순서에 따라 출력하는 기능도 요구되기 때문에, 그들을 실현하는데 필요한 구성이다.
상기 구성에서, 센스 앰프(102)는 판독 동작에 요구되는 모든 비트에 따라메모리 셀 어레이에 저장된 데이터를 재생한다. 따라서, 2 워드(32비트)의 데이터가 8개 단위로 판독되는 경우, 256(8×32)개의 센스 앰프가 필요하다.
플래시 메모리와 같은 종래의 반도체 메모리 장치에서, 센스 앰프는 데이터 판독의 각 비트가 "1" 또는 "0" 인지 판정하기 위한 레퍼런스 셀을 구비한다. 또한, 회로는 레퍼런스 셀에 소정 전류를 공급하기 위해 구비된다. 또한, 최근의 반도체 메모리 장치에서, 메모리 셀은 "1" 또는 "0"의 2진 데이터만이 아니라 다중값 데이터를 저장할 수 있다. 이러한 구성에서는, 레퍼런스 셀 및 레퍼런스 셀에 전류를 공급하기 위한 회로의 크기가 증가하게 된다. 그 결과, 데이터를 더 저장하기 위해서는 회로 크기도 커지게 되며 이에 따라 장치의 크기도 크지게 된다.
상기로 인해, 센스 앰프의 레이아웃이 커져야 하며 그 결과 칩의 사이즈도 증가하게 된다는 문제가 발생한다. 이는 제한된 메모리 셀 어레이 사이즈에 따라 칩 사이즈를 제한하려는 목표에 어긋나는 것이다. 또한, 센스 앰프의 수가 증가함에 따라, 반도체 메모리 장치의 전력 소모 또한 증가하게 된다.
상기의 관점에서, 상기 종래의 방법에서 나타난 문제를 해결하는 것이 바람직하다. 특히, 감소된 수의 센스 앰프를 갖는 반도체 메모리 장치를 구비하여 칩 사이즈의 증가를 억제하고 전력 소모를 감소시키는 것이 바람직하다. 동시에, 판독 액세스시 페이지 모드 및 버스트 모드를 구비할 수 있는 반도체 메모리 장치인 것이 바람직하다.
본 발명에 따르면, 반도체 메모리 장치는 페이지 모드 판독 또는 버스트 모드 판독에 대한 판독 데이터의 제 1부분 및 제 2부분에 액세스하기 위해 적어도 두 번 메모리 셀 어레이로부터 데이터를 판독하는 다수의 센스 앰프를 포함할 수 있다. 또한 반도체 메모리는 페이지 버퍼로부터의 다음 출력에 대한 판독 데이터의 제 1 및 2부분을 저장하기 위한 페이지 버퍼를 포함한다.
실시예의 한 양상에 따르면, 제 1 및 제 2부분의 데이터 비트의 양은 반도체 메모리 장치가 액세스 가능한 최대 페이지 길이 및 반도체 메모리 장치가 액세스 가능한 최대 버스트 길이이다.
실시예의 다른 양상에 따르면, 판독 동작은 페이지 베이스 어드레스에서 시작하는 데이터를 액세스할 수 있고, 이러한 페이지 어드레스는 페이지 또는 버스트 액세스에 대한 선택 데이터에 사용되는 어드레스의 다중 비트로 이루어진다. 제 1의 어드레스 생성 회로는 페이지 어드레스의 최상위 비트와 결합할 수 있고, 페이지 버퍼에서 캡쳐된 제 1 또는 제 2의 부분을 선택하기 위한 제 1의 제어 신호를 생성할 수 있다. 제 1의 어드레스 생성 회로는 캡쳐된 제 1 또는 제 2의 부분이 페이지 버퍼로부터 출력되도록 선택하기 위한 제 2의 제어 신호를 생성할 수 있다. 다수의 제 2의 어드레스 생성 회로는 페이지 어드레스의 하위 비트(less significant bit)에 결합될 수 있고, 데이터가 페이지 버퍼로부터 출력되는 타이밍을 제어하기 위한 제 3의 제어 신호를 생성할 수 있다.
실시예의 또 다른 양상에 따르면, 제 1의 어드레스 생성 회로는 제 1 또는 제 2의 부분에 액세스하기 위한 제 1의 내부 어드레스 신호를 생성하는 페이지 판독 예지 판정 회로(page read look-ahead judging circuit)를 포함할 수 있다. 제1의 소정 기간의 제 1의 클록에 따라 증가하는 제 1의 버스트 어드레스 카운터는 페이지 어드레스의 비트에 대응하는 제 2의 내부 어드레스 신호의 최상위 비트를 출력할 수 있다. 제 1의 어드레스 선택 회로는 제 1의 제어 신호를 생성하기 위해 제 1의 버스트 어드레스 카운터의 출력과 페이지 판독 예지 판정 회로의 출력 사이에서 선택될 수 있다. 이러한 선택은 모드값에 대응될 수 있다.
실시예의 다른 양상에 따르면, 제 1의 어드레스 카운터는 제 1의 클록과 상이한 주기를 갖는 제 2의 클록에 따라 증가되는 제 2의 버스트 어드레스 카운터를 더 포함한다. 제 2의 버스트 어드레스 카운터는 제 3의 내부 어드레스 신호의 최상위 비트를 출력할 수 있다. 제 3의 내부 어드레스 신호는 보통 어드레스 및 최상위 페이지 어드레스 비트에 대응할 수 있다. 제 3의 내부 어드레스 신호는 보통 어드레스 및 최상위 페이지 어드레스 비트에 대응될 수 있다. 또한, 제 1의 어드레스 선택 회로는 제 2의 제어 신호를 생성하기 위해 페이지 어드레스의 최상위 비트에 대응하는 제 4의 어드레스 신호 및 제 2의 버스트 어드레스 카운터의 출력 중에서 선택할 수 있다. 이러한 선택은 모드값에 대응될 수 있다.
실시예의 다른 양상에 따르면, 제 2의 어드레스 생성 회로 각각은 제 1의 클록에 따라 증가하는 제 3의 버스트 어드레스 카운터를 포함할 수 있고, 제 2의 내부 어드레스의 하위 비트를 출력한다. 또한, 버스트 모드에서, 제 2의 어드레스 선택 회로는 제 3의 버스트 어드레스 카운터의 출력으로부터 제 3의 제어 신호를 생성할 수 있다. 페이지 모드에서, 제 2의 어드레스 선택 회로는 페이지 모드에서 페이지 어드레스의 하위 비트로부터 제 3의 제어 신호를 생성할 수 있다.
실시예의 다른 양상에 따르면, 페이지 판독 예지 판정 회로는 제 1의 부분으로부터의 데이터가 반도체 메모리 장치로부터 출력되기 전에 제 1의 논리값으로부터 제 1의 내부 어드레스 신호의 논리 값을 제 2의 논리값으로 변환한다. 또한, 페이지 어드레스의 최상위 비트가 논리"0"으로부터 논리"1"로 변화될 때 제 2의 부분의 데이터가 센스 앰프에 의해 판독된다.
실시예의 다른 양상에 따르면, 페이지 판독 예지 판정 회로는 하나의 논리값으로부터 적어도 하나의 또다른 논리값으로 페이지 어드레스 비트값이 변화되는 것에 대응하여 제 1의 내부 어드레스 신호의 논리값을 변화시킬 수 있다.
본 발명은 M개의 센스 앰프로 구성된 센스 앰프 세트를 갖는 반도체 메모리 장치를 포함할 수 있다. 메모리 셀 어레이는 메모리 셀 어레이의 적어도 두개의 상이한 부분과 제 1의 제어 신호에 대응하여 상이한 액세스 동작을 하는 센스 앰프 세트를 결합할 수 있다. 또한, 페이지 버퍼는 상이한 액세스 동작으로부터 N개의 데이터 비트 저장할 수 있고, N은 M보다 큰 값이다. 이러한 데이터 비트는 Q개의 그룹에서 출력될 수 있고, Q는 M보다는 작고 1보다는 큰 값이다.
실시예의 한 양상에 따르면, 센스 앰프의 수(M)는 페이지 버퍼 데이터 비트(N)의 수의 절반일 수 있다.
실시예의 다른 양상에 따르면, 메모리 셀 어레이는 비휘발성 메모리 셀을 포함할 수 있고, 메모리 셀 어레이의 적어도 두개의 상이한 부분을 페이지 모드와 버스트 모드에서 상이한 액세스 동작을 하는 센스 앰프 세트에 결합시킬 수 있다.
실시예의 다른 양상에 따르면, 반도체 메모리 장치는 메모리 셀 어레이의 제1의 부분에 액세스하기 위해 페이지 어드레스의 최상위 비트에 따라 출력 신호를 제공하는 페이지 판독 예지 회로를 포함하는 제 1의 어드레스 생성 회로를 더 포함할 수 있다. 페이지 판독 예지 회로는 메모리 셀 어레이의 제 2의 부분에 액세스하기 위해 페이지 모드 어드레스에서의 소정의 변화에 대응하여 제 1의 제어 신호를 변경할 수 있다.
실시예의 다른 양상에 따르면, 제 1의 어드레스 생성 회로는 제 1의 제어 신호에 응하여 증가되는 출력값을 제공하는 버스트 어드레스 카운터를 더 포함할 수 있다. 제 1의 어드레스 선택 회로는 모드 정보에 대응하여 페이지 판독 예지 회로의 출력과 버스트 어드레스 카운터의 출력 중 하나를 선택할 수 있다.
본 발명은 페이지 모드와 버스트 모드에서의 출력에 대한 데이터값을 저장하기 위한 페이지 버퍼와, 적어도 두개의 상이한 동작에서 하나의 페이지 모드 액세스 또는 하나의 버스트 모드 액세스에 대해 페이지 버퍼로 데이터 값을 판독할 수 있는 센스 앰프 세트를 갖는 반도체 메모리를 포함할 수 있다. 이러한 상이한 동작으로 인해 메모리 셀 어레이의 상이한 부분을 액세스할 수 있다.
실시예의 다른 양상에 따라, 페이지 버퍼는 제 1의 보존 회로와 데이터 출력 사이에 결합되고 제 1의 값을 갖는 출력 제어 신호에 의해 이네이블되는 제 1의 출력 회로를 포함할 수 있다. 제 2의 보존 회로와 데이터 출력 사이에 결합된 제 2의 출력 회로는 제 2의 값을 갖는 출력 제어 신호에 의해 이네이블될 수 있다.
실시예의 다른 양상에 따르면, 반도체 메모리 장치는 페이지 모드에서 최상위 페이지 어드레스 비트값에 대응하는 출력 제어 신호를 생성하고, 버스트 모드에서 버스트 어드레스 카운터에 대응하는 출력 제어 신호를 생성하는 제 1의 어드레스 생성 회로를 더 포함할 수 있다.
실시예의 다른 양상에 따르면, 반도체 메모리 장치는 하위 페이지 어드레스에 저장된 데이터 값의 제 1의 부분과 상위 페이지 어드레스에 저장된 데이터 값의 제 2의 부분을 포함할 수 있다. 페이지 판독 예지 회로는 제 1의 판독 동작시 데이터값의 제 1의 부분에 액세스하기 위한 어드레스 신호를 설정할 수 있다. 페이지 판독 예지 회로는 제 2의 판독 동작시 하위 페이지 어드레스에 응하여 데이터값의 제 2의 부분에 액세스하기 위한 어드레스 신호를 설정할 수 있다.
실시예의 다른 양상에 따르면, 페이지 판독 예지 회로는 동일한 값으로부터 다른 페이지 어드레스 비트와 상이한 적어도 하나의 비트로 변하는 페이지 어드레스의 비트에 응하여 데이터 값의 제 2의 부분에 액세스하기 위한 어드레스 신호를 설정할 수 있다.
실시예의 다른 양상에 따르면, 센스 앰프 세트는 제 1의 동작시 페이지 버퍼로 데이터 값의 제 1의 부분을 판독할 수 있고, 제 1의 부분의 데이터값이 페이지 버퍼로부터 출력되기 전에, 제 2의 동작시 페이지 버퍼로 데이터 값의 제 2의 부분을 판독할 수 있다.
실시예의 다른 양상에 따르면, 반도체 메모리 장치는 페이지 모드에서 페이지 어드레스의 최상위 비트에 응하여 페이지 버퍼의 상이한 부분을 액세스하는 출력 제어 신호를 생성할 수 있는 제 1의 어드레스 생성 회로를 더 포함할 수 있다. 버스트 모드에서, 제 1의 어드레스 생성 회로는 버스트 어드레스 카운터에 응하여페이지 버퍼의 상이한 부분에 액세스할 수 있다.
상기와 같이 구성된 반도체 메모리 장치는 메모리 셀 어레이에 2회(데이터의 전반 및 후반) 액세스함으로써 페이지 길이 또는 버스트 길이분의 데이터를 판독하기 위한 센스 앰프를 포함할 수 있다. 페이지 버퍼는 센스 앰프에 의해 판독된 페이지 길이 또는 버스트 길이분의 데이터를 저장할 수 있다. 이러한 구조에서, 페이지 길이 또는 버스트 길이의 절반에 대응하는 센스 앰프의 수로 페이지 또는 버스트 액세스에 대한 데이터 판독 동작을 구현할 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 도시하는 블록도.
도 2는 도 1과 같은 반도체 장치에 포함될 수 있는 메모리 셀 어레이를 도시하는 회로도.
도 3은 도 1과 같은 반도체 장치에 포함될 수 있는 센스 앰프를 도시하는 회로도.
도 4는 도 1과 같은 반도체 장치에 포함될 수 있는 페이지 버퍼를 도시하는 회로도.
도 5는 도 1과 같은 반도체 장치에 포함될 수 있는 페이지 판독 예지 판정 회로를 도시하는 회로도.
도 6은 도 1과 같은 반도체 장치에 포함될 수 있는 어드레스 선택 회로를 도시하는 회로도.
도 7은 도 1과 같은 반도체 장치에 포함될 수 있는 입력 버퍼를 도시하는 회로도.
도 8은 도 1과 같은 반도체 장치에 포함될 수 있는 출력 버퍼를 도시하는 회로도.
도 9는 실시예에 따른 반도체 메모리 장치의 페이지 모드시의 데이터 판독 동작을 나타내는 타이밍도.
도 10은 실시예에 따른 반도체 메모리 장치의 버스트 모드시의 데이터 판독 동작을 나타내는 타이밍도.
도 11은 종래의 반도체 메모리 장치를 도시하는 블록도.
♠도면의 주요 부호에 대한 부호의 설명♠
1 : 메모리 셀 어레이
2 : 센스 앰프
3 : 페이지 버퍼
4 : 출력 버퍼
5 : 입력 버퍼
6 : 제 1의 어드레스 생성 회로
7 : 제 2의 어드레스 생성 회로
8 : 페이지 판독 예지 판정 회로
91: 제 1의 버스트 어드레스 카운터
92: 제 3의 버스트 어드레스 카운터
10 : 제 2의 버스트 어드레스 카운터
11 : 제 1의 어드레스 선택 회로
12 : 제 2의 어드레스 선택 회로
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 하나의 실시예를 나타내는 블록도이다. 도 2는 도 1에 도시된 것과 같은 메모리 셀 어레이의 일례를 나타내는 회로도이다. 도 3은 도 1에 도시된 것과 같은 센스 앰프의 일례를 나타내는 회로도이다. 도 4는 도 1에 도시된 것과 같은 페이지 버퍼의 일례를 나타내는 회로도이다. 도 5는 도 1에 도시된 것과 같은 페이지 판독 예지 판정 회로의 일례를 나타내는 회로도이다. 도 6은 도 1에 도시된 것과 같은 어드레스 선택 회로의 일례를 나타내는 회로도이다. 도 7은 도 1에 도시된 것과 같은 입력 버퍼의 일례를 나타내는 회로도이다. 도 8은 도 1에 도시된 것과 같은 출력 버퍼의 일례를 나타내는 회로도이다.
도 1에 도시된 바와 같이, 실시예에 따른 반도체 메모리 장치는 데이터값이 저장될 수 있는 메모리 셀 어레이(1); 메모리 셀 어레이(1)에 저장된 데이터를 판독하기 위한 센스 앰프(2); 메모리 셀 어레이(1)로부터 판독된 데이터를 임시적으로 보존하는 페이지 버퍼(3); 반도체 장치의 외부로 판독 데이터를 출력하기 위한 출력 버퍼(4); 반도체 장치의 외부로부터 어드레스 신호를 수신하기 위한 다수의 입력 버퍼; 제 1의 어드레스 생성 회로(6); 및 다수의 제 2의 어드레스 생성 회로(7)를 포함할 수 있다.
제 1의 어드레스 생성 회로(6)는 페이지 어드레스의 최상위 비트에 대응하고, 제어 신호(IA2_RD 및 IA2_D0)를 생성할 수 있다. 데이터는 제어 신호(IA2_RD)에 따라 페이지 버퍼(3)내에서 캡쳐될 수 있다. 데이터는 제어 신호(IA2_D0)에 따라 페이지 버퍼(3)로부터 출력될 수 있다.
제 2의 어드레스 생성 회로(7)는 최상위 비트 이외의 페이지 어드레스의 비트(예를 들어, 하위 페이지 어드레스 비트)에 대응할 수 있고, 제어 신호(IA1 및 IA0)를 생성할 수 있다. 제어 신호(IA1 및 IA0)에 따라, 데이터는 페이지 또는 버스트 모드에서 반도체 메모리 장치가 동작함에 따라 페이지 버퍼(3)로부터 소정의 타이밍에서 출력된다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이(1)로부터 전체 페이지 길이 또는 버스트 길이분의 데이터를 전반 및 후반의 2회로 나누어 판독하도록 구성된다. 따라서, 다수의 센스 앰프는 최대 페이지 길이 또는 버스트 길이의 절반일 수 있다. 또한, 페이지 버퍼(3)는 페이지 길이 또는 버스트 길이분의 데이터를 저장하도록 구성될 수 있다. 상기는 전반 데이터가 반도체 메모리 장치로부터 출력되기 전에 메모리 셀 어레이(1)로부터 후반의 데이터를 판독할 수 있도록 할 수 있다.
따라서, 본 발명에 따른 구성을 사용하면, 종래와 같이 최대 페이지 길이분의 데이터를 메모리 셀 어레이(1)로부터 일괄적으로 판독하지 않는다. 따라서, 본 발명의 구성은 페이지 모드 및 버스트 모드에 대해 어드레스 범위(하위 어드레스)의 끝으로부터의 순서대로 데이터를 출력하는 어플리케이션에 한정된다. 그러나, 페이지 길이가 최대 페이지 길이의 절반으로 설정되는 경우, 메모리 셀 어레이(1)로부터 판독된 데이터는 종래와 같이 임의의 순서로 출력될 수 있다.
또한, 도 1에 도시된 반도체 메모리 장치는 2워드의 데이터를 최대 8개 데이터 단위로 판독하도록 구성된다. 상기는 도 11에 도시된 종래의 반도체 메모리 장치와 유사하다(페이지 길이 및 버스트 길이가 8과 동일).
도 1의 실시예에서, 메모리 셀 어레이(1) 내에서 8 페이지에 대응하는 셀 영역이 노멀 어드레스(A3 내지 A22)에 따라 액세스될 수 있다. 또한, 이러한 8페이지의 전반과 후반의 4페이지에 대응하는 셀 영역이 페이지 어드레스의 최상위 비트(여기서는 A2)에 따라 선택될 수 있다. 페이지 길이 또는 버스트 길분의 특정 데이터는 어드레스 신호의 하위 3비트(여기서는 A0 내지 A2)에 따라 페이지 버퍼(3)로부터 출력될 수 있다.
도 1을 참조하면, 제 1의 어드레스 생성 회로(6)는 페이지 판독 예지 판정 회로(8), 제 1의 버스트 어드레스 카운터(91), 제 2의 버스트 어드레스 카운터(10), 및 제 1의 어드레스 선택 회로(11)를 포함할 수 있다.
페이지 판독 예지 판정 회로(8)는 내부 어드레스 신호(IA2_D)를 생성할 수 있다. 상기 어드레스 값은 전반 또는 후반분의 데이터가 메모리 셀 어레이(1)로부터 판독되고 페이지 버퍼(3)에서 캡쳐된다.
제 1의 버스트 어드레스 카운터(91)는 제 1의 클록 신호(PACLK)와 동기하여 증가되고, 신호(IA2_B)를 출력할 수 있다. 신호(IA2_B)는 페이지 어드레스(예를 들어, A[2:0])의 비트 수와 동일한 내부 어드레스 신호(IA2_B, IA1_B 및 IA0_B)중 최상위 비트에 대응한다.
제 2의 버스트 어드레스 카운터(10)는 제 1의 클록(PACLK)과 주파수가 상이한 제 2의 클록(ADCLK)과 동기하여 증가되고, 신호(IA2_C)를 출력할 수 있다. 신호(IA2_C)는 페이지 어드레스(예를 들어, A[31:2])의 최상위 비트와 이를 포함하는 보통 어드레스 비트의 총 비트 중 최하위 비트에 대응된다.
제 1의 어드레스 선택 회로(11)는 제어 신호(IA2_RD 및 IA2_D0)를 생성하기 위해 내부 어드레스 신호(IA2_B, IA2_C 및 IA2_D) 및 페이지 어드레스의 최상위 비트와 동일한 내부 어드레스 신호(IA2_A)를 선택한다.
또한, 도 1에 따른 반도체 메모리 장치는 어드레스 비트(A1 및 A0)에 각각 대응하는 제 2의 내부 어드레스 생성 회로(7)를 포함할 수 있다. 제 2의 어드레스 생성 회로(7)는 제 3의 버스트 어드레스 카운터(92)와 제 2의 어드레스 선택 회로(12)를 포함할 수 있다.
제 3의 버스트 어드레스 카운터(92)는 제 1의 클록(PACLK)과 동기하여 증가될 수 있고, 최상위 어드레스 비트 이외의 페이지 어드레스 비트(예를 들어 하위 페이지 어드레스 비트)에 대응하는 신호(IA1_B(또는 IA0_B))를 출력할 수 있다.
제 2의 어드레스 선택 회로(12)는 제어 신호(IA1(또는 IA0))를 출력하기 위해 신호(IA1_A 및 IA1_B(또는 IA0_A 및 IA0_B))를 선택한다. 특히, 페이지 모드에서, 제 2의 어드레스 선택 회로(12)는 제어 신호(IA1(또는 IA0))로서 입력 버퍼(5)에 의해 제공되는 내부 어드레스 신호(IA1_A(또는 IA1_0))를 출력할 수 있다. 버스트 모드에서, 제 2의 어드레스 선택 회로(12)는 제어 신호(IA1(또는 IA0))로서 제 3의 버스트 어드레스 카운터(92)에 의해 제공되는 내부 어드레스 신호(IA1_B(또는 IA0_B))를 출력할 수 있다.
제 1의 클록(PACLK)과 제 2의 클록(ADCLK)은 버스트 제어 신호 생성 회로(도시되지 않음)에 의해 생성될 수 있다. 이러한 회로는 반도체 메모리 장치의 외부로부터 공급되는 클록 신호에 따라 제 1 및 제 2의 클록(PACLK 및 ADCLK)을 생성할 수 있다.
도 1은 다양한 형태에서 발생하는 "[x:y]"의 다중 비트값에 대한 신호 규칙을 따른다. 예를 들어, 출력 버퍼(4)에 의해 제공되는 출력 신호(DQ[31:0])는 출력 비트값(DQ0 내지 DQ31(예를 들어, 32비트))을 포함한다.
도 2를 참조하여, (도 1에서 참조번호(1)로 도시된 것과 같은)메모리 셀 어레이는 매트릭스형태로 배치된 다수의 메모리 셀(MC로서 도시된 것 중 하나)을 포함할 수 있다. 메모리 셀 어레이는 스위치 트랜지스터(Q1 및 Q2)를 포함할 수 있다. 스위칭 트랜지스터는 최상위 페이지 어드레스 비트(예를 들어, A2=1 또는 A2=0)에 따라 선택된 메모리 셀 영역에 대응할 수 있는 제어 신호(IA2_RD)에 따라 온 및 오프될 수 있다. 스위칭 트랜지스터(Q1 및 Q2)의 입력 단자는 각 셀 영역(예를 들어 A2=1 또는 A2=0)의 비트선에 접속될 수 있다. 스위칭 트랜지스터(Q1 및 Q2)의 출력 단자는 센스 앰프에 접속될 수 있다.
메모리 셀(MC)은 플로팅 게이트와 제어 게이트를 포함하는 셀 트랜지스터로 구성된다. 이러한 메모리 셀(MC)은 플로팅 게이트에 주입된 전자의 양에 따라 임계 전압을 조정할 수 있도록 구성될 수 있다. 따라서, 소정의 판독 전압이 메모리 셀의 제어 게이트에 인가되면, 임계 전압에 대응하는 전류가 흐르게 된다. 이러한 방식으로, 저장된 데이터값(예를 들어, "0" 또는 "1")이 결정될 수 있다.
도 2에서, 설명을 용이하게 하기 위해, A2=0 및 A2=1인 셀 영역만을 기재하고 있다. 실제의 메모리 셀 어레이에서는, 워드선의 수는 어드레스 신호(Ax(x=0 내지 22))를 디코딩함으로써 선택가능한 워드선의 수에 대응될 수 있다. 또한, 비트선의 수는 컬럼 어드레스에 따라 선택 가능한 비트선의 수에 대응 수 있다. 메모리 셀(MC)은 각 비트선과 워드선의 교점에 배치될 수 있다.
도 3을 참조하면, 센스 앰프(도 1의 참조번호(2)로 도시됨)는 메모리 셀 앰프(21), 레퍼런스 셀(RC), 레퍼런스 셀 앰프(22), 및 차동 회로(23)를 포함할 수 있다. 메모리 셀 앰프(21)는 메모리 셀(MC)내에 저장된 데이터에 따라(예를 들어, 셀 임계 전압에 따라) 변할 수 있는 전류(Im)를 선택된 메모리 셀(MC)에 공급한다.
레퍼런스 셀 앰프(22)는 레퍼런스 셀(RC)에 전류(Im)를 공급할 수 있다. 레퍼런스 셀(RC)은 메모리 셀(MC)과 동일한 구조를 갖는 셀 트랜지스터일 수 있고, 메모리 셀(MC)에 저장된 데이터값(예를 들어, "0" 또는 "1")을 결정하기 위해 사용될 수 있다. 레퍼런스 셀(RC)의 임계 전압은 메모리 셀(MC)에 저장된 데이터값을 분별하기에 적합한 임계 전압으로 미리 설정될 수 있다.
차동 회로(23)는 메모리 셀 앰프(21)로부터의 출력 전압과 레퍼런스 셀 앰프(22)의 출력 전압을 비교하여, 메모리 셀(MC)에 저장된 데이터값을 결정한다.
도 4를 참조하면, 페이지 버퍼(도 1의 참조번호(3)로 도시)는 두 세트의 입력 회로(31), 두 세트의 보존 회로(32), 두 세트의 출력 회로(33), 두개의 디코더(32), 및 두 세트의 게이트 회로(35)를 포함할 수 있다.
입력 회로(31)의 세트 각각은 센스 앰프(2)로부터 판독된 4페이지의 데이터를 수신하기 위한 4개의 3스테이트 게이트를 포함할 수 있다. 이러한 데이터는 소정의 타이밍에서 출력될 수 있다.
보존 회로(32)의 세트 각각은 입력 회로 세트(31)의 입력 회로로부터의 출력값을 저장하기 위해 교차 결합된 인버터 4세트를 포함할 수 있다.
출력 회로(33)의 각 세트는 보존 회로(32) 세트로부터의 출력 데이터를 수신하기 위한 4개의 3-스테이트 게이트를 포함할 수 있다. 이러한 데이터는 소정의 타이밍에 출력될 수 있다.
각 디코더(34)는 제 2의 어드레스 선택 회로(12)로부터 출력된 제어 신호(IA0 및 IA1)를 디코드할 수 있다. 게이트 회로(35)의 각 세트는 제 1의 어드레스 선택 회로(11)에 의해 제공되는 제어 신호(IA2_D0)에 따라 디코더(34)의 출력을 출력하기 위한 4개의 NAND 게이트를 포함할 수 있다.
입력 회로(31)의 세트는 제 1의 어드레스 선택 회로(11)로부터의 제어 신호(IA2_RD)가 논리 "0"레벨일 때, 판독 데이터의 전반에 대응하는 4개의 페이지분의 데이터가 출력할 수 있다. 마찬가지로, 판독 데이터의 후반에 대응하는 다른 4 페이지분의 데이터가 제어 신호(IA2_RD)가 논리 "1"레벨일 때 출력될 수 있다.
또한, 출력 회로(33) 세트는 제 1의 어드레스 선택 회로(11)로부터의 제어 신호(IA2_D0)가 논리 "0"레벨일 때, 판독 데이터의 전반에 대응하는 4페이지분의 데이터를 출력할 수 있다. 마찬가지로, 제어 신호(IA2_D0)가 논리 "1"레벨일 때, 판독 데이터의 후반에 대응하는 다른 4페이지분의 데이터가 출력될 수 있다. 이 때, 출력 회로 세트(31)로부터의 데이터의 출력 순서는 디코더(34)로부터의 출력 신호에 따라 제어될 수 있다.
또한, 도 4에 도시된 구성은 출력 데이터의 1비트분의 구성만을 도시하고 있다. 따라서, 실제 반도체 메모리 장치는 출력 데이터의 각 비트에 대응하는 도 4에 도시된 것과 같은 다수의 회로를 포함할 수 있다(도 1의 예에서는 32개).
도 5를 참조하면, 페이지 판독 예지 판정 회로(도 1의 참조부호(8)로 도시)는 내부 어드레스 신호(IA2_A, IA1_A 및 IA0_A)의 부정 논리합을 출력하기 위한 NOR 회로(81)와, NOR 게이트(81)로부터의 출력 신호를 반전시키기 위한 인버터(82)를 포함할 수 있다. 이에 따라 제어 신호(IA2_D)가 생성될 수 있다.
도 5에 도시된 페이지 판독 예지 판정 회로는 "000" 내지 "001"로 페이지 어드레스가 변할 때, "0"에서 "1"로 내부 어드레스 신호(IA2_D)가 변하도록 구성된다. 그러나, 페이지 판독 예지 판정 회로는 이러한 구성에 한정될 필요는 없다. 페이지 판독 예지 판정 회로는 센스 앰프(2)에 의한 전반 데이터의 판독이 종료되기 전 및 페이지 어드레스의 최상위 비트(A2)가 "0"부터 "1"로 전환되기보다도 센스 앰프(2)에 의한 후반 데이터의 판독에 필요한 시간만큼 전에, 내부 어드레스 신호(IA2 D)를 "0"부터 "1"로 전환하는 회로라면, 어떤 구성이라도 좋다.
도 6을 참조하면, 제 1의 어드레스 선택 회로(도 1에서 참조부호(11)로 도시)는 내부 어드레스 신호(IA2_A, IA2_B, IA2_C, 및 IA2_D)를 수신하기 위한 다수의 3-스테이트 게이트(111), 판독 모드 신호(RMODE0 및 RMODE1)를 디코딩하기 위한 디코더(112)를 포함할 수 있고, 따라서, 3-스테이트 게이트(111)로부터의 신호 출력을 제어할 수 있다.
도 6을 참조하면, 제어 신호(IA2_RD)는 내부 어드레스 신호(IA2_A, IA2_B 및 IA2_D)를 수신하는 3-스테이트 게이트(111)로부터의 출력을 따라 생성될 수 있다. 또한, 제어 신호(IA2_D0)는 내부 어드레스 신호(IA2_A 및 IA2_C)를 수신하는 3-스테이트 게이트(111)로부터의 출력에 따라 생성될 수 있습니다.
도 6에 도시된 제 1의 어드레스 선택 회로와 유사한 방식에서, 제 2의 어드레스 선택 회로(도 1의 참조부호(12)로 도시)는 내부 어드레스 신호(IA1_A 및 IA1_B(또는 IA0_A 및 IA0_B))를 수신하기 위한 3-스테이트 게이트(111) 및 판독 모드 신호(RMODE0 및 RMODE1)를 디코딩하기 위한 디코더를 포함할 수 있다. 상기 디코딩은 이러한 3-스테이트 게이트(111)로부터의 신호 출력을 제어할 수 있다. 이러한 구성에서, 페이지 모드시 입력 버퍼(5)로부터의 내부 어드레스 신호(IA1_A 및IA0_A)는 제어 신호(IA1 및 IA0)로서 출력될 수 있고, 버스트 모드시 제 3의 버스트 어드레스 카운터(92)로부터의 내부 어드레스 신호(IA1_B 및 IA0_B)는 제어 신호(IA1 및 IA0)로서 출력될 수 있다.
도 7을 참조하면, 입력 버퍼(도 1에서 참조번호(5)로 도시)는 인버터(51), NAND 게이트(52), 및 인버터(53)를 포함할 수 있다. 인버터(51)는 칩 이네이블 신호(CEB)를 반전하여 NAND 게이트(52)로의 입력으로 제공한다. NAND 게이트(52)로의 다른 입력은 어드레스 신호(Ax(x는 0, 1, 2...))일 수 있다. NAND 게이트(52)는 각 입력 신호의 부정 논리곱을 출력할 수 있다. 상기 출력은 인버터(53)에 의해 반전될 수 있다. 이러한 구성에서, 칩 이네이블 신호(CEB)가 레벨"0"이면, 어드레스 신호(Ax)는 입력 버퍼로부터 출력될 수 있고, 반도체 메모리 장치 내로 캡쳐될 수 있다.
도 8을 참조하면, 출력 버퍼(도 1의 참조번호(4)로 도시)는 p-채널 트랜지스터(41), n-채널 트랜지스터(42), 인버터(43), NAND 게이트(44) 및 NOR 게이트(45)를 포함할 수 있다. 인버터(43)는 출력 이네이블 신호(OEB)를 반전하여 NAND 게이트(44)로의 입력으로서 제공할 수 있다. NAND 게이트(44)는 입력 신호(D0[31:0])를 수신하는 다른 입력을 가질 수 있고, 각 입력의 부정 논리곱을 출력할 수 있다. NOR 게이트(45)는 입력으로서 출력 이네이블 신호(OEB)와 입력 신호(D0[31:0])를 수신하고, 각 입력의 부정 논리합을 출력할 수 있다. p-채널 트랜지스터(41)는 NAND 게이트(44)의 출력에 접속된 게이트와 하이 공급 레벨과 데이터 출력 사이에결합된 소스-드레인 경로를 가질 수 있다. p-채널 트랜지스터(41)는 출력 데이터 신호(DQ)를 논리"1"로 구동할 수 있다. n-채널 트랜지스터(42)는 NOR 게이트(45)의 출력에 접속된 게이트와 로우 공급 레벨과 데이터 출력 사이에 결합된 소스-드레인 경로를 가질 수 있다. n-채널 트랜지스터(42)는 출력 데이터 신호(DQ)를 논리"0"으로 구동할 수 있다.
도 8은 하나의 비트에 대한 출력 버퍼를 도시하고 있고, 이러한 회로는 출력 비트수(도 1에서는 32)에 대응하여 반복될 수 있다. 이러한 구성에서, 출력 이네이블 신호(OEB)가 레벨"0"일 때, 입력 신호(예를 들어, D0[31:0])에 따라 출력 데이터 신호(예를 들어, DQ[31:0])가 송출된다.
이하, 도 1의 실시예에 따른 반도체 메모리 장치의 동작을 도면을 참조하여 기술한다.
도 9는 도 1에 도시된 실시예에 따른 페이지 모드시의 데이터 판독 동작을 나타내는 타이밍도이다. 도 10은 도 1에 도시된 실시예에 따른 반도체 메모리 장치의 버스트 모드시의 데이터 판독 동작을 나타내는 타이밍도이다.
우선, 실시예에 따라, 페이지 모드시 데이터의 판독 동작이 설명된다. 또한 이하의 설명에서, 반도체 메모리 장치가 미리 소정의 제어 신호에 의해 페이지 길이(= 8)의 페이지 판독 모드로 설정되어 있는 것으로 한다.
반도체 메모리 장치가 페이지 판독 모드로 설정될 때, 도 9에 도시된 바와 같이, 칩 이네이블 신소(CEB)와 출력 이네이블 신호가 논리"0"으로 설정되고, 소정의 셀 영역이 노멀 어드레스(A[22:3])에 따라 선택되며, 페이지 어드레스(A[2:0])가 "000"으로 설정된다. 또 이때, 센스 앰프(2)를 활성화 기키기 위한 활성 신호(ATDSAACT)의 레벨은 논리"0"으로부터 논리"1"로 변환된다. 또한, 페이지 어드레스(A[2:0])가 "000"으로 tACC 이상 보존될 수 있다.
그리고, 센스 앰프(2)로부터 데이터가 출력될 때 결정되는 출력 제어 신호(ATDSALS)의 레벨은 논리 "0"으로부터 논리"1"로 변환될 수 있다. 이러한 변환에 따라, 센스 앰프(2)로부터 4페이지분의 데이터(SAOT[127 : 0])가 출력된다. 이 때, 제 1의 어드레스 선택 회로(11)로부터 출력되는 제어 신호(IA2 RD)가 레벨"0"이므로, 스위칭 트랜지스터(Q1 및 Q2)의 동작에 의해 A2=0에 대응하는 셀 영역이 선택될 수 있다. 따라서, 센스 앰프(2)로부터는 전반 4페이지분의 데이터가 출력되고, 페이지 버퍼(3)의 전반이 캡쳐된다.
또한, 이 때, 제 1의 어드레스 선택 회로(11)로부터 출력된 제어 신호(IA2_D0)가 논리"0"레벨이므로, 페이지 버퍼(3)에 의해 캡쳐된 전반부의 데이터가 반도체 메모리 장치의 외부로부터 공급된 페이지 어드레스(A[2:0])의 순으로 출력된다. 이러한 데이터는 출력 버퍼(4)를 통해 소정 주기(tPAC)로 출력된다.
도 9를 참조하면, 전반 페이지의 데이터가 출력되고 있는 동안 페이지 어드레스(A[2:0])가 "000"으로부터 "001"로 변환되면, 페이지 판독 예지 판정 회로(8)로부터 출력되는 내부 어드레스 신호(IA2_D)가 "0"부터 "1"로 전환되고, 제 1의 어드레스 선택 회로(11)로부터 출력된 제어 신호(IA2 RD)가 "0"부터 "1"로 전환된다.
그리고, 센스 앰프(2)에 대한 활성 신호(ATDSAACT)가 논리"0"에서 논리"1"로 다시 전환되고, 제어 신호(ATDSALS)가 논리"0"로부터 논리"1"로 다시 전환된다. 그결과, 4페이지분의 데이터(SAOT[127:0])가 센스 앰프(2)로부터 다시 출력될 수 있다. 이 때, 제 1의 어드레스 선택 회로(11)로부터 출력된 제어 신호(IA2_RD)가 논리"1"레벨이브로, 셀 영역(A2=1)은 스위칭 트랜지스터(Q1 및 Q2)에 의해 선택된다. 따라서, 영역(A2=1)으로부터의 후반 데이터에 대응하는 4페이지분의 데이터가 센스 앰프(2)로부터 출력될 수 있고, 페이지 버퍼(3)에 캡쳐된다.
그리고, 페이지 어드레스(A[2:0])가 "011"로부터 "100"으로 변할 때, 내부 어드레스 신호(IA2_A)는 논리"0"으로부터 논리"1"로 변하고, 제 1의 어드레스 선택 회로(11)로부터 출력된 제어 신호(IA2_D0)는 논리"0"으로부터 논리"1"로 변할 수 있다.
제어 신호(IA2_D0)의 레벨이 논리"0"으로부터 논리"1"로 변할 때, 페이지 버퍼(3) 내에 캡쳐된 후반부의 페이지분의 데이터는 반도체 메모리 장치의 외부로부터 공급된 페이지 어드레스(A[2:0])순으로 출력될 수 있다. 이러한 데이터는 출력 버퍼(4)를 통하여 소정 주기(tPAC) 마다 출력된다.
그리고, 버스트 모드시 데이터 판독 동작에 관하여 설명한다. 또한 이하의 설명에서, 반도체 메모리 장치가 미리 소정의 제어 신호에 의해 페이지 길이(= 8)의 페이지 판독 모드로 설정되어 있는 것으로 한다.
반도체 메모리 장치가 버스트 판독 모드로 설정되어 있으면, 도 10에 도시되어 있는 바와 같이, 칩 이네이블 신호(CEB) 및 출력 이네이블 신호(도시되지 않음)가 논리"0"으로 설정될 수 있다. 소정의 셀 영역은 노멀 어드레스(A[22:3])에 따라 선택된다. 또한, 상기 페이지 모드 동작과 유사하게, 센스 앰프(2)를 활성화 시키기 위한 활성 신호(ATDSAACT)의 레벨은 논리"0"로부터 논리"1"로 변환된다.
그리고, 출력 제어 신호(ATDSALS)의 레벨은 논리"0"으로부터 논리"1"로 변환될 수 있다. 이러한 변환에 따라, 4페이지분의 데이터(SAOT[127:0])가 센스 앰프(2)로부터 출력될 수 있다. 이 때, 제 1의 어드레스 선택 회로(11)로부터 출력된 제어 신호(IA2_RD)가 논리"0"이므로, A2=0에 대응하는 셀 영역이 스위칭 트랜지스터(Q1 및 Q2)의 동작에 의해 선택될 수 있다. 따라서, 영역(A2=0)으로부터 전반부의 데이터에 대응하는 4페이지분의 데이터가 센스 앰프(2)로부터 출력될 수 있고, 페이지 버퍼(3)에 캡쳐된다.
또한, 이 때, 제 1의 어드레스 선택 회로(11)로부터 출력된 제어 신호(IA2_D0)가 논리"0"이므로, 외부로부터의 커맨드에 의해 설정된 레이턴시(Latency) 수에 대응하는 시간(tlACC)의 경과 후에, 제 3의 버스트 어드레스 카운터(92)의 카운트 출력에 동기하여 하위 어드레스로부터 차례로 페이지 버퍼(3)로부터 출력되고, 출력 버퍼(4)를 통하여 외부로 출력된다.
도 10을 참조하면, 전반 페이지의 데이터가 페이지 버퍼(3)에 받아들여진 후에, 제 1의 버스트 어드레스 카운터(91) 및 제 3의 버스트 어드레스 카운터(92)의 카운트 동작이 진행된다. 제 1의 버스트 어드레스 카운터(91)로부터 출력되는 내부 어드레스 신호(IA2_B)가 "0"부터 "1"로 전환되면, 제 1의 어드레스 선택 회로(11)로부터 출력되는 제어 신호(IA2_RD)가 "0"부터 "1"로 전환된다.
그리고, 센스 앰프(2)의 활성화 신호(ATDSAACT)가 논리"0"으로부터 논리"1"로 다시 전환되고, 제어 신호(ATDSALS)가 논리"1"로부터 논리"0"으로 다시 전환된다. 그 결과, 센스 앰프(2)로부터는 4페이지분의 데이터(SAOT[127 : 0])가 다시 출력된다. 이 때, 제 1의 어드레스 선택 회로(11)로부터 출력되는 제어 신호(IA2_RD)는 논리"1"이고, 스위칭 트랜지스터(Q1 및 Q2)에 의해 A2 = 1의 셀 영역이 선택되기 때문에, 센스 앰프(2)로부터는 후반 4페이지분의 데이터가 출력되고, 그 데이터는 페이지 버퍼(3)의 후반 4페이지분의 영역(A2 = 1)에 캡쳐된다.
계속해서, 제 2의 버스트 어드레스 카운터(10)의 카운트 동작이 진행되고, 내부 어드레스 신호(IA2_C)가 논리"0"으로부터 논리"1"로 변환되면, 제 1의 어드레스 선택 회로(11)로부터 출력되는 제어 신호(IA2_D0)가 논리"0"으로부터 논리"1"로 전환된다.
제어 신호(IA2_D0)가 논리"0"으로부터 논리"1"로 전환되면, 페이지 버퍼(3)에 받아들여진 후반 페이지의 데이터는, 제 3의 버스트 어드레스 카운터(92)의 카운트 출력에 동기하여 하위 어드레스로부터 차례로 페이지 버퍼(3)로부터 출력되고, 출력 버퍼(4)를 통하여 외부로 출력된다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치에서는, 페이지 길이 또는 버스트 길이분의 데이터를 전반 및 후반의 2회로 나누어 메모리 셀 어레이로부터 판독할 수 있다. 판독한 페이지 길이 또는 버스트 길이분의 데이터를 페이지 버퍼에 보존하고 판독할 수 있고, 따라서, 총 페이지 길이 또는 총 버스트 길이의 1/2의 센스 앰프 수로 페이지 또는 버스트 단위의 데이터 판독을 실현할 수 있다.이는 총 페이지/버스트 길이가 센스 앰프의 수가 1:1의 관계를 갖는 종래의 기술과 대조된다.
이러한 방식으로, 센스 앰프의 수를 절반으로 절감함으로써, 본 발명은 칩 사이즈나 소비 전력의 증가하지 않고도 페이지 판독 및 버스트 판독을 할 수 있다.
상기와 같이, 본 발명에 따른 반도체 메모리 장치의 장점은 다음과 같다.
페이지 길이, 또는 버스트 길이분의 데이터를 전반 및 후반의 2회로 나누어 메모리 셀 어레이로부터 판독하기 위한 센스 앰프와, 센스 앰프에 의해 메모리 셀 어레이로부터 판독한 페이지 길이 또는 버스트 길이분의 데이터를 일시적으로 보존하는 페이지 버퍼를 갖음으로써, 페이지 길이 또는 버스트 길이의 1/2의 센스 앰프 수로 페이지 또는 버스트 단위의 데이터 판독 동작을 실현할 수 있기 때문에, 센스 앰프의 수가 종래의 1/2로 저감되고, 칩 사이즈나 소비 전력의 증대를 억제할 수 있다.
다양한 실시예를 통해 상세히 설명되었지만, 본 발명은 본 발명의 범주 및 본질에서 벗어나지 않는 범위내에서 다양한 변형예 및 대체예를 포함할 수 있다. 따라서, 본 발명은 첨부된 청구항에 의해서만 한정될 수 있다.

Claims (20)

  1. 페이지 모드 액세스 또는 버스트 모드 액세스에 대해 판독 데이터를 제 1의 부분과 제 2의 부분으로 나누어 상기 메모리 셀 어레이로부터 판독하기 위한 다수의 센스 앰프와;
    상기 판독 데이터의 제 1의 부분 및 제 2의 부분을 저장하고 출력하기 위한 페이지 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제 1의 부분과 제 2의 부분의 데이터 비트의 양은 상기 반도체 메모리 장치에 의해 접근가능한 최대 페이지 길이 및 상기 반도체 메모리 장치에 의해 접근가능한 최대 버스트 길이로 이루어진 그룹 중 하나인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    페이지 모드 액세스 또는 버스트 모드 액세스에 대해 어드레스 선택 데이터의 다중 비트를 포함하는 페이지 베이스 어드레스와;
    페이지 버퍼에 캡쳐된 제 1의 부분 또는 제 2의 부분을 선택하기 위한 제 1의 제어 신호와 페이지 버퍼로부터 출력된 제 1의 부분 또는 제 2의 부분을 선택하기 위한 제 2의 제어 신호를 생성하는 페이지 어드레스의 최상위 비트와 결합되는제 1의 어드레스 생성 회로; 및
    상기 페이지 버퍼로부터 데이터가 출력되는 타이밍을 제어하기 위한 제 3의 제어 신호를 각각 생성하는 상기 페이지 어드레스의 하위 비트에 결합되는 다수의 제 2의 어드레스 생성 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    제 2의 어드레스 생성 회로 각각은,
    제 1의 클록에 따라 증가되고 제 2의 내부 어드레스 신호의 하위 비트를 출력하는 제 3의 버스트 어드레스 카운터; 및
    버스트 모드에서는 상기 제 3의 버스트 어드레스 카운터의 출력으로부터 상기 제 3의 제어 신호를 생성하고, 페이지 모드에서는 페이지 어드레스의 하위 비트로부터 상기 제 3의 제어 신호를 생성하는 제 2의 어드레스 선택 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3항에 있어서,
    제 1의 어드레스 생성 회로는,
    상기 제 1의 부분 또는 제 2의 부분에 액세스하기 위한 제 1의 내부 어드레스 신호를 생성하는 페이지 판독 예지 판정 회로;
    제 1의 소정주기의 제 1의 클록에 따라 증가하고, 페이지 어드레스의 비트에대응하는 제 2의 내부 어드레스 신호의 최상위 비트를 출력하는 제 1의 버스트 어드레스 카운터; 및
    모드값에 따라 상기 제 1의 버스트 어드레스 카운터의 출력과 상기 페이지 판독 예지 판정 회로의 출력을 선택하는 제 1의 어드레스 선택 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제 1의 어드레스 생성 회로는,
    상기 최상위 페이지 어드레스 비트와 보통 어드레스에 대응하는 제 3의 내부 어드레스 신호의 최하위 비트를 출력하고, 제 1의 클록과 상이한 주기의 제 2의 클록에 따라 증가하는 제 2의 버스트 어드레스 카운터; 및
    모드값에 응하여 상기 페이지 어드레스의 최상위 비트에 대응하는 제 4의 어드레스 신호과 상기 제 2의 버스트 어드레스 카운터의 출력 중에서 선택하여, 상기 제 2의 제어 신호를 생성하는 제 1의 어드레스 선택 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 판독 예지 판정 회로는 제 1의 부분으로부터의 데이터가 상기 반도체 메모리 장치로부터 출력되기 전에 제 1의 논리값으로부터 제 2의 논리값으로 상기 제 1의 내부 어드레스 신호의 논리값을 변경하고;
    제 2의 부분으로부터의 데이터는 페이지 어드레스의 최상위 비트가 논리"0"으로부터 논리"1"로 변경될 때 센스 앰프에 의해 판독되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5항에 있어서,
    상기 페이지 판독 예지 판정 회로는 하나의 논리값으로부터 상기 하나의 논리값과 상이한 적어도 하나의 논리값으로 전환하는 상기 페이지 어드레스 비트값에 응하여 상기 제 1의 내부 어드레스 신호의 상기 논리 레벨을 변경하는 것을 특징으로 하는 반도체 메모리 장치.
  9. M개의 센스 앰프를 구비하는 센스 앰프 세트;
    제 1의 제어 신호에 응하여 상이한 액세스 동작을 하는 센스 앰프 세트와 메모리 셀 어레이의 적어도 두개의 상이한 부분을 결합하는 메모리 셀 어레이; 및
    상기 상이한 액세스 동작으로부터 N개의 데이터 비트를 저장하는 페이지 버퍼를 포함하며, N은 M보다 크고, Q개의 그룹으로부터 상기 데이터 비트를 출력하기 위해, Q는 M보다는 작고 1보다는 큰 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    M개의 센스 앰프의 수는 N개의 페이지 버퍼 데이터 비트의 수의 절반인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9항에 있어서,
    상기 메모리 셀 어레이는 비휘발성 메모리 셀을 포함하고, 상기 메모리 셀 어레이의 적어도 두개의 상이한 부분을 페이지 모드와 버스트 모드에서 상이한 액세스 동작을 하는 상기 센스 앰프 세트에 결합하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 9항에 있어서,
    제 1의 어드레스 생성 회로는 메모리 셀 어레이의 제 1의 부분에 액세스하기위해 페이지 어드레스의 최상위 비트에 응하여 출력 신호를 제공하는 페이지 판독 예지 회로를 포함하고, 상기 메모리 셀 어레이의 제 2의 부분에 액세스하기 위해 상기 페이지 모드 어드레스에서의 소정의 변화에 응하여 상기 제 1의 제어 신호를 변경하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 제 1의 어드레스 생성 회로는,
    제 1의 클록에 응하여 증가하는 출력값을 제공하는 버스트 어드레스 카운터; 및
    모드 정보에 응하여 상기 버스트 어드레스 카운터의 출력과 상기 페이지 판독 예지 회로의 출력 중에서 선택하는 제 1의 어드레스 선택 회로를 더 포함하는것을 특징으로 하는 반도체 메모리 장치.
  14. 페이지 모드 및 버스트 모드에서 출력을 위한 데이터값을 저장하는 페이지 버퍼; 및
    메모리 셀 어레이의 상이한 부분을 액세스하는 적어도 두 개의 상이한 동작시 하나의 페이지 모드 액세스 또는 하나의 버스트 모드 액세스에 대해 페이지 버퍼로 데이터 값을 판독하는 센스 앰프 세트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 페이지 버퍼는,
    제 1의 보존 회로와 데이터 출력 사이에 결합되고 제 1의 값을 갖는 출력 제어 신호에 의해 이네이블되는 제 1의 출력 회로와;
    제 2의 보존 회로와 상기 데이터 출력 사이에 결합되고 제 2의 값을 갖는 상기 출력 제어 신호에 의해 이네이블되는 제 2의 출력 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15항에 있어서,
    페이지 모드시 최상위 페이지 어드레스 비트값에 응하여 상기 출력 제어 신호를 생성하고, 버스트 모드시 버스트 어드레스 카운터에 응하여 상기 출력 제어신호를 생성하는 제 1의 어드레스 생성 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 14항에 있어서,
    상기 데이터값의 제 1의 부분은 하위 페이지 어드레스에 저장되고, 데이터값의 제 2의 부분은 상위 페이지 어드레스에 저장되며;
    제 1의 판독 동작시 상기 데이터값의 제 1의 부분을 액세스하기 위한 어드레스 신호를 설정하고, 하위 페이지 어드레스에 응하여 상기 데이터값의 제 2의 부분을 액세스하기 위한 어드레스 신호를 설정하는 페이지 판독 예지 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17항에 있어서,
    상기 페이지 판독 예지 회로는 동일한 값으로부터 다른 페이지 어드레스 비트와 상이한 적어도 하나의 비트로 변하는 페이지 어드레스의 비트에 응하여 상기 데이터 값의 제 2의 부분에 액세스하기 위한 상기 어드레스 신호를 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 14항에 있어서,
    상기 센스 앰프 세트는 제 1 동작시 상기 페이지 버퍼로 상기 데이터값의 제 1의 부분을 판독하고, 상기 제 1부분의 데이터값이 상기 페이지 버퍼로부터 출력되기 전에 제 2의 동작시 페이지 버퍼로 상기 데이터 값의 제 2의 부분을 판독하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 14항에 있어서,
    제 1의 어드레스 생성 회로는, 페이지 모드시, 페이지 어드레스의 최상위 비트에 응하여 상기 페이지 버퍼의 상이한 부분을 액세스하는 출력 제어 신호를 생성하고, 버스트 모드시, 버스트 어드레스 카운터에 응하여 상기 페이지 버퍼의 상이한 부분을 액세스하는 출력 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
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