TWI228725B - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
TWI228725B
TWI228725B TW092123777A TW92123777A TWI228725B TW I228725 B TWI228725 B TW I228725B TW 092123777 A TW092123777 A TW 092123777A TW 92123777 A TW92123777 A TW 92123777A TW I228725 B TWI228725 B TW I228725B
Authority
TW
Taiwan
Prior art keywords
page
address
memory device
data
output
Prior art date
Application number
TW092123777A
Other languages
English (en)
Other versions
TW200414209A (en
Inventor
Naoaki Sudo
Hiroshi Sugawara
Naoichi Kawaguchi
Original Assignee
Nec Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Electronics Corp filed Critical Nec Electronics Corp
Publication of TW200414209A publication Critical patent/TW200414209A/zh
Application granted granted Critical
Publication of TWI228725B publication Critical patent/TWI228725B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Landscapes

  • Dram (AREA)
  • Read Only Memory (AREA)

Description

1228725 五、發明說明（1) 一、 【發明所屬之技術領域4 本發明係關於一種半導4笵 模式或叢發模式讀出資料的半導ϋ憶裝ί關於一種以頁 二、 【先前技術】 在各種半導體記憶裝置之 及/或叢發模式讀取資料。，决閃式憶：：頁模式 體⑽Μ)，通常稱為快種唯讀記憶 憶體（EEPROM )。快閃式EEPR 矛、且可紅式唯讀記 其内容可電性抹除或寫人。^牛導體裝置’ 知半導體記憶裝置的結構。τ參考圖11 ’俾說明此種習 圖11為習知半導體記憶裝置的結構方塊圖。吾人應.、主 意到：圖11顯示出用以讀出資料沾鉍姓，園《人應庄 明重點，故以下說明將省略對資料^ 二了避免模糊說 記憶裝置處於各種運作模式的模'^ ^ 、及使半導體 結構的敘述。 模式的棋式控制電路等等不相關之 如圖11所示，習知半導體記憶裝置包括由用以儲存資 料的複數個記憶體單元所構成之記憶料㈣mG1 、 =讀出儲存於記主隐體單元陣列101之中的資料之感測放大 器102、用卩暫時保持從記憶體單元陣列1〇1所讀出之資料 的頁緩衝器103、用以將讀出的資料輸出到外界的輸出緩 衝器104、用以接收來自外界的位址信號之複數個輸入緩 衝器105、及基於各種模式而能依照頁緩衝器1〇3所輸出的 資料而個別產生控制信號的複數個位址產生電路1〇6。各
第8頁 1228725 五、發明說明（2) 種模式分別為頁模式或叢發模式。 數目ί =:知半導體記憶震置中，感測放大器102的 數目必頊與所需的頁長度或叢發長度一致， 出記憶體單元陣列丨〇 i之中斟庙 t項取 印詩盟1 中應於此種長度的資料。將從 °中Γ接著％ :101所讀出的資料保存在頁緩衝器1〇3之 IA2而Π牛山位址產生電路1〇6所產生的控制信號1 A0至 IA2而^步地輸出頁長度或叢發長度之中的資料。 夕一二0 f ΐ思到圖11之習知半導體記憶裝置的結構最 ί声：二5、八個兩字元為一組的資料（即頁長度及叢發 …。因此：在圖11之結構中，使用位址信號的 =间兀而從s己憶體單元區i〇l之中讀出資料（例如A3至 22 ’以下稱為「一般」位址）。接著，使用位址信號的 Ξίίΐ而藉由頁緩衝器103以預定的順序輸出頁長度或 叢發長度的資肖（例如Α0至仏，以下稱為「頁」位址）。 吾人應注意到：圖丨丨已省略顯示用以選擇上述單元區 路。 、白知位址產生電路1 0 6具有叢發位址計數器1 〇 7及位址 選擇電路108。叢發位址計數器1〇7隨著預定的時序而同步 1加，並產生内部位址信號以2一8、ΙΑ1—Β及丨八〇一β。在頁 杈式時，位址選擇電路108將輸入緩衝器1〇5所產生的内部 位址k號ΙΑ2—A、IΑ1—Α及IΑΟ-Α分別當作控制信號丨Α2至 IA 0而加以輸出。在叢發模式時，位址選擇電路1 〇 8將叢發 位址計數器107所產生的内部位址信號IA2 — b、U1-B &IA〇 —B分別當作控制信號IA2至iao而加以輸出。 —
1228725
藉由此種結構，來自外界的頁位址係當作頁模式時 控制#唬I A2至I A0，而叢發位址計數器丨〇 7的計數結果 當作叢發模式時的控制信號IA2至IA〇。頁緩衝器1〇3將來 自位址產生電路106的控制信號IA2至IA〇加以解碼，藉以 輸出相對應於解碼結果的位址資料叫。 曰
在上述習知半導體記憶裝置中，一起從記憶體單元陣 列讀出到頁緩衝器之中的資料大小等於頁長度或叢發長 度。因此，必須具有相對於最大之頁長度或最大之叢發長 度的複數個感測放大器。又，此種結構尚必須滿足可能的 存取組合。尤其，雖然必須依照一由小而大的位址順序 (例如0 0 0、〇〇1、010、…U1 )而從記憶體單元陣列之中 讀取負料’但必須能夠以任意的順序輸出資料。 在上述結構中，感測放大器丨0 2依照位元讀取操作所 需的所有位元而重現儲存於記憶體單元陣列之中的資料。 因此，當讀出八個兩字元（32位元）為一組的資料時，就 必須有二百五十六個（8 X 3 2 )感測放大器。
在快閃式記憶體的習知半導體記憶裝置中，感測放大 器皆具有用以判斷資料的各位元是否為「1」或「〇」的基 準單元。又，亦具有提供給基準單元預定電流的電路。土 又，在既有的半導體記憶裝置中，記憶體單元必須儲存多 值的資料，而並非僅有「1」或「0」的二元資料。若採用 上述架構，則基準單元與提供電流給基準單元的電路皆會 造成體積變大。因此，為了儲存更多的資料，裝置的體^ 勢必P过者電路的大小而變大。
第10頁 1228725 五、發明說明（4) 由於上述原因，故弓丨 面積的問題，進而造成晶 陣列以縮小晶片的目的相 目變多時，半導體記憶裝 有鐘於此，本發明係 尤其，係提供一種半導體 大器’藉以防止晶片體積 此種半導體記憶裝置能夠 三、【 因 含：複 中讀出 讀出資 存該第 器加以 根 資料位 與半導 組的其 根 含··一 位址選 該頁基 發明内容 此，根據 數之感測 資料，俾 料及第二 一部份及 輸出。 據本發明 元數目為 體記憶裝 中 者 據本發明 頁基位址 擇資料的 位址的一 ] 本發明， 放大器， 能在頁模 部份的讀 第部份 之一實施 半導體記 置所能存 之另一實 ’包括用 多個位元 最高有效 起感測放大器必須有更大之佈局 片變大。而·這與縮小記憶體單元 違背。此外，當感測放大器的數 置的消耗功率將大幅增加。 在於解決上述習知技術的問題。 D己憶裝置’其具有較少的感測放 變大而達成省電之效果。同時， 進行頁模式及叢發模式的讀取。 係提供一種半導體記憶裝置，包 至少兩次地從記憶體單元陣列之 式或叢發模式時存取第一部份的 出資料、及一頁緩衝器，用以儲 的讀出資料，並接著由該頁緩衝 樣態，該第一部份及第二部份的 憶裝置所能存取之最大的頁長度 取之最大的叢發長度所組成 施樣態，半導體記憶袈置更包 於頁模式存取或叢發模式存取之 、一第一位址產生電路，連接至 位元，並產生足以決定該頁緩衝
第11頁 1228725
、發明說明（5) :擷取第一部份或第二部份之一第一控制信號，及產生足 =決定頁缓衝器輸出所擷取的第一部·份或第二部份之一第 一控制信號、及複數之第二位址產生電路，連接至該頁基 位址的較小有效位元，並產生足以控制頁缓衝器在一時間 點輸出資料之一第三控制信號。 根據本發明之另一實施樣態，該第一位址產生電路尚 包括：一頁讀取預見判斷電路，其產生用以決定存取第一 部份或第二部份的一第一内部位址信號、一第一叢發位址 計數器，隨著一第一預定期間的第一時序而增加，並輸出 對應於該頁基位址之各位元的一第二内部位址信號之最高 有效位元、及一第一位址選擇電路，其回應一模式值而選 擇該頁讀取預見判斷電路的輸出與該第一叢發位址計數器 的輸出之至少一個，藉以產生該第一控制信號。 根據本發明之另一實施樣態，該第一位址產生電路尚 包括：一第二叢發位址計數器，隨著與該第一時序具有^ 同之期間的一第二時序而增加，並輸出對應於普通位址及 最高有效頁位址位元的一第三内部位址信號之最小有效位 元、及該第一位址選擇電路係回應該模式值而選擇該 叢發位址計數器之輸出與一第四位址信號之一者，藉以I 生該第二控制信號’其中該第四位址信號係相當於^頁義 位址的最南有效位元。 根據本發明之另一實施樣態，各第二位址產生電 包括：一第三叢發位址計數器，隨著第一時序而增加，並 輸出該第二内部位址信號的較小有效位元、及一 ^ -二” 禾一位址
第12頁 1228725 五、發明說明（6) 選擇電路，在叢發模式& ^ 數器而輸出的一第三抑糾，、產生經由該第三叢發位址計 自頁位址的較小有效：制：Ϊ、及在頁模式時，則產生來 抦嬙士恭日日凡的第三控制信號。 從該半導體記憶裝置輪：在來自第-部份的資料 先將該第一内部位址作於^ °亥頁凟取預見判斷電路係 轉變成-第二邏輯位-第-邏輯位準值 第二部份的資料之時間係長達其〆感測放大器讀出來自 ^ n m ml m ^ r η ^ ，、長達忒頁基位址的最高有效位元 之邏輯位準從0」轉變成「1」的時間。 根據本發明之另一膏你嫌能 ：μ Γ7 ® ^ W ^ ^ ^ -貫施樣態，頁讀取預見判斷電路係 回應该頁基位址位7^值而改鑤一笛 付進，J:由m 7 冑帛一内部位址信號的邏輯 丰丨中5亥頁基位址位元值將從所有位元皆為同-邏輯 位準值轉變成至少有一位元係成為另一邏輯位J值。 本發明亦提供-種半導體記憶裝置，包含：一組感測 大器’具有Μ個感測放大器、一記憶體單元陣列，該記 ，體單=陣列之至少兩個不同部份係、相連於該組感測放大 益丄而该組感測放大器則回應一第—控制信號而進行不同 =取操作、頁緩衝器’其储存來自各個不同之存取 刼作的Ν個資料位元且以Q個群組加 及Q小於Μ且大於i。 乂輸出，㈣大於Μ， 根據本發明之-實施樣態，該組感測放大器的數目μ 為该頁緩衝器資料位元數目Ν的一半。 根據本發明之另一實施樣態’該記憶體單元陣 非揮發性記㈣單&，並使該記_單元陣列之至少=
五、發明說明（7) =同部份相連於該組感測放大器，而該組感測放大器則可 頁模式及叢發模式兩種模式之中進行不同之存取操作。 含根據本發明之另一實施樣態，半導體記憶裝置更包 ^、· ~第一位址產生電路，包括一頁讀取預見電路，其回 %、，位址之最高有效位元而產生一輸出信號，藉以存取 j份之記憶體單元陣列，接著回應頁模式位址之中的 定轉變而故織句Γ够_也丨处缺.W ^ M . 々 、一仏〜取冋，效位兀而座 第。卩份之記憶體單元陣列，接著回應頁
=預定轉變而改變該第一控制信號，藉以存取第二之 圯憶體單元陣列。 K 人一根據本發明之另一實施樣態，第一位址產生電路尚包 二:叢發位址計數器，其產生隨著一第一時序而增加的一 箱及一第一位址選擇電路，其回應模式訊息而從該 以H見電路的輪出與該叢發位址計數器的輸出之中加 Μ選擇〇 器，^發明亦提供一種半導體記憶裝置，包含：一頁緩衝 一组咸Si ^存在頁模式及叢發模式下所輸出的資料值、及 少兩個不同之握你：存取。己隐體皁70陣列之不同部份的至 取時讀出資枓：I，用以一頁模式存取或一叢發模式存 出貝枓值而寫入該頁緩衝器之中。 -輸施樣態，頁緩衝器尚包括一第 間，並受I有一！：：：：保持電路與-資料輪出端之 -第二輸出電4，連接m制信號之控制而啟動、及 根據本發明之控制信號之控制而啟動。 貫細樣態，半導體記憶裝置更包含
1228725 五、發明說明（8) 一第一位址產 位址位元值而 回應一叢發位 根據本發 將一第一部份 部份的資料值 路，其 一部份 位址而 根 頁位址 該頁位 成為與 根 一操作 中，並 第二操 中。 設定一 資料值 存取第 據本發 而設定 址之具 其它的 據本發 中係讀 在該頁 作中讀 生電路 產生該 址計數 明之另 的資料 儲存在 位址信 ’並設 二部份 明之另 用以存 有相同 頁位址 明之另 出一第 〃在頁模 輸出控制 器而產生 一實施樣 值儲存在 較高的頁 號而用以 定該位址 的資料值 式時， 信號、 δ亥輪出 態，半 較低的 位址、 存取第 信號而 高有敦頁 一實施樣態，頁 取第二部份資料 值的各位元係轉 位元不同。 一實施樣態，該 一部份的資料值 緩衝器輸出該第一部份 出一第二部份的資料值 且在叢發模式時， 控制信號 導體記憶裝置更包人 頁位址，並將一第f 及一頁讀取預見電一 一讀取操作之中的第 用以回應一較低的頁 讀取預見電路回應— 值的位址信號，其中 變成至少有一位元將 組感測放大器在一第 而寫入该頁緩衝器之 的資料值之前、於一 而寫入該頁緩衝器之 其 人根，本發明之另一實施樣態，半導體記憶裝置更包 >苐4止產生電路，在頁模式時，其回應一頁位址 的最高有效位元而產生足以存取該頁緩衝器之不同部份的 :輸出控制信號、及在叢發模式時，則回應一叢發位址計 數器而存取該頁緩衝器的不同部份。 上述半導體記憶裝置之中的感測放大器係足以在整個
1228725 發明說明（9) — 頁長度或叢發長度中對記憶體單元陣列進行兩次存取 :次=第：部份的資料，及接著讀取第二部份的資 二^ H 2足以儲存由感測放大器所讀出之整個頁長 數目僅需為最大之頁長度或最大之叢發長' Φ Ϊ ^ ^之其他目的及優點由隨後之詳細說明及隨附之 申睛專利範圍當可更加明白。 1之 四、【實施方式】 以下參考附圖，俾利於瞭解本發明之各實施例。 二為*發明之一實施例的半導體記憶裝置之方塊 I同圖2為圖1之中的記憶體單元陣列之詳細電路圖。圖 ς回之中的感測放大器之詳細電路圖。圖4為圖1之中合 衝器之詳細電路圖。圖5為圖】之中的頁讀取預見列 毛路之詳細電路圖。圖6為圖丨之中的位址選擇電路之詳 =路圖。圖7為圖1之中的輸入緩衝器之詳細電路圖。圖 為圖1之中的輸出緩衝器之詳細電路圖。 ··如圖1所示，本實施例之半導體記憶裝置係包括用以 ，存資料值的記憶體單元陣列1、用以讀取儲存於記憶 单元陣列1之中的資料之感測放大器2、用以暫時保存’從吃 憶體單元陣列1所讀出之資料的頁緩衝器3、用以將所讀= 之資料輸出至半導體裝置之外的輸出緩衝器4、用以接1貝收 來自半導體裝置之外的位址信號的複數之輪入緩衝器、第 位址產生電路6、及複數之第二位址產生電路7。° 1228725 五、發明說明（10) 第一位址產生電路6係與頁位址的最高有效位元有 關，並及產生控制信號IA2 —RD及IA2-D0。根據控制信號 IA2一RD而由頁緩衝器3擷取資料。根據IA2_D0而由頁緩衝 器3輸出資料。 第二位址產生電路7係與除了頁位址之最高有效位元 以外的其它位元有關（即頁位址的較小有效位元），並產 生控制信號IA1及ΙΑ0。根據控制信號ΙΑι &IA〇，將可使無 論在頁模式或叢發模式下運作的半導體記憶裝置於任一時 間點時皆可經由頁緩衝器3輸出資料。 、本發明之半導體記憶裝置的結構係足以在整個頁長度 或叢發長度中從記憶體單元陣列1之内讀取兩次的資料， 第一次讀取第一部份的資料，及接著讀取第二部份的資 料]因此，複數之感測放大器的數目僅需為最大之頁長度 或最大之叢發長度的一半。此外，頁緩衝器3的結構 以在整個頁長度或叢發長度中儲存所有的資料。這足以使 ΐϊϊΐ憶在輸二所有的第一部份資料之前、就先從 圮憶體早70陣列1之中讀出第二部份的資料。 因此，根據本發明，最大之W具_、士从少 習知技術般地僅一次就從記憶體單列i之貝中料入並不二如 取。因此，本發明之架構係適用於以 ^ 模式與叢發模式兩種模式下皆依序 1二I7負料在頁 如較低的位址）起開始輸出。然：從之-端（例 大之頁長度的-半時’則從記憶體單：隍广被,定為最 料將可如上述習知技術般地以任意順序輸出。所讀出的資
國 第17頁
1228725 五、發明說明（11) 吾人應注意到：圖1之特定半導體記憶裝置的結構最 多一次可讀出八個兩字元為一組的資料。這類似於圖1 1之 習知半導體記憶裝置（頁長度及叢發長度皆等於八）。 在圖1的特定實施例中，根據一般位址（A3至人22 )而 存取對應於記憶體單元陣列1之内的八個頁之單元區。 又’根據頁位址的最高有效位元（例如A2 )而選定對應於 此八頁之第一部份或第二部份的四個頁之單元區。根據位 址信號之最低的三個位元（例如A〇至人2 )而從頁緩衝器3 輸出頁長度或叢發長度中的特定資料。 再參見圖1，第一位址產生電路6包括頁讀取預見判斷 電路8、第一叢發位址計數器h、第二叢發位址計數器1〇、 及第一位址選擇電路11。 頁讀取預見判斷電路8係產生内部位址信號U2_D。此 位址值將決定是否從記憶體單元陣列i之中讀出第一部份 的資料或第二部份的資料、並由頁緩衝器3加以擷取。 第一叢發位址計數器\係隨著第一時序PACLK而同步增 加，且輸出信號I A2一B。信號I A2_B則對應至内部位址信號 IA2 一B、IA1—B及ΙΑ0 一 B之中的最高有效位元，而等於頁位 址（例如A [ 2 : 0 ])之位元數目。 第二叢發位址計數器1 0係隨著與第一時序PACLK有不 同之頻率的第二時序ADCLK而同步增加，且輸出信號IA2 —C。信號IA2-C則對應至頁位址（例如A[31 : 2])之中所有 的一般位址位元與最高有效位元的最小有效位元。 第一位址選擇電路11從等於頁位址之最高有效位元的
第18頁 1228725 五、發明說明（12) 内部位址信號IA2〜A、與内部位址信號丨^ β 及 一D之中加以選擇，俾產生控制信號ia_2 —rd&ia2—⑽。 此外，圖1之半導體記憶裝置根據亦包括第二内部位 址產生電路7 ’而各第二内部位址產生電路7則分別對應至 位址位？A1及A0。第二位址產生電路7則包括第三叢發位 址計數器h及第二位址選擇電路丨2。 第三叢發位址計數器92係隨著第一時序PACLK而同步增 加，並輸出信號IA1_B (或IAG_B)對應至除了最高有效頁 立i * 7L以外的其它頁位址位元（即較小的有效頁位址位 兀）。 、位址選擇電路12從信號ΙΑ1-Α&ΙΑ1-β (或11〇_八 、一）之中加以選擇而輸出控制信號ΙΑ1 (或ΙΑΟ )。 0 在1頁模式時，第二位址選擇電路12係輸出由輸入緩 = =5/斤提供的内部位址信號IM—a (或ia〇 —a)而當作控 ίIA1 (或1A〇 )。在叢發模式時，第二位址選擇電路 /、輸出由第三叢發位址計數器&所提供的内部位址信號 -五（或ΙΑΟ —B )而當作控制信號IA1 (或u〇 ) 〇 一:人應注意到：藉由叢發控制信號產生電路（未圖 1 &生第一時序PACLK及第二時序ADCLK。此種電路係根 - ^半導體§己憶裝置之外部的時序信號而產生第一及第 一時序（PACLK 及ADCLK )。 之#二人亦應注意到：圖1採用「[ x : y ]」作為多個位元值 〜的表示方式’且本說明書之各圖式皆採用此種表示 工。例如，由輸出緩衝器4所提供的輸出信號DQ[31 :〇] 第19頁 1228725
係包括輸出位元值DQO至DQ31 (例如32位元）。 之標號1所 凡（如標號MC 及Q2。切換電 ，藉以根據最 而選定記憶體 以下參見圖2，記憶體單元陣列（如圖j 示）係包括呈矩陣狀排列的複數之記憶體單 所示）。記憶體單元陣列包括切換電晶體Q J 晶體係根據控制信號IA2一RD而導通及不導通 高有效頁位址位元（例如A2 =1或A2 = 0時） 單元區。 ' 切換電晶體（Q1及Q2 )之輸入端係連接至各。 (例如時）的位元、線。切換電晶體= )之輸出端係連接至感測放大器。 久 記憶體單元MC係由單元電晶體所構成，而 則包括浮置閘及控制閘。此種記憶體單元M =曰曰體 J據=浮置閉之中的電子數量而產生可調以 。因此’對記憶體單元的控制閘施加預定的讀 =，即可產生對應於臨限電壓的電流。依此方式， 所儲存的資料值（例如Γ 〇」或「i」）。 决疋 一吾人應注意到··在圖2中，為了簡化起見，僅顯 :=A2=〇及A2=1的局部。吾人應清楚瞭解：在實，、早 :體：元陣列中’，元線的數目將對應於解碼位址= 目:糸對應於行位址所能選擇之位元線的數⑵J MC係位在各位元線及字元線的交點。 U體早π 勺括St見圖3，感測放大器（如圖1之標號2所示）俜 包括§己憶體單元放大器21、基準單應、基準單元放大糸器
1228725 五、發明說明（14) 22、及微分電路23。記憶體單元放大器21提供電流^給所
达疋的j隐體單元MC，而這將取決於儲存在記憶體單元MC 之内的貧料（例如根據單元臨限電壓）而有所差異。 口 基準單元放大器22提供電流丨!!!，給基準單元R(：。基準 單元RC為與記憶體單元㈣具有實質相同之結構的單元土電晶 體，且用於決定儲存於記憶體單元MC之中的資料值（例如 「0」或「1」）。預先將基準單元RC的臨限電壓設定成足 以區分出儲存於記憶體單元Mc之中的資料值之臨限電壓。 微分電路23係比較記憶體單元放大器21的輸出電壓與 基ί单：放大器22的輸出電壓’藉以決定儲存於記憶體單 元MC之中的資料值。 以下參見圖4，頁缓衝器（如圖丨之標號3所示）係包 f : ί ί二1路31、兩組保持電路32、兩組輸出電路33、 兩個解碼器34、及兩組邏輯閘電路35。 J : f入電路31係包括四個三態的邏輯閘，用以接收 從感測放大器2所讀出的四個頁資料來自，並可在預定的 時間點輸出此種資料。 f組保持電路32係包括四組呈交又麵合的反相器，用 :儲存來自相關之一組輸入電路31的輸入電路之輸出值來 炎自ί : Ϊ出Γ Γ33係包括四個三態的邏輯閘，用以接收 來自關之-組保持電路32的輸出預 的時間點輸出此種資料。 卫J在預疋 各解馬器34對輸出自第二位址選擇電路12的控制信號 第21頁 1228725 五、發明說明（15) IAO及IA1加以解碼。各組邏輯 — 輯閘，用以根據由第一位址選擇| 四個MD邏 IA2 — D0而輸出相關之解碼器34:J出广供的控制信號 吾人應注意到：當來自第一 號IA 2 O之邏輯位準為「n . 、—路11的控制信 一 、科m +馬0」時，則各組輸入雷路Ή展私 出對應於第一部份之讀出資料的四頁資料。 制信號ΙΑ2 —RD之邏輯位準為Γι 樣也，备控 部份之讀出資料的另外四頁資料。 "、第一 /外、，當來自第一位址選擇電路“的控制信號 =邏輯位準為「〇」時’則各組輸入電路Μ係輸出^靡於 第-部份之讀出資料的四頁資料。 ；、 IA2-D0之邏輯位準為「1」時，則輸出對應於第二制部f之 讀出資科的另外四頁資料。㈣，可根 自相關 器34的輸出信號而控制各龟輪子關之解碼 定順序。 列合、、且輸出電路31在輪出資料時的特 吾人應注意到：圖4之架構僅顯示出甩於一位元 出資料的配置。因&，實際的半導體記憶裝置係具有複： 個如圖4之電路，俾用於輸出資料的各位元（圖丨之實 具有三十二個此種電路）。 ” 以下參見圖5，頁讀取預見判斷電路（如圖i之標號8 所示）係包括用以輸出内部位址信號IA2—A、U1 aUq 一A之負或值的NOR電路81、及用以使N0R邏輯閘81一 號反相的反相器82。依此方式，得以產生控制信號U2 °
第22頁 1228725 五、發明說明（16) 當頁位址從「000」轉變成「〇〇1」，圖5之頁讀取預 見判斷電路的結構係足以將内部位址信號IA2_D從「0」轉 變成「1」。然而，頁讀取預見判斷電路並不僅限於此種 結構。只要在感測放大器2讀出第一部份的資料完成之 前、且在頁位址的最高有效位元（A2)從「0」轉變成 「1」之前，能夠使内部位址信號I A2_D在讀出第二部份資 料所需的時間量之内從「0」轉變成「1」的電路結構皆可 當作頁讀取預見判斷電路的結構。 以下參見圖6，a第一位址選擇電路（如圖1之標號11 所示）係包括用以接收内部位址信號丨A2_a、IA2_B、IA2 一C及IA2-D之複數個三態邏輯閘111、及用以對讀出模式信 號RMODEO及RMODE1加以解碼，故可控制三態邏輯閘丨丨丨之 信號輸出的解碼器112。讀出模式信號RMODE〇 &RM〇DE1係 來自模式控制電路（未圖示）。 再參見圖6，三態邏輯閘1丨1接收内部位址信號丨a 2 一A、I A2一B及IA2 —D而產生控制信號丨A2 —RD。此外，三態邏 輯閘111接收内部位址信號IA2一a及IA2 —c而產生控制信號 IA2—D0 〇 吾人應注意到：如同圖6之第一位址選擇電路，第二 位址選擇電路（如圖1之標號丨2所示）係包括用以接收内 部位址信號IA1—A及I A1—B (或ΙΑ0 — Α及ΙΑΟ —B )的三態邏輯 閘ill、及用以對讀出模式信號RM〇DE〇及RM〇DE1加以解碼 的解碼器。解碼操作係控制那一個信號從此三態邏輯閘 Π 1輪出。在此種結構中，在頁模式時，來自輸入緩衝器5
第23頁 1228725 五、發明說明（17) 的内部位址信號I A1 —A及I AO-A係分別當作控制信號IA i及 I AO而輸出、而在叢發模式時，來自第三叢發位址計數器& 的内部位址信號I Al—B及I AO —B係分別當作控制信號IA1及 I A0而輸出。 以下參見圖7，輸入緩衝器（如圖1之標號5所示）係 包括反相器51、NAND邏輯閘52、及反相器53。反相器51使 晶片啟動信號CEB反相而當作NAND邏輯閘52的一個輸 入。NAND邏輯閘52的另一個輸入則為位址信號Αχ (x =〇、
1、2、…）。NAND邏輯閘52係輸出各輸入信號的負及值。 此輸出值則對反相器5 3加以反相。在此結構中，當晶片啟 動信號CEB的位準為「0」時，則位址信號Αχ將由輸入緩衝 器所輸出且被擷取到半導體記憶裝置之内。 以下參見圖8，輸出緩衝器（如圖1之標號4所示）係 包括Ρ通道電晶體41、Ν通道電晶體42、反相器43、NAND i 輯閘44、及nor邏輯閘45。反相器43使輸出啟動信號〇Εβ ^ 相而當作NAND邏輯閘44的一個輸入。NAND邏輯閘44的另-:輸入係接收輸入信號D〇[31:〇]，俾能輪出各輸入的負2 ° nor邏輯閘45接收輸入信號D〇[31:
二啟動信咖，俾能輸出各輸入的負或值：;乍:道電的:; ϋ閘極係連接至NAND邏輯閘44的輪出端，且其源極 =ί連接於高電壓位準及資㈣出端H P通道電晶 、a 1係用以將輸出資料信號DQ轉化成邏輯位準「i」。Ν玉 2晶體42之閘極係連接至匯邏輯閘45之輸出端，且其 /'、木—汲極路徑連接於低電壓位準及資料輸出端之間βΝ
第24頁 1228725
資料彳。訧DQ轉化成邏輯位準 通道電晶體42係用以將輸出 厂0 J 〇 吾人應清楚瞭解：圖8僅顯示出 衝器，故可重複設置相關於輸出位-;一位元的輸出緩 (圖以實例係具有三十二個此種電:之數目的此種 中，當輸出啟動信號OEB的位準為Γ n 。在此種配置
輸入信號（例如DG[31:G])的輸出^ =將送出對應於 [31 : 〇])。 貝枓仏唬（例如DQ 以下說明圖1之半導體記憶裝置的操作
圖9為圖1之實施例在頁模式下進 / 時序圖。圖1 0為圖1之實施例在叢發、’、α買日、、操竹 時的操作時序圖。 發模式下進行資料讀出 Τ先說明本發明之一實施例在頁模式下進行資 中 時的操作方式。吾人應注意到··纟以下說明t，皆假^ ^ 根據預定的控制信號而預先將半導體記憶裝置 ς 度=8的頁讀出模式。 、
如圖9所示，將半導體記憶裝置設定在頁讀出模式 時，晶片啟動信號CEB及輸出啟動信號的邏輯位準係設定 成「〇」、且根據一般位址A [ 2 2 : 3 ]而已選定預定的單元疋 區、及已將頁位址A[2:〇]設定成「〇〇〇」。又，此時用以 啟動感測放大器2的啟動信號ATDSAACT之邏輯位準係從 「〇」轉變成「1」。又，此時將頁位址A [ 2 : 0 ]保持成 「〇〇〇」達等於或大於所示之tACC的時間量之久。 繼而’用以決定資料何時從感測放大器2輸出的輸出
1228725 五、發明說明（19) 控制信號ATDSALS之邏輯位準係從「〇」轉變成「1」。一 旦發生此種轉變，對應至四頁的資料_SA〇T[ 127 : ]係從感 測放大器2輸出。此時，由於從第一位址選擇電路丨丨輸出 的控制信號I A2一RD係處於位準「〇」，故可藉由切換電晶 體Q1及Q2的操作而選擇對應至A2 =〇的單元區。因此，對 應至來自單元區“ =0之第一部份資料的四頁資料係從感 測放大器2輸出，且被擷取到頁緩衝器3的第一部份之中。
此外’此時由於從第一位址選擇電路丨丨輸出的控制信 號IA2 一 D0的邏輯位準為「〇」，故被頁緩衝器3所擷取之第 一部份資料係依照半導體記憶裝置之外所提供的頁位址A
[2 : 0 ]之順序而輸出。此種資料係藉由輸出緩衝器4而在期 間（tPAC )時輸出。 再參見圖9，當頁位址A[2:〇]從「0 00」轉變成 「〇 〇 1」而對應至第一部份的資料正在輸出時，則從頁讀 取預見判斷電路8所輸出之内部位址信號1八2一1)的邏輯位準 係從〇」轉變成「1」。又，從第一位址選擇電路丨1所輸 出的控制信號I A2一RD的邏輯位準係從r 〇」轉變成「工」。 繼而，感測放大器2的啟動信號ATDSAACT之邏輯位準 係再次從「〇」轉變成Γ1」，且控制信號ATDSALS之邏輯 位準亦再次從「〇」轉變成Γ1」。因此，感測放大器2將 再次輸出四頁的資料“〇1^127:〇]。此時，由於從第一位 址選擇電路11輸出的控制信號IA2 — RJ)之邏輯位準為 「1」’故可藉由切換電晶體Q1及Q2而選定單元區Α2 =1。 因此，對應至來自單元區A2 = i之第二部份資料的四頁資
第26頁 1228725 五、發明說明（20) 料係從感測放大器2輸出並被擷取緩 之中。 J貝、表衝器3的第二部份 繼而，當頁位址A[2:0]已從「ηι ! ^ 時，則内部位址信號IA2—A的邏輯位準丄從變〇成「二0」、 「1」，且從第一位址選擇電路丨丨於+ 、 」轉變成 的邏輯位準係從「〇」轉變成「丨」出之控制信號IA2-D0 士當控制信號IA2 — D0的邏輯位^從「〇」轉 日守，則被擷取到頁緩衝器3之内的第- 」 昭丰遙舻々陰继里七从仏加 弟一 #伤之頁資料係依 導體憶裝置外所犍供的Α[2:0]之順序而輸出。於 ‘：”PAC)日夺’藉由輸出緩衝器4而週期性地輸出此種 以下說明本發明之一實施例在叢發模式下進行資料續 ，時的操作方式。吾人應注意到：在以下說明+ = Κΐ預《定，制5號而預先將半導體記憶裝置設定成叢 t長度一 8的叢發讀出模式。 如圖1 0所示，將半導體記憶裝置設定在叢發讀出模式 時、，晶片啟動信號CEB及輸出啟動信號（未圖示）的邏輯 位，係設定成「〇」。根據一般位址a[22:3]而已選定預定 =單元區。又，如同上述的頁模式操作情況，用以啟動感 測放大器2的啟動信號ATDSAACT之邏輯位準係從「〇」轉變 成「1」。 繼而，輸出控制信號ATDSALS之邏輯位準係從「ο」轉 變成「1」。一旦發生此種轉變，四頁的資料sa〇t[i27:〇] 係從感測放大器2輸出。此時，由於從第一位址選擇電路
1228725
11輸出的控制信號IA2_RD係處於位準「〇」，故可 ”電=Q1及Q2的操作而選擇對應至A2=〇的單“。因 此對應至來自單元區A2 = 〇之第—部份資料的四 係：感測放大器2輸出，且被擷取到頁緩衝器3的第—部份 此外，此時由於從第一位址選擇電路丨丨輸出的控 號1A2-D0的邏輯位準為「°」’故經過對應於外部命令所。 設ΪΪΓ在ΐ”時間量tUCC之後，被頁緩衝器3所拍頁取 之 伤貝料將被輸出。此種資料依照從較低位址開 始二且與第三叢發位址計數器9 2輪出之計數同步的順序而 輸出。此種資料係藉由輸出緩衝器4輪出。 再參見圖10,在第一部份的頁資枓被頁緩衝器3擷取 之後’第-叢發位址計數器91與第二叢發位址計數 即進，數操作。當第-叢發位址計數器91所輸出的“ 位址“號IA2-B之邏輯位準從「〇」轉變成「丨」時，則第 一位址選擇電路11所輸出的控制信號U2 — rd之邏輯位準係 從「0」轉變成「1」。 ’、 繼而，感測放大器2的啟動信號ATDSAACT之邏輯位準 係再次從「0」轉變成「1」，且控制信號atdsals之邏輯 位準亦再次從「0」轉變成4」。因此，感測放大器2將 再次輸出四頁的資料SAOT[ 127:0]。此時，由於從第一位 址選擇電路11輸出的控制信號丨A2 — RD之邏輯位準為 「1」，故可藉由切換電晶體Q1及Q2而選定單元阿_! 因此，對應至來自單元區叫之第二部頁-1 資 1228725
料係從感測放大器2輸出並被擷取到頁緩衝器3的第二部份 繼而’第二叢發位址計數器10進行計數操作，俾能使 内部位址信號IA2 — C的邏輯位準從「〇」轉變成「丄」，且 第一位址選擇電路11所輸出之控制信號丨A2 — D〇的位準 從「〇」轉變成「1」。 §控制#號IA2 一 D0的邏輯位準從「〇」轉變成「1」 時，被擷取到頁緩衝器3之第二部份之中的頁資料將依照 從較低位址開始、且與第三叢發位址計數器I輪出之計數 同步的順序而輸出。此種資料係藉由輸出緩衝器4輸出。 如上所述，在本發明之半導體記憶裝置中，整個頁長 度或整個叢發長度之中的資料係分成兩部份地，即第一部 份與第二部份，由記憶體單元陣列所讀取。整個頁長度與 整個叢發長度之中的資料係完全被讀出並儲存於頁緩衝器 之中。因此，僅藉由相當於整個頁長度或整個叢發長度的 一半之若干個感測放大器即可完全讀出頁模式或叢發^式 k的資料。故’相較於整個頁長度/叢發長度與感測放大 器的數目之間的關係必須為1 : 1之習知技術而言本發明 係具有上述優點。 依此方式，由於所需的感測放大器數量減為一半，故 本發明係可在不會增加晶片大小的情況下，即可具備如習 知技術之頁讀取及叢發讀取功能及/或省電功能。 依據上述說明’可知：本發明之半導體記憶裝置係具 有各種優點。本發明之半導體記憶裝置的感測放大器係用
第29頁 1228725 五、發明說明（23) 以分成兩部份地從記憶體單 長度的資料，包括第一部份 儲存由感測放大器從記憶體 發長度之資料。在頁模式或 藉由相當於一半之頁長度或 而完成。因此，所需的感測 半’故得以縮小晶片體積並 以上所述者，僅為了用 例，而並非將本發明狹義地 發明所做的任何變更，皆屬 元陣列之中讀出頁長度及叢發 與第二部份。頁緩衝器係暫時 單元陣列所讀出的頁長度或叢 叢發模式時的資料讀出操作係 叢發長度的複數個感測放大器 放大器數量僅為習知技術的一 達成省電效果。 於方便說明本發明之較佳實施 限制於該較佳實施例。凡依本 本發明申請專利之範圍。
第30頁 1228725 圖式簡單說明 五、【圖式簡單說明】 圖1為本發明之一實施例的半導體記憶裝置之方塊 圖。 圖2為圖1之半導體裝置之中的記憶體單元陣列的電路 圖。 圖3為圖1之半導體裝置之中的感測放大器的電路圖。 圖4為圖1之半導體裝置之中的頁緩衝器的電路圖。 圖5為圖1之半導體裝置之中的頁讀取預見判斷電路的 電路圖。 圖6為圖1之半導體裝置之中的位址選擇電路的電路 圖。 圖7為圖1之半導體裝置之中的輸入緩衝器的電路圖。 圖8為圖1之半導體裝置之中的輸出緩衝器的電路圖。 圖9為本發明之一實施例在頁模式下進行資料讀出時 的操作時序圖。 圖1 0為本發明之一實施例在叢發模式下進行資料讀出 時的操作時序圖。 圖11為習知半導體記憶裝置的方塊圖。 ❿ 元件符號說明： I、 1 0 1 記憶體單元陣列 1 0、1 0 7、\、92 叢發位址計數器 II、 1 2、1 0 8 位址選擇電路 1 0 2、2 感測放大器
第31頁 1228725 圖式簡單說明 1 0 3、3 頁緩衝器 104 輸出緩衝器 105 輸入緩衝器 106、6、7 位址產生電路 111 三態邏輯閘 112 >34 解碼器 21 記憶體單元放大器 22 基準單元放大器 23 微分電路 31 輸入電路 32 保挎電路 33 輸出電路 35 邏輯閘電路 4 輸出缓衝器 41 P通道電晶體 42 N通道電晶體 43 反相器 44、 52 NAND邏輯閘 45、 81 NOR邏輯閘 5 輸入缓衝器 5 1、5 3、8 2 反相器 8 頁讀取預見判斷電路 A 0、A1、A 2、A 3 位址位元 ADCLK、ATDSAACT ' ATDSALS、Αχ、CEB、DO > DQ、ΙΑΟ、
第32頁 1228725 圖式簡單說明 IA2一A 、 IA2 、PACLK 、 IA1、IA2、ΙΑΟ — Α、ΙΑΟ —B、IAlj、IA1 一B '
—B 、 IA2一C 、 IA2—D 、 IA2—D0 、 IA2一RD 、 OEB RMODEO 、 RM0DE1 、 SAOT 信號 I m、I m ’ 電流 MC 記憶體單元
Ql、Q2 切換電晶體 tACC 、 tlACC 、 tPAC 、 tPRC 、 時間量
第33頁

Claims (1)

1228725 六、申請專利範圍 1· 一種半導體5己憶裝置，包含： 複數之感測放大器，至少兩次地·從記憶體單元陣列之 中讀出資料’俾能在頁模式或叢發模式時存取第一部份的 讀出資料及第二部份的讀出資料；及 一頁緩衝器，用以儲存該第一部份及第二部份的讀出 資料，並接著由該頁緩衝器加以輸出。 2 ·如申請專利範圍第1項之半導體記憶裝置，其中： 該第一部份及第二部份的資料位元數目為半導體記憶 裝置所能存取之最大的頁長度與半導體記憶裝置所能存取鲁 之最大的叢發長度所組成之群組的其中一者。 3·如申請專利範圍第i峭之千導體記憶裝置，更包含·· 一頁基位址，包括用於頁模式存取或叢發模式存取 位址選擇資料的多個位元；
一第一位址產生電路，連接至該頁基位址的一 效位兀，並產生足以決定該頁緩衝器擷取第一部份= 部份之-第—控制信號，及產生^以決定頁緩衝器^ 掏取=第-部份或第二部份之__第二控制信號；及别出 數之第二位址產生電連接至該頁基位 有效位兀，並產生足以控制頁緩衝器 $ 之-第三控制信號。 』輪出資 如申請專利範圍第3項之半導體記憶裝置，其中
1228725 六、申請專利範圍 各第一位址產生電路尚包括·· 第二叢發位址計數5|，隨签筮 並輸出該第二内部位址_ _ ^ 時序而增加， 止彳0就的較小有效位元；另 一第一位址選擇電路，在叢發模式护 :該第三叢發位址計數器而輸出的-第三控二:节產生經 頁模式時，則產生來自頁位址 =、及在 信號。 J早乂 j另双位凡的第三控制 5.如申請專利範圍第3項之半導體記憶裝置，其中： 邊第一位址產生電路尚包括： 一頁讀取預見判斷電路;其產生用以決定存 一部份或第二部份的-第-内部位址信號；疋存取弟 第-時序：ί:叢ΪΓΐ計數器’隨著一第-預定期間的 增？，並輸出對應於該頁基位址之各位元的一 一 邛位址#號之最高有效仇元；及 百# 一第一位址選擇電路，其回應一模式值而選擇該 ^買取預見判斷電路的輸出與t亥卜叢發位址計數器 一控制信號 出之至少一個-# ·、丨女干月J 6'如申請專利範圍第5項之半導體記憶裝置，其中： 該第一位址產生電路尚包括： 一第二叢發位址計數器，隨著與該第一時序具有 不同^期間的一第二時序而增加，並輸出對應於普通位址 及最南有效頁位址位兀的一第三内部位址信號之最小有效
第35頁 1228725
六、申請專利範圍 位元；及 f 選擇電路係回應該模式值而ϋ n # 產生該第二控制信梦，廿上 者，精以 基位址的最高有效位元。 糸相*於該頁 7.如申請專利範圍第5項之半導體記憶裝置，其 =自第一部份的資料從該半導體記憶裝置輪 則，该頁讀取預見判斷電路係先將該第
J輯位準從一第一邏輯位準值轉變成一第二邏輯 該感測放大器讀出來自第二部份的資料之 該頁基位址的最高有效位元之邏輯位準從「Q」.、達 「1」的時間。 风 8 ·如申請專利範圍第5項之半導體記憶裝置，其中： 頁讀取預見判斷電路係回應該頁基位址位元值而改變 一第一内部位址信號的邏輯位準，其中該頁基位址位元值 將從所有位元皆為同一邏輯位準值轉變成至少有一位元係 成為另一邏輯位準值。 9· 一種半導體記憶裝置，包含： 一組感測放大器，具有Μ個感測放大器； 一記憶體單元陣列，該記憶體單元陣列之至少雨個不
第36頁 1228725
處一篦一控制卢_ 而该組感測放大器則回 同部份係相連於該組感測放大 頁取操作；及 資料位元且則個群Λ以來輸自出各個ΛΓ存取操作的N個 且大於i。 乂翰出，其中N大於Μ，及9小於Μ 1 0 ·如申請專利範圍第9 該組感測放大器的 的一半。 項之半導體記憶裝置，其中： 數目Μ為該頁緩衝器資料位元數
11.如申請專利範圍第9項之半導體記憶裝置，其中： 憶Τ單元陣列包括非揮發性記憶體單元，並使該 哭㈠,Γ 不同部份相連於該組感測放大 二而该組感測放大器則可在及叢 之中進行不同之存取操作。 很犋式 1 2 ·如申請專利範圍第9項 一第一位址產生電路 應一頁位址之最高有效位 第一部份之記憶體單元陣 預疋轉變而改變該第一 °己憶體單元陣列。
之半導體記憶裝置，更包含： ’包括一頁讀取預見電路，其回 元而產生一輸出虎，藉以存取 列’接著回應頁模式位址之中的 控制信號，藉以存取第二部份之 13.如申請專利範圍第12項之半導體記憶裝置 更包含：
第37頁 1228725 六、申請專利範圍 該第一位址產生電路，尚包括： 一叢發位址計數器，其產生隨著一第一時序而增 加的一輸出值；及 一第一位址選擇電路，其回應模式訊息而從該頁 讀取預見電路的輸出與該叢發位址計數器的輸出之中加以 選擇。 14. 一種半導體記憶裝置，包含： 一頁緩衝器，用以儲存在頁模式及叢發模式下所輸出 的資料值；及 一組感測放大器，在存取記憶體單元陣列之不同部份 的至少兩個不同之操作中，用以一頁模式存取或一叢發模 式存取時讀出資料值而寫入該頁緩衝器之中。 15.如申請專利範圍第14項之半導體記憶裝置，其中： 該頁緩衝器尚包括： 一第一輸出電路，連接於一第一保持電路與一資 料輸出端之間，並受具有一第一值的輸出控制信號之控制 而啟動；及 一第二輸出電路，連接於一第二保持電路與該資 料輸出端之間，並受具有一第二值的輸出控制信號之控制 而啟動。 1 6.如申請專利範圍第1 5項之半導體記憶裝置，更包含：
第38頁 1228725 六、申請專利範圍 一第一位址產生雷攸 效買位址位元值而產頁模式 回應一最高有 時，其回應-叢發出控制信號、且在叢發模式 止δ十數器而產生該輸出控制信號。 1將申專一利产、圍第14項之半導體記憶裝置，更包含： 第二部份的儲存在較低的頁位址’並將一 一接、彳儲存在較高的頁位址；及 綠〕δ貝取預見電路，其設定一位址信號而用以存取第 "貝操作之中的第一部份資料值，並設定該位址信號而 用以回應一較低的頁位址而存取第二部份的資料值。 1 8 ·如申+請專利範圍第1 7項之半導體記憶裝置，其中·· 、次頁讀取預見電路回應一頁位址而設定用以存取第二部 伤負料值的位址信號，其中該頁位址之具有相同值的各位 元係轉變成至少有一位元將成為與其它的頁位址位元不 同。 1 9.如申請專利範圍第丨4項之半導體記憶裝置，其中： 該組感測放大器在一第一操作中係讀出一第一部份的 資料值而寫入該頁緩衝器之中，並在該頁缓衝器輸出該第 一部份的資料值之前、於一第二操作中讀出一第二部份的 貧料值而寫入該頁緩衝器之中。 2 0 ·如申請專利範圍第丨4項之半導體記憶裝置，更包含： 第39頁 1228725 六、申請專利範圍 一第一位址產生電路，在頁模式時，其回應一頁位址 的最局有效位元而產生足以存取該頁緩衝器之不同部份的 一輸出控制信號，及在叢發模式時，則回應一叢發位址計 數器而存取該頁緩衝器的不同部份。
第40頁
TW092123777A 2002-08-30 2003-08-28 Semiconductor memory device TWI228725B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002253398A JP4190836B2 (ja) 2002-08-30 2002-08-30 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW200414209A TW200414209A (en) 2004-08-01
TWI228725B true TWI228725B (en) 2005-03-01

Family

ID=31986283

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092123777A TWI228725B (en) 2002-08-30 2003-08-28 Semiconductor memory device

Country Status (4)

Country Link
US (1) US6937515B2 (zh)
JP (1) JP4190836B2 (zh)
KR (1) KR20040019990A (zh)
TW (1) TWI228725B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4153856B2 (ja) * 2003-09-30 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
WO2005045846A1 (ja) * 2003-11-06 2005-05-19 International Business Machines Corporation 半導体記憶装置及びそのバースト動作方法
JP4383223B2 (ja) * 2004-03-30 2009-12-16 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP4708723B2 (ja) * 2004-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4157562B2 (ja) 2006-01-31 2008-10-01 株式会社東芝 半導体集積回路装置
JP2008090451A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 記憶装置
US20090327535A1 (en) * 2008-06-30 2009-12-31 Liu Tz-Yi Adjustable read latency for memory device in page-mode access
US8891313B2 (en) 2010-10-19 2014-11-18 Macronix International Co., Ltd. Memory device and read operation method thereof
EP2656224B1 (en) * 2010-12-24 2018-04-11 Micron Technology, Inc. Continuous page read for memory
US8462561B2 (en) * 2011-08-03 2013-06-11 Hamilton Sundstrand Corporation System and method for interfacing burst mode devices and page mode devices
KR101916161B1 (ko) 2012-03-26 2018-11-08 삼성전자 주식회사 페이지 버퍼, 이를 포함하는 메모리 장치, 및 메모리 장치의 구동 방법
TWI570734B (zh) * 2012-06-07 2017-02-11 美光科技公司 記憶體連續頁面讀取
US9047945B2 (en) * 2012-10-15 2015-06-02 Marvell World Trade Ltd. Systems and methods for reading resistive random access memory (RRAM) cells
KR102415835B1 (ko) 2016-01-08 2022-07-01 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템
JP6232109B1 (ja) * 2016-09-27 2017-11-15 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および連続読出し方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6377507B1 (en) * 2001-04-06 2002-04-23 Integrated Memory Technologies, Inc. Non-volatile memory device having high speed page mode operation

Also Published As

Publication number Publication date
US20040052124A1 (en) 2004-03-18
KR20040019990A (ko) 2004-03-06
JP2004095030A (ja) 2004-03-25
TW200414209A (en) 2004-08-01
US6937515B2 (en) 2005-08-30
JP4190836B2 (ja) 2008-12-03

Similar Documents

Publication Publication Date Title
TWI227491B (en) Semiconductor memory device having a DRAM cell structure and handled as a SRAM
US6134180A (en) Synchronous burst semiconductor memory device
TWI228725B (en) Semiconductor memory device
US6484246B2 (en) High-speed random access semiconductor memory device
US6636445B2 (en) Fast cycle ram having improved data write operation
JP5043662B2 (ja) メモリの制御方法、メモリ・システム
US8060705B2 (en) Method and apparatus for using a variable page length in a memory
TW200425142A (en) Semiconductor memory device with reduced data access time
WO2013015893A1 (en) Memory with deferred fractional row activation
TWI378449B (en) Semiconductor memory and operating method of same
JP3737437B2 (ja) 半導体メモリ及びその動作モードのエントリー方法
JP2007141383A (ja) 半導体記憶装置
US7668039B2 (en) Address counter, semiconductor memory device having the same, and data processing system
TW561485B (en) Semiconductor memory device and information processing system
JP4759213B2 (ja) 高速データアクセスのためのｄｒａｍ
JP4327482B2 (ja) 同期型半導体記憶装置
JPH0877769A (ja) 同期型半導体記憶装置
JP2000057777A (ja) 同期型バースト半導体メモリ装置
JPH0887879A (ja) 半導体記憶装置
JP2004206850A (ja) 半導体記憶装置
JP2005235335A (ja) 半導体記憶装置
JPH08106778A (ja) 同期型半導体記憶装置
JP2007328907A (ja) 同期型バースト半導体メモリ装置
JPH10208477A (ja) 連続アドレスアクセスメモリ
JPH1186535A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees